WO2021159875A1 - 移位寄存器、驱动方法、驱动电路及显示装置 - Google Patents

移位寄存器、驱动方法、驱动电路及显示装置 Download PDF

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朴相镇
王文超
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福州京东方光电科技有限公司
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Abstract

一种移位寄存器、驱动方法、驱动电路及显示装置，通过设置第一电容，并且使第一电容的第一端与级联信号输出端电连接，第一电容的第二端与固定电压信号端电连接，这样可以补偿级联信号输出端的负载电容以及结合第一电容充放电的过程，可以降低级联信号输出端的信号的噪声，提高级联信号输出端的信号稳定性。

Description

移位寄存器、驱动方法、驱动电路及显示装置 技术领域
本公开涉及显示技术领域，特别涉及移位寄存器、驱动方法、驱动电路及显示装置。
背景技术
随着显示技术的飞速发展，显示装置越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极驱动电路集成在显示装置的阵列基板上以形成对显示装置的扫描驱动。其中，栅极驱动电路通常由多个级联的移位寄存器构成。然而，移位寄存器输出不稳定，会导致显示异常。
发明内容
第一方面，本公开实施例提供了一种移位寄存器，包括：
输入电路，被配置为响应于输入信号端的信号，将所述输入信号端的信号提供给第一节点；
复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给所述第一节点；
控制电路，被配置为调整所述第一节点和第二节点的信号；
第一输出电路，被配置为根据所述第一节点和所述第二节点的信号，使级联信号输出端输出信号；
第一电容，所述第一电容的第一端与所述级联信号输出端电连接，所述第一电容的第二端与固定电压信号端电连接；
第二输出电路，被配置为根据所述第一节点和所述第二节点的信号，使驱动信号输出端输出信号。
可选地，在本公开实施例中，所述第二节点包括：M个第二子节点；所 述控制电路包括：M个子控制电路；其中，所述M个子控制电路中的第m个子控制电路对应所述M个第二子节点中的第m个第二子节点；M为整数且M≥1，m为整数且1≤m≤M；
所述第m个子控制电路被配置为调整所述第m个第二子节点和所述第一节点的信号；
所述第一输出电路被配置为根据所述第一节点和所述M个第二子节点的信号，使所述级联信号输出端输出信号；
所述第二输出电路被配置为根据所述第一节点和所述M个第二子节点的信号，使所述驱动信号输出端输出信号。
可选地，在本公开实施例中，所述第m个子控制电路对应第m个选择控制信号端；
所述第m个子控制电路包括：第m个第一晶体管、第m个第二晶体管、第m个第三晶体管、第m个第四晶体管以及第m个第五晶体管；
所述第m个第一晶体管的控制端与第一端均与所述第m个选择控制信号端电连接，所述第m个第一晶体管的第二端与所述第m个第二晶体管的控制端电连接；
所述第m个第二晶体管的第一端与所述第m个选择控制信号端电连接，所述第m个第二晶体管的第二端与所述第m个第二子节点电连接；
所述第m个第三晶体管的控制端与所述第一节点电连接，所述第m个第三晶体管的第一端与所述第一参考信号端电连接，所述第m个第三晶体管的第二端与所述第m个第二子节点电连接；
所述第m个第四晶体管的控制端与所述第一节点电连接，所述第m个第四晶体管的第一端与所述第一参考信号端电连接，所述第m个第四晶体管的第二端与所述第二晶体管的控制端电连接；
所述第m个第五晶体管的控制端与所述第m个第二子节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述第一节点电连接。
可选地，在本公开实施例中，所述第一输出电路包括：第六晶体管以及M个第七晶体管；其中，所述M个第七晶体管中的第m个第七晶体管对应所述第m个第二子节点；
所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与所述级联信号输出端电连接；
所述第m个第七晶体管的控制端与所述第m个第二子节点电连接，所述第m个第七晶体管的第一端与所述第一参考信号端电连接，所述第m个第七晶体管的第二端与所述级联信号输出端电连接。
可选地，在本公开实施例中，所述第二输出电路包括：第八晶体管、第二电容以及M个第九晶体管；其中，所述M个第九晶体管的第m个第九晶体管对应所述第m个第二子节点；
所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
所述第二电容的第一端与所述第一节点电连接，第二电容的第二端与所述驱动信号输出端电连接；
所述第m个第九晶体管的控制端与所述第m个第二子节点电连接，所述第m个第九晶体管的第一端与第二参考信号端电连接，所述第m个第九晶体管的第二端与所述驱动信号输出端电连接。
可选地，在本公开实施例中，所述输入电路包括：第十晶体管；其中，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；和/或，
所述复位电路包括：第十一晶体管；其中，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接。
可选地，在本公开实施例中，所述移位寄存器还包括M个节点稳压电路； 其中，所述M个节点稳压电路中的第m个节点稳压电路对应所述第m个第二子节点；
所述第m个节点稳压电路被配置为响应于所述输入信号端的信号，将所述第一参考信号端的信号提供给所述第m个第二子节点。
可选地，在本公开实施例中，所述第m个节点稳压电路包括：第m个第十二晶体管；
所述第m个第十二晶体管的控制端与所述输入信号端电连接，所述第m个第十二晶体管的第一端与所述第一参考信号端电连接，所述第m个第十二晶体管与所述第m个第二子节点电连接。
可选地，在本公开实施例中，所述移位寄存器还包括第十三晶体管；
所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
第二方面，本公开实施例提供了一种移位寄存器，包括：
第1个第一晶体管，所述第1个第一晶体管的控制端与第一端均与所述第1个选择控制信号端电连接，所述第1个第一晶体管的第二端与第1个第二晶体管的控制端电连接；
所述第1个第二晶体管，所述第1个第二晶体管的第一端与所述第1个选择控制信号端电连接，所述第1个第二晶体管的第二端与第1个第二子节点电连接；
第1个第三晶体管，所述第1个第三晶体管的控制端与所述第一节点电连接，所述第1个第三晶体管的第一端与所述第一参考信号端电连接，所述第1个第三晶体管的第二端与所述第1个第二子节点电连接；
第1个第四晶体管，所述第1个第四晶体管的控制端与所述第一节点电连接，所述第1个第四晶体管的第一端与所述第一参考信号端电连接，所述第1个第四晶体管的第二端与所述第1个第二晶体管的控制端电连接；
第1个第五晶体管，所述第1个第五晶体管的控制端与所述第1个第二 子节点电连接，所述第1个第五晶体管的第一端与所述第一参考信号端电连接，所述第1个第五晶体管的第二端与所述第一节点电连接；
第六晶体管，所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与级联信号输出端电连接；
第1个第七晶体管，所述第1个第七晶体管的控制端与所述第1个第二子节点电连接，所述第1个第七晶体管的第一端与所述第一参考信号端电连接，所述第1个第七晶体管的第二端与所述级联信号输出端电连接；
第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
第1个第九晶体管，所述第1个第九晶体管的控制端与所述第1个第二子节点电连接，所述第1个第九晶体管的第一端与第二参考信号端电连接，所述第1个第九晶体管的第二端与所述驱动信号输出端电连接；
第十晶体管，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；
第十一晶体管，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接；
第十二晶体管，所述第十二晶体管的控制端与所述输入信号端电连接，所述第十二晶体管的第一端与所述第一参考信号端电连接，所述第十二晶体管与第1个第二子节点电连接；
第十三晶体管，所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
第三方面，本公开实施例提供了一种移位寄存器，包括：
第1个第一晶体管，所述第1个第一晶体管的控制端与第一端均与所述第1个选择控制信号端电连接，所述第1个第一晶体管的第二端与第1个第 二晶体管的控制端电连接；
所述第1个第二晶体管，所述第1个第二晶体管的第一端与所述第1个选择控制信号端电连接，所述第1个第二晶体管的第二端与第1个第二子节点电连接；
第1个第三晶体管，所述第1个第三晶体管的控制端与所述第一节点电连接，所述第1个第三晶体管的第一端与所述第一参考信号端电连接，所述第1个第三晶体管的第二端与所述第1个第二子节点电连接；
第1个第四晶体管，所述第1个第四晶体管的控制端与所述第一节点电连接，所述第1个第四晶体管的第一端与所述第一参考信号端电连接，所述第1个第四晶体管的第二端与所述第1个第二晶体管的控制端电连接；
第1个第五晶体管，所述第1个第五晶体管的控制端与所述第1个第二子节点电连接，所述第1个第五晶体管的第一端与所述第一参考信号端电连接，所述第1个第五晶体管的第二端与所述第一节点电连接；
第2个第一晶体管，所述第2个第一晶体管的控制端与第一端均与所述第2个选择控制信号端电连接，所述第2个第一晶体管的第二端与第2个第二晶体管的控制端电连接；
所述第2个第二晶体管，所述第2个第二晶体管的第一端与所述第2个选择控制信号端电连接，所述第2个第二晶体管的第二端与第2个第二子节点电连接；
第2个第三晶体管，所述第2个第三晶体管的控制端与所述第一节点电连接，所述第2个第三晶体管的第一端与所述第一参考信号端电连接，所述第2个第三晶体管的第二端与所述第2个第二子节点电连接；
第2个第四晶体管，所述第2个第四晶体管的控制端与所述第一节点电连接，所述第2个第四晶体管的第一端与所述第一参考信号端电连接，所述第2个第四晶体管的第二端与所述第2个第二晶体管的控制端电连接；
第2个第五晶体管，所述第2个第五晶体管的控制端与所述第2个第二子节点电连接，所述第2个第五晶体管的第一端与所述第一参考信号端电连 接，所述第2个第五晶体管的第二端与所述第一节点电连接；
第六晶体管，所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与级联信号输出端电连接；
第1个第七晶体管，所述第1个第七晶体管的控制端与所述第1个第二子节点电连接，所述第1个第七晶体管的第一端与所述第一参考信号端电连接，所述第1个第七晶体管的第二端与所述级联信号输出端电连接；
第2个第七晶体管，所述第2个第七晶体管的控制端与所述第2个第二子节点电连接，所述第2个第七晶体管的第一端与所述第一参考信号端电连接，所述第2个第七晶体管的第二端与所述级联信号输出端电连接；
第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
第1个第九晶体管，所述第1个第九晶体管的控制端与所述第1个第二子节点电连接，所述第1个第九晶体管的第一端与第二参考信号端电连接，所述第1个第九晶体管的第二端与所述驱动信号输出端电连接；
第2个第九晶体管，所述第2个第九晶体管的控制端与所述第2个第二子节点电连接，所述第2个第九晶体管的第一端与第二参考信号端电连接，所述第2个第九晶体管的第二端与所述驱动信号输出端电连接；
第十晶体管，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；
第十一晶体管，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接；
第1个第十二晶体管，所述第1个第十二晶体管的控制端与所述输入信号端电连接，所述第1个第十二晶体管的第一端与所述第一参考信号端电连接，所述第1个第十二晶体管与第1个第二子节点电连接；
第2个第十二晶体管，所述第2个第十二晶体管的控制端与所述输入信 号端电连接，所述第2个第十二晶体管的第一端与所述第一参考信号端电连接，所述第2个第十二晶体管与第2个第二子节点电连接；
第十三晶体管，所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
第四方面，本公开实施例提供了一种驱动电路，包括级联的多个如本公开实施例提供的上述移位寄存器；
第一级移位寄存器的输入信号端与帧触发信号端电连接；
每相邻的两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的所述级联信号输出端电连接，上一级移位寄存器的复位信号端与下一级移位寄存器的所述级联信号输出端电连接。
第五方面，本公开实施例提供了一种显示装置，包括如本公开实施例提供的上述驱动电路。
第六方面，本公开实施例提供了一种如本公开实施例提供的上述移位寄存器的驱动方法，包括：
输入阶段，对所述输入信号端加载第一电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第二电平信号；
输出阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第一电平信号；
复位阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第一电平信号，对所述时钟信号端加载第二电平信号。
附图说明
图1为相关技术中的移位寄存器的结构示意图；
图2为图1所示的移位寄存器的信号时序图；
图3为图1所示的移位寄存器的输出端COUT的仿真模拟图；
图4为本公开实施例中的移位寄存器的结构示意图；
图5为本公开实施例中的移位寄存器的又一些结构示意图；
图6为本公开实施例中的移位寄存器的具体结构示意图；
图7为图6所示的移位寄存器的信号时序图；
图8为图6所示的移位寄存器的级联信号输出端的仿真模拟图；
图9为本公开实施例中的移位寄存器的另一些具体结构示意图；
图10为图9所示的移位寄存器的信号时序图；
图11为本公开实施例中的移位寄存器的又一些具体结构示意图；
图12a为图11所示的移位寄存器的信号时序图；
图12b为图11所示的移位寄存器的另一些信号时序图；
图13为图11所示的移位寄存器的级联信号输出端的仿真模拟图；
图14为本公开实施例中的移位寄存器的又一些具体结构示意图；
图15为图14所示的移位寄存器的信号时序图；
图16为图14所示的移位寄存器的级联信号输出端的仿真模拟图；
图17为本公开实施例中的驱动方法的流程图；
图18为本公开实施例中的驱动电路的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者 物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“电连接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
如图1所示，移位寄存器一般包括：晶体管M01～M011以及电容CST。图1所示的移位寄存器对应的信号时序图如图2所示。
其中，结合图2可知，在t02阶段中，输出端COUT输出高电平信号。在除t02阶段之外的其余阶段中，输出端COUT输出低电平信号。在实际应用中，由于需要通过晶体管M01～M011的相互配合，从而使输出端COUT输出相应的信号。
在实际应用中，输出端COUT同时连接上一级移位寄存器中的晶体管M02和下一级移位寄存器中的晶体管M01，这样使得输出端COUT连接的电容负载较小。一般输出端COUT的信号的噪声主要来自于时钟信号CLK通过晶体管M08的寄生电容的耦合。在移位寄存器使用前期阶段，晶体管的阈值电压Vth漂移幅度较小，这样使得晶体管M09的降噪能力较强，从而可以通过晶体管M09将输出端COUT输出的信号上的噪声释放掉。然而，随着移位寄存器使用时间的增加，晶体管的阈值电压Vth漂移幅度较大，这样使得晶体管M09的降噪能力下降，从而导致晶体管M09很难将输出端COUT输出的信号上的噪声及时释放。并且，由于输出端COUT连接的电容负载较小(例如仅有零点几pF)，因此，时钟信号CLK将对输出端COUT耦合出较大噪声。
并且，以使用了25000h的移位寄存器为例，根据图2所示的信号时序图，对图1所示的移位寄存器的输出端COUT输出的信号进行测试，如图3所示。其中，横坐标代表时间，纵坐标代表输出端COUT输出的电压。结合图3可知，L1代表使用了25000h的移位寄存器的输出端COUT输出的电压的波形，L2代表使用了25000h的移位寄存器的输出端COUT输出的电压的理想波形。 通过L1和L2对比可知，由于使用时间的增加，晶体管的阈值电压Vth漂移幅度较大，从而导致输出端COUT输出的信号不稳定，出现噪声。需要说明的是，理想波形指的可以是晶体管的阈值电压Vth未进行漂移或漂移程度可忽略不计时的电压波形。
因此，本公开实施例提供的移位寄存器，如图4所示，可以包括：
输入电路1，被配置为响应于输入信号端IP的信号，将输入信号端IP的信号提供给第一节点N1；
复位电路2，被配置为响应于复位信号端RE的信号，将第一参考信号端VREF1的信号提供给第一节点N1；
控制电路3，被配置为调整第一节点N1和第二节点N2的信号；
第一输出电路4，被配置为根据第一节点N1和第二节点N2的信号，使级联信号输出端COUT输出信号；
第一电容C1，第一电容C1的第一端与级联信号输出端COUT电连接，第一电容C1的第二端与固定电压信号端GS电连接；
第二输出电路5，被配置为根据第一节点N1和第二节点N2的信号，使驱动信号输出端GOUT输出信号。
本公开实施例提供的上述移位寄存器，通过设置第一电容C1，并且使第一电容C1的第一端与级联信号输出端COUT电连接，第一电容C1的第二端与固定电压信号端GS电连接，这样可以补偿级联信号输出端COUT的负载电容以及结合第一电容C1充放电的过程，可以降低级联信号输出端COUT的信号的噪声，提高级联信号输出端COUT的信号稳定性。
在具体实施时，在本公开实施例中，第二节点N2可以包括：M个第二子节点；控制电路3包括：M个子控制电路；其中，M个子控制电路中的第m个子控制电路对应M个第二子节点中的第m个第二子节点；M为整数且M≥1，m为整数且1≤m≤M；
第m个子控制电路被配置为调整第m个第二子节点和第一节点N1的信号；
第一输出电路4被配置为根据第一节点N1和M个第二子节点的信号，使级联信号输出端COUT输出信号；
第二输出电路5被配置为根据第一节点N1和M个第二子节点的信号，使驱动信号输出端GOUT输出信号。
示例性地，如图5所示，可以使M＝1，则第二节点N2包括：第1个第二子节点N2-1。控制电路3可以包括：与第1个第二子节点N2-1一一对应的第1个子控制电路3-13-1；其中，第1个子控制电路3-13-1被配置为调整第1个第二子节点N2-1和第一节点N1的信号。第一输出电路4被配置为根据第一节点N1和第1个第二子节点N2-1的信号，使级联信号输出端COUT输出信号。第二输出电路5被配置为根据第一节点N1和第1个第二子节点N2-1的信号，使驱动信号输出端GOUT输出信号。下面以M＝1为例进行说明。
在具体实施时，在本公开实施例中，如图6所示，第1个子控制电路3-1对应第1个选择控制信号端VN-1。第1个子控制电路3-1可以包括：第1个第一晶体管M1-1、第1个第二晶体管M2-1、第1个第三晶体管M3-1、第1个第四晶体管M4-1以及第1个第五晶体管M5-1；
第1个第一晶体管M1-1的控制端与第一端均与第1个选择控制信号端VN-1电连接，第1个第一晶体管M1-1的第二端与第1个第二晶体管M2-1的控制端电连接；
第1个第二晶体管M2-1的第一端与第1个选择控制信号端VN-1电连接，第1个第二晶体管M2-1的第二端与第1个第二子节点N2-1电连接；
第1个第三晶体管M3-1的控制端与第一节点N1电连接，第1个第三晶体管M3-1的第一端与第一参考信号端VREF1电连接，第1个第三晶体管M3-1的第二端与第1个第二子节点N2-1电连接；
第1个第四晶体管M4-1的控制端与第一节点N1电连接，第1个第四晶体管M4-1的第一端与第一参考信号端VREF1电连接，第1个第四晶体管M4-1的第二端与第1个第二晶体管M2-1的控制端电连接；
第1个第五晶体管M5-1的控制端与第1个第二子节点N2-1电连接，第 1个第五晶体管M5-1的第一端与第一参考信号端VREF1电连接，第1个第五晶体管M5-1的第二端与第一节点N1电连接。
在具体实施时，在本公开实施例中，如图6所示，第一输出电路4可以包括：第六晶体管M6与第1个第七晶体管M7-1；
第六晶体管M6的控制端与第一节点N1电连接，第六晶体管M6的第一端与时钟信号端电连接，第六晶体管M6的第二端与级联信号输出端COUT电连接；
第1个第七晶体管M7-1的控制端与第1个第二子节点N2-1电连接，第1个第七晶体管M7-1的第一端与第一参考信号端VREF1电连接，第1个第七晶体管M7-1的第二端与级联信号输出端COUT电连接。
在具体实施时，在本公开实施例中，第六晶体管M6的尺寸范围可以为600μm～2000μm。示例性地，第六晶体管M6的尺寸可以设置为600μm。或者，第六晶体管M6的尺寸也可以设置为800μm。或者，第六晶体管M6的尺寸也可以设置为1500μm。或者，第六晶体管M6的尺寸也可以设置为1800μm。或者，第六晶体管M6的尺寸也可以设置为2000μm。
在具体实施时，在本公开实施例中，第七晶体管M7-1的尺寸范围可以为200μm～800μm。示例性地，第七晶体管M7-1的尺寸可以设置为200μm。或者，第七晶体管M7-1的尺寸也可以设置为400μm。或者，第七晶体管M7-1的尺寸也可以设置为600μm。或者，第七晶体管M7-1的尺寸也可以设置为800μm。当然，在实际应用中，可以根据实际应用环境来设计第七晶体管M7-1的尺寸，在此不作限定。
在具体实施时，在本公开实施例中，第一电容C1的电容值的范围可以设置为5pF～15pF。示例性地，第一电容C1的电容值可以设置为5pF。或者，第一电容C1的电容值也可以设置为10pF。或者，第一电容C1的电容值也可以设置为15pF。在具体实施时，第一电容C1的电容值可以根据第六晶体管M6和第七晶体管M7-1的晶体管特性(例如晶体管阈值电压Vth)进行设计，这样可以通过第一电容、第六晶体管M6和第七晶体管M7-1相互结合，进一步 提高输出的稳定性。
在具体实施时，在本公开实施例中，如图6所示，第二输出电路5可以包括：第八晶体管M8、第二电容C2以及第1个第九晶体管M9-1；
第八晶体管M8的控制端与第一节点N1电连接，第八晶体管M8的第一端与时钟信号端电连接，第八晶体管M8的第二端与驱动信号输出端GOUT电连接；
第二电容C2的第一端与第一节点N1电连接，第二电容C2的第二端与驱动信号输出端GOUT电连接；
第1个第九晶体管M9-1的控制端与第1个第二子节点N2-1电连接，第1个第九晶体管M9-1的第一端与第二参考信号端电连接，第1个第九晶体管M9-1的第二端与驱动信号输出端GOUT电连接。
在具体实施时，在本公开实施例中，如图6所示，输入电路1可以包括：第十晶体管M10；其中，第十晶体管M10的控制端与其第一端均与输入信号端IP电连接，第十晶体管M10的第二端与第一节点N1电连接。
在具体实施时，在本公开实施例中，如图6所示，复位电路2可以包括：第十一晶体管M11；其中，第十一晶体管M11的控制端与复位信号端RE电连接，第十一晶体管M11的第二端与第一节点N1电连接。
在具体实施时，在本公开实施例中，可以使固定电压信号端GS与第一参考信号端设置为同一信号端，这样可以降低信号端的数量，降低布线难度，降低成本。
在具体实施时，在本公开实施例中，也可以使固定电压信号端GS与第二参考信号端设置为同一信号端，这样可以降低信号端的数量，降低布线难度，降低成本。
当然，在具体实施时，在本公开实施例中，可以使固定电压信号端GS与接地端设置为同一信号端，在此不作限定。
以上仅是举例说明本公开实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可 以是本领域技术人员可知的其他结构，在此不作限定。
为了降低制备工艺，在具体实施时，在本公开实施例提供的移位寄存器中，如图6所示，所有晶体管均可以为N型晶体管。并且，第1个选择控制信号端VN-1的信号可以为固定电压的高电平信号，第一参考信号端VREF1的信号可以为低电平信号，第二参考信号端的信号也可以为低电平信号。其中，可以使第一参考信号端VREF1的信号的电压与第二参考信号端的信号的电压相同，这样可以采用同一信号端对第一参考信号端VREF1和第二参考信号端输入电压，从而降低信号端的数量，降低布线难度。或者，也可以使第一参考信号端VREF1的信号的电压小于第二参考信号端的信号的电压。这样可以使显示面板的显示区中像素内的TFT可以尽可能完全关断。当然，在具体实施时，所有晶体管也均可以为P型晶体管，在此不作限定。
进一步的，在具体实施时，在本公开实施例提供的上述移位寄存器中，N型的晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型的晶体管在高电平信号作用下截止，在低电平信号作用下导通。
需要说明的是，本公开上述实施例中提到的晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不做限定。在具体实施中，上述各晶体管的控制端作为其栅极，并且根据晶体管类型以及输入信号的不同，可以将第一端作为源极，第二端作为漏极；或者将第一端作为漏极，第二端作为源极，在此不做具体区分。
需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述各特征中的相同并不能完全相同，可能会有一些偏差，因此上述各特征之间的相同关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，上述相同可以是在误差允许范围之内所允许的相同。
下面以图6所示的移位寄存器的结构为例，结合图7所示的信号时序图，对本公开实施例提供的上述移位寄存器的工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平， 仅是为了更好的解释本公开实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。
在输入阶段T1，IP＝1，CLK＝0，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝1，因此第十晶体管M10导通，以将输入信号端IP的高电平信号提供给第一节点N1，使第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第六晶体管M6以及第八晶体管M8均导通。导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。导通的第六晶体管M6可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第八晶体管M8可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在输出阶段T2，IP＝0，CLK＝1，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝0，因此第十晶体管M10截止。因此，第一节点N1处于浮接状态。由于第二电容C2的作用，可以使第一节点N1保持为高电平信号。由于第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第六晶体管M6以及第八晶体管M8均导通。导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶 体管M7-1以及第1个第九晶体管M9-1均截止。导通的第六晶体管M6可以将时钟信号端的高电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出高电平信号。导通的第八晶体管M8可以将时钟信号端的高电平信号提供给驱动信号输出端GOUT。由于第一节点N1浮接，因此第一节点N1被进一步拉高，从而使第八晶体管M8可以尽可能完全导通，以使时钟信号端的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。
在复位阶段T3，IP＝0，CLK＝0，RE＝1。
由于IP＝0，因此第十晶体管M10截止。由于RE＝1，因此第十一晶体管M11导通，将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1为低电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第六晶体管M6以及第八晶体管M8均截止。第1个第一晶体管M1-1在第1个选择控制信号端VN-1的高电平信号的控制下导通，以将第1个选择控制信号端VN-1的高电平信号提供给第1个第二晶体管M2-1的栅极，从而控制第1个第二晶体管M2-1导通。导通的第1个第二晶体管M2-1可以将第1个选择控制信号端VN-1的高电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为高电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均导通。导通的第1个第五晶体管M5-1可以将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1进一步为低电平信号。导通的第1个第七晶体管M7-1可以将第一参考信号端VREF1的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第1个第九晶体管M9-1可以将第一参考信号端VREF1的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
并且，以使用了25000h的移位寄存器为例，还根据图7所示的信号时序 图，对图6所示的移位寄存器的级联信号输出端输出的信号进行测试，如图8所示。其中，横坐标代表时间，纵坐标代表级联信号输出端COUT输出的电压。L1代表图2所示的移位寄存器在使用了25000h时，其输出端COUT输出的电压，L11代表图6所示的移位寄存器在使用了25000h时，其级联信号输出端COUT输出的电压。结合图8，通过L11和L1对比可知，本公开实施例通过设置第一电容C1，可以补偿级联信号输出端COUT的负载电容并结合第一电容C1的充放电过程，可以降低级联信号输出端COUT的信号的噪声，提高级联信号输出端COUT的信号稳定性。
本公开实施例又提供了一些移位寄存器的结构示意图，如图9所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在具体实施时，在本公开实施例中，移位寄存器还可以包括M个节点稳压电路；其中，M个节点稳压电路中的第m个节点稳压电路对应第m个第二子节点；并且，第m个节点稳压电路被配置为响应于输入信号端IP的信号，将第一参考信号端VREF1的信号提供给第m个第二子节点。示例性地，第m个节点稳压电路包括：第m个第十二晶体管；其中，第m个第十二晶体管的控制端与输入信号端IP电连接，第m个第十二晶体管的第一端与第一参考信号端VREF1电连接，第m个第十二晶体管与第m个第二子节点电连接。这样可以进一步使第m个第二子节点的信号处于稳定状态。
示例性地，可以使M＝1，在本公开实施例中，如图9所示，移位寄存器还包括1个节点稳压电路；其中，第1个节点稳压电路6-1对应第1个第二子节点N2-1。并且，第1个节点稳压电路6-1被配置为响应于输入信号端IP的信号，将第一参考信号端VREF1的信号提供给第1个第二子节点N2-1。
示例性地，如图9所示，第1个节点稳压电路6-1可以包括：第1个第十二晶体管M12-1；其中，第1个第十二晶体管M12-1的控制端与输入信号端IP电连接，第1个第十二晶体管M12-1的第一端与第一参考信号端VREF1电连接，第1个第十二晶体管M12-1与第1个第二子节点N2-1电连接。
进一步地，在具体实施时，如图9所示，移位寄存器还可以包括第十三晶体管M13；其中，第十三晶体管M13的控制端与初始复位信号端RE电连接，第十三晶体管M13的第一端与第一参考信号端VREF1电连接，第十三晶体管M13与第一节点N1电连接。
以上仅是举例说明本公开实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
下面以图9所示的移位寄存器的结构为例，结合图10所示的信号时序图，对本公开实施例提供的上述移位寄存器的工作过程作以描述。其中，本实施例对应的工作过程与图6所示的移位寄存器的工作过程部分相同，下面仅说明工作过程不同的内容。
在输入阶段T1之前，还可以包括帧复位阶段T0。在帧复位阶段T0中，初始复位信号端RE为高电平信号，控制第十三晶体管M13导通，以将第一参考信号端VREF1的低电平信号提供给第一节点N1，从而对第一节点N1进行预复位，进而可以进一步降低级联信号输出端COUT的噪声。
在输入阶段T1中，第1个第十二晶体管M12-1在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端的低电平信号提供给第1个第二子节点N2-1，从而可以进一步使第1个第二子节点N2-1为电平信号，进而可以进一步降低级联信号输出端COUT的噪声。
本公开实施例又提供了一些移位寄存器的结构示意图，如图11所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
示例性地，在具体实施时，在本公开实施例中，如图11所示，可以使M＝2，则第二节点N2可以包括：第1个第二子节点N2-1和第2个第二子节点N2-2。控制电路3可以包括：与第1个第二子节点N2-1一一对应的第1个子控制电路3-1，与第2个第二子节点N2-2一一对应的第2个子控制电路3-2；其中，第1个子控制电路3-1被配置为调整第1个第二子节点N2-1和第 一节点N1的信号。第2个子控制电路3-2被配置为调整第2个第二子节点N2-2和第一节点N1的信号。第一输出电路4被配置为根据第一节点N1、第1个第二子节点N2-1以及第2个第二子节点N2-2的信号，使级联信号输出端COUT输出信号。第二输出电路5被配置为根据第一节点N1、第1个第二子节点N2-1以及第2个第二子节点N2-2的信号，使驱动信号输出端GOUT输出信号。在具体实施时，还可以使M＝3，M＝4，M＝5等，这可以根据实际应用环境来设计M的具体数值，在此不作限定。下面以M＝2为例进行说明。
在具体实施时，在本公开实施例中，如图11所示，第1个子控制电路3-1对应第1个选择控制信号端VN-1。第1个子控制电路3-1可以包括：第1个第一晶体管M1-1、第1个第二晶体管M2-1、第1个第三晶体管M3-1、第1个第四晶体管M4-1以及第1个第五晶体管M5-1；
第1个第一晶体管M1-1的控制端与第一端均与第1个选择控制信号端VN-1电连接，第1个第一晶体管M1-1的第二端与第1个第二晶体管M2-1的控制端电连接；
第1个第二晶体管M2-1的第一端与第1个选择控制信号端VN-1电连接，第1个第二晶体管M2-1的第二端与第1个第二子节点N2-1电连接；
第1个第三晶体管M3-1的控制端与第一节点N1电连接，第1个第三晶体管M3-1的第一端与第一参考信号端VREF1电连接，第1个第三晶体管M3-1的第二端与第1个第二子节点N2-1电连接；
第1个第四晶体管M4-1的控制端与第一节点N1电连接，第1个第四晶体管M4-1的第一端与第一参考信号端VREF1电连接，第1个第四晶体管M4-1的第二端与第1个第二晶体管M2-1的控制端电连接；
第1个第五晶体管M5-1的控制端与第1个第二子节点N2-1电连接，第1个第五晶体管M5-1的第一端与第一参考信号端VREF1电连接，第1个第五晶体管M5-1的第二端与第一节点N1电连接。
在具体实施时，在本公开实施例中，如图11所示，第2个子控制电路3-2对应第2个选择控制信号端VN-2。第2个子控制电路3-2可以包括：第2个 第一晶体管M1-2、第2个第二晶体管M2-2、第2个第三晶体管M3-2、第2个第四晶体管M4-2以及第2个第五晶体管M5-2；
第2个第一晶体管M1-2的控制端与第一端均与第2个选择控制信号端VN-2电连接，第2个第一晶体管M1-2的第二端与第2个第二晶体管M2-2的控制端电连接；
第2个第二晶体管M2-2的第一端与第2个选择控制信号端VN-2电连接，第2个第二晶体管M2-2的第二端与第2个第二子节点N2-2电连接；
第2个第三晶体管M3-2的控制端与第一节点N1电连接，第2个第三晶体管M3-2的第一端与第一参考信号端VREF1电连接，第2个第三晶体管M3-2的第二端与第2个第二子节点N2-2电连接；
第2个第四晶体管M4-2的控制端与第一节点N1电连接，第2个第四晶体管M4-2的第一端与第一参考信号端VREF1电连接，第2个第四晶体管M4-2的第二端与第2个第二晶体管M2-2的控制端电连接；
第2个第五晶体管M5-2的控制端与第2个第二子节点N2-2电连接，第2个第五晶体管M5-2的第一端与第一参考信号端VREF1电连接，第2个第五晶体管M5-2的第二端与第一节点N1电连接。
在具体实施时，在本公开实施例中，如图11所示，第一输出电路4可以包括：第六晶体管M6、第1个第七晶体管M7-1以及第2个第七晶体管M7-2；
第六晶体管M6的控制端与第一节点N1电连接，第六晶体管M6的第一端与时钟信号端电连接，第六晶体管M6的第二端与级联信号输出端COUT电连接；
第1个第七晶体管M7-1的控制端与第1个第二子节点N2-1电连接，第1个第七晶体管M7-1的第一端与第一参考信号端VREF1电连接，第1个第七晶体管M7-1的第二端与级联信号输出端COUT电连接；
第2个第七晶体管M7-2的控制端与第2个第二子节点N2-2电连接，第2个第七晶体管M7-2的第一端与第一参考信号端VREF1电连接，第2个第七晶体管M7-2的第二端与级联信号输出端COUT电连接。
在具体实施时，在本公开实施例中，第七晶体管M7-1的尺寸范围可以为200μm～800μm。示例性地，第七晶体管M7-1的尺寸可以设置为200μm。或者，第七晶体管M7-1的尺寸也可以设置为400μm。或者，第七晶体管M7-1的尺寸也可以设置为600μm。或者，第七晶体管M7-1的尺寸也可以设置为800μm。
在具体实施时，在本公开实施例中，第七晶体管M7-2的尺寸范围可以为200μm～800μm。示例性地，第七晶体管M7-2的尺寸可以设置为200μm。或者，第七晶体管M7-2的尺寸也可以设置为400μm。或者，第七晶体管M7-2的尺寸也可以设置为600μm。或者，第七晶体管M7-2的尺寸也可以设置为800μm。
在具体实施时，在本公开实施例中，可以使第七晶体管M7-1和第七晶体管M7-2的尺寸设置为相同，这样可以统一设计第七晶体管M7-和第七晶体管M7-2。
在具体实施时，在本公开实施例中，第一电容C1的电容值的范围可以设置为5pF～15pF。示例性地，第一电容C1的电容值可以设置为5pF。或者，第一电容C1的电容值也可以设置为10pF。或者，第一电容C1的电容值也可以设置为15pF。在具体实施时，第一电容C1的电容值可以根据第六晶体管M6和第七晶体管M7-1、M7-2的晶体管特性(例如晶体管阈值电压Vth)进行设计，这样可以通过第一电容、第六晶体管M6和第七晶体管M7-1、M7-2相互结合，进一步提高输出的稳定性。
在具体实施时，在本公开实施例中，如图11所示，第二输出电路5可以包括：第八晶体管M8、第二电容C2、第1个第九晶体管M9-1以及第2个第九晶体管M9-2；
第八晶体管M8的控制端与第一节点N1电连接，第八晶体管M8的第一端与时钟信号端电连接，第八晶体管M8的第二端与驱动信号输出端GOUT电连接；
第二电容C2的第一端与第一节点N1电连接，第二电容C2的第二端与 驱动信号输出端GOUT电连接；
第1个第九晶体管M9-1的控制端与第1个第二子节点N2-1电连接，第1个第九晶体管M9-1的第一端与第二参考信号端电连接，第1个第九晶体管M9-1的第二端与驱动信号输出端GOUT电连接；
第2个第九晶体管M9-2的控制端与第2个第二子节点N2-2电连接，第2个第九晶体管M9-2的第一端与第二参考信号端电连接，第2个第九晶体管M9-2的第二端与驱动信号输出端GOUT电连接。
以上仅是举例说明本公开实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
为了降低制备工艺，在具体实施时，在本公开实施例提供的移位寄存器中，如图11所示，所有晶体管均可以为N型晶体管。并且，第一参考信号端VREF1的信号可以为低电平信号，第二参考信号端的信号也可以为低电平信号。其中，可以使第一参考信号端VREF1的信号的电压与第二参考信号端的信号的电压相同，这样可以采用同一信号端对第一参考信号端VREF1和第二参考信号端输入电压，从而降低信号端的数量，降低布线难度。或者，也可以使第一参考信号端VREF1的信号的电压小于第二参考信号端的信号的电压。这样可以使显示面板的显示区中像素内的TFT可以尽可能完全关断。当然，在具体实施时，所有晶体管也均可以为P型晶体管，在此不作限定。
在具体实施时，第1个选择控制信号端VN-1的信号和第2个选择控制信号端VN-2的信号可以分别为高电平和低电平切换的脉冲信号，并且，第1个选择控制信号端VN-1的电平和第2个选择控制信号端VN-2的电平相反。例如，如图12a所示，在T10阶段中，第1个选择控制信号端VN-1为高电平信号，第2个选择控制信号端VN-2为低电平信号。在T20阶段中，第1个选择控制信号端VN-1为低电平信号，第2个选择控制信号端VN-2为高电平信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、 多个显示帧的时长、2s、1h或24h等，在此不作限定。
在具体实施时，第1个选择控制信号端VN-1的信号和第2个选择控制信号端VN-2的信号也可以分别为直流信号。并且，在第1个选择控制信号端VN-1加载高电平的直流信号时，第2个选择控制信号端VN-2不加载信号或加载低电平的直流信号。在第2个选择控制信号端VN-2加载高电平的直流信号时，在第1个选择控制信号端VN-1不加载信号或加载低电平的直流信号。例如，如图12b所示，在T10阶段中，第1个选择控制信号端VN-1为高电平的直流信号，第2个选择控制信号端VN-2为低电平的直流信号。在T20阶段中，第1个选择控制信号端VN-1为低电平的直流信号，第2个选择控制信号端VN-2为高电平的直流信号。示例性地，可以使T10阶段的维持时长与T20阶段的维持时长相同。例如将T10阶段的维持时长与T20阶段的维持时长分别设置为1个显示帧的时长、多个显示帧的时长、2s、1h或24h等，在此不作限定。
其中，T10阶段和T20阶段可以根据实际应用来确定先后顺序。例如，可以先执行T10阶段中的工作过程，之后再执行T20阶段中的工作过程。或者，也可以先执行T20阶段中的工作过程，之后再执行T10阶段中的工作过程。
下面以图11所示的移位寄存器的结构为例，结合图12a所示的信号时序图，对本公开实施例提供的上述移位寄存器的工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本公开实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电位。
其中，选取图12a所示的信号时序图中的T10阶段和T20阶段。并且，选取T10阶段中的输入阶段T11、复位阶段T12、输出阶段T13。以及选取T20阶段中的输入阶段T21、复位阶段T22、输出阶段T23。
在T10阶段中，由于第2个选择控制信号端VN-2为低电平信号，因此第2个第一晶体管M1-2截止。
在输入阶段T11，IP＝1，CLK＝0，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝1，因此第十晶体管M10导通，以将输入信号端IP的高电平信号提供给第一节点N1，使第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均导通。导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。导通的第2个第四晶体管M4-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二晶体管M2-2的栅极，以控制第2个第二晶体管M2-2截止。导通的第2个第三晶体管M3-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二子节点N2-2，以使第2个第二子节点N2-2为低电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均截止。
导通的第六晶体管M6可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第八晶体管M8可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在输出阶段T12，IP＝0，CLK＝1，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝0，因此第十晶体管M10截止。因此，第一节点N1处于浮接状态。由于第二电容C2的作用，可以使第一节点N1保持为高电平信号。由于第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均导通。 导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。导通的第2个第四晶体管M4-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二晶体管M2-2的栅极，以控制第2个第二晶体管M2-2截止。导通的第2个第三晶体管M3-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二子节点N2-2，以使第2个第二子节点N2-2为低电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均截止。
导通的第六晶体管M6可以将时钟信号端的高电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出高电平信号。导通的第八晶体管M8可以将时钟信号端的高电平信号提供给驱动信号输出端GOUT。由于第一节点N1浮接，因此第一节点N1被进一步拉高，从而使第八晶体管M8可以尽可能完全导通，以使时钟信号端的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。
在复位阶段T13，IP＝0，CLK＝0，RE＝1。
由于IP＝0，因此第十晶体管M10截止。由于RE＝1，因此第十一晶体管M11导通，将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1为低电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均截止。并且，第2个第二子节点N2-2保持为低电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均截止。
第1个第一晶体管M1-1在第1个选择控制信号端VN-1的高电平信号的 控制下导通，以将第1个选择控制信号端VN-1的高电平信号提供给第1个第二晶体管M2-1的栅极，从而控制第1个第二晶体管M2-1导通。导通的第1个第二晶体管M2-1可以将第1个选择控制信号端VN-1的高电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为高电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均导通。导通的第1个第五晶体管M5-1可以将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1进一步为低电平信号。导通的第1个第七晶体管M7-1可以将第一参考信号端VREF1的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第1个第九晶体管M9-1可以将第一参考信号端VREF1的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在T20阶段中，由于第1个选择控制信号端VN-1为低电平信号，因此第1个第一晶体管M1-1截止。
在输入阶段T21，IP＝1，CLK＝0，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝1，因此第十晶体管M10导通，以将输入信号端IP的高电平信号提供给第一节点N1，使第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均导通。导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。导通的第2个第四晶体管M4-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二晶体管M2-2的栅极，以控制第2个第二晶体管M2-2截止。导通的第2个第三晶 体管M3-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二子节点N2-2，以使第2个第二子节点N2-2为低电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均截止。
导通的第六晶体管M6可以将时钟信号端CLK的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第八晶体管M8可以将时钟信号端CLK的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
在输出阶段T22，IP＝0，CLK＝1，RE＝0。
由于RE＝0，因此第十一晶体管M11截止。由于IP＝0，因此第十晶体管M10截止。因此，第一节点N1处于浮接状态。由于第二电容C2的作用，可以使第一节点N1保持为高电平信号。由于第一节点N1为高电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均导通。导通的第1个第四晶体管M4-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二晶体管M2-1的栅极，以控制第1个第二晶体管M2-1截止。导通的第1个第三晶体管M3-1可以将第一参考信号端VREF1的低电平信号提供给第1个第二子节点N2-1，以使第1个第二子节点N2-1为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。导通的第2个第四晶体管M4-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二晶体管M2-2的栅极，以控制第2个第二晶体管M2-2截止。导通的第2个第三晶体管M3-2可以将第一参考信号端VREF1的低电平信号提供给第2个第二子节点N2-2，以使第2个第二子节点N2-2为低电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均截止。
导通的第六晶体管M6可以将时钟信号端的高电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT 输出高电平信号。导通的第八晶体管M8可以将时钟信号端的高电平信号提供给驱动信号输出端GOUT。由于第一节点N1浮接，因此第一节点N1被进一步拉高，从而使第八晶体管M8可以尽可能完全导通，以使时钟信号端的高电平信号可以尽可能无电压损失的提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出高电平信号。
在复位阶段T23，IP＝0，CLK＝0，RE＝1。
由于IP＝0，因此第十晶体管M10截止。由于RE＝1，因此第十一晶体管M11导通，将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1为低电平信号，从而控制第1个第三晶体管M3-1、第1个第四晶体管M4-1、第2个第三晶体管M3-2、第2个第四晶体管M4-2、第六晶体管M6以及第八晶体管M8均截止。并且，第1个第二子节点N2-1保持为低电平信号，从而控制第1个第五晶体管M5-1、第1个第七晶体管M7-1以及第1个第九晶体管M9-1均截止。
第2个第一晶体管M1-2在第2个选择控制信号端VN-2的高电平信号的控制下导通，以将第2个选择控制信号端VN-2的高电平信号提供给第2个第二晶体管M2-2的栅极，从而控制第2个第二晶体管M2-2导通。导通的第2个第二晶体管M2-2可以将第2个选择控制信号端VN-2的高电平信号提供给第2个第二子节点N2-2，以使第2个第二子节点N2-2为高电平信号，从而控制第2个第五晶体管M5-2、第2个第七晶体管M7-2以及第2个第九晶体管M9-2均导通。导通的第2个第五晶体管M5-2可以将第一参考信号端VREF1的低电平信号提供给第一节点N1，以使第一节点N1进一步为低电平信号。导通的第2个第七晶体管M7-2可以将第一参考信号端VREF1的低电平信号提供给级联信号输出端COUT，并通过第一电容C1进行稳压，以使级联信号输出端COUT输出低电平信号。导通的第2个第九晶体管M9-2可以将第一参考信号端VREF1的低电平信号提供给驱动信号输出端GOUT，以使驱动信号输出端GOUT输出低电平信号。
并且，以使用了25000h的移位寄存器为例，还根据图12a所示的信号时 序图，对图11所示的移位寄存器的级联信号输出端输出的信号进行测试，如图13所示。其中，横坐标代表时间，纵坐标代表级联信号输出端COUT输出的电压。L1代表图2所示的移位寄存器在使用了25000h时，其输出端COUT输出的电压，L12代表图11所示的移位寄存器在使用了25000h时，其级联信号输出端COUT输出的电压。结合图13，通过L12和L1对比可知，本公开实施例通过设置第一电容C1，可以补偿级联信号输出端COUT的负载电容并结合第一电容C1的充放电过程，可以降低级联信号输出端COUT的信号的噪声，提高级联信号输出端COUT的信号稳定性。
并且，本公开实施例提供的上述移位寄存器，在T10阶段中，第1个子控制电路3-1工作。在T20阶段中，第2个子控制电路3-2工作。从而可以使晶体管的特性交替进行恢复，从而可以降低由于晶体管使用造成的特性漂移导致的对输出信号的稳定性和寿命的影响，进而可以增强产品的寿命，降低生产成本。
需要说明的是，移位寄存器根据图12b所示的信号时序图进行工作时，其工作过程与上述工作过程大致相同，具体在此不作赘述。
本公开实施例又提供了一些移位寄存器的结构示意图，如图14所示，其针对上述实施例的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
示例性地，可以使M＝2，在本公开实施例中，如图14所示，移位寄存器还包括2个节点稳压电路；其中，第1个节点稳压电路6-1对应第1个第二子节点N2-1，第2个节点稳压电路6-2对应第2个第二子节点N2-2。并且，第1个节点稳压电路6-1被配置为响应于输入信号端IP的信号，将第一参考信号端VREF1的信号提供给第1个第二子节点N2-1。第2个节点稳压电路6-2被配置为响应于输入信号端IP的信号，将第一参考信号端VREF1的信号提供给第2个第二子节点N2-2。
示例性地，如图14所示，第1个节点稳压电路6-1可以包括：第1个第十二晶体管M12-1；其中，第1个第十二晶体管M12-1的控制端与输入信号 端IP电连接，第1个第十二晶体管M12-1的第一端与第一参考信号端VREF1电连接，第1个第十二晶体管M12-1与第1个第二子节点N2-1电连接。
示例性地，如图14所示，第2个节点稳压电路6-2可以包括：第2个第十二晶体管M12-2；其中，第2个第十二晶体管M12-2的控制端与输入信号端IP电连接，第2个第十二晶体管M12-2的第一端与第一参考信号端VREF1电连接，第2个第十二晶体管M12-2与第2个第二子节点N2-2电连接。
进一步地，在具体实施时，如图14所示，移位寄存器还可以包括第十三晶体管M13；其中，第十三晶体管M13的控制端与初始复位信号端RE电连接，第十三晶体管M13的第一端与第一参考信号端VREF1电连接，第十三晶体管M13与第一节点N1电连接。
以上仅是举例说明本公开实施例提供的移位寄存器的具体结构，在具体实施时，上述各电路的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
下面以图14所示的移位寄存器的结构为例，结合图15所示的信号时序图，对本公开实施例提供的上述移位寄存器的工作过程作以描述。其中，本实施例对应的工作过程与图11所示的移位寄存器的工作过程部分相同，下面仅说明工作过程不同的内容。
在T10阶段中，在输入阶段T11之前，还可以包括帧复位阶段T01。在帧复位阶段T01中，初始复位信号端RE为高电平信号，控制第十三晶体管M13导通，以将第一参考信号端VREF1的低电平信号提供给第一节点N1，从而对第一节点N1进行预复位，进而可以进一步降低级联信号输出端COUT的噪声。并且，在输入阶段T11中，第1个第十二晶体管M12-1在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端的低电平信号提供给第1个第二子节点N2-1，从而可以进一步使第1个第二子节点N2-1为电平信号，进而可以进一步降低级联信号输出端COUT的噪声。第2个第十二晶体管M12-2在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端的低电平信号提供给第2个第二子节点N2-2，从而可以进一步使第2个第二 子节点N2-2为电平信号，进而可以进一步降低级联信号输出端COUT的噪声。
在T20阶段中，在输入阶段T21之前，还可以包括帧复位阶段T02。在帧复位阶段T02中，初始复位信号端RE为高电平信号，控制第十三晶体管M13导通，以将第一参考信号端VREF1的低电平信号提供给第一节点N1，从而对第一节点N1进行预复位，进而可以进一步降低级联信号输出端COUT的噪声。并且，在输入阶段T21中，第1个第十二晶体管M12-1在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端的低电平信号提供给第1个第二子节点N2-1，从而可以进一步使第1个第二子节点N2-1为电平信号，进而可以进一步降低级联信号输出端COUT的噪声。第2个第十二晶体管M12-2在输入信号端IP的高电平信号的控制下导通，以将第一参见信号端的低电平信号提供给第2个第二子节点N2-2，从而可以进一步使第2个第二子节点N2-2为电平信号，进而可以进一步降低级联信号输出端COUT的噪声。
并且，以使用了25000h的移位寄存器为例，还根据图15所示的信号时序图，对图14所示的移位寄存器的级联信号输出端输出的信号进行测试，如图16所示。其中，横坐标代表时间，纵坐标代表级联信号输出端COUT输出的电压。L1代表图2所示的移位寄存器在使用了25000h时，其输出端COUT输出的电压，L13代表图14所示的移位寄存器在使用了25000h时，其级联信号输出端COUT输出的电压。结合图16，通过L13和L1对比可知，本公开实施例通过设置第一电容C1，可以补偿级联信号输出端COUT的负载电容并结合第一电容C1的充放电过程，可以降低级联信号输出端COUT的信号的噪声，提高级联信号输出端COUT的信号稳定性。
基于同一发明构思，本公开实施例还提供了移位寄存器的驱动方法，如图17所示，可以包括如下步骤：
S10、输入阶段，对输入信号端IP加载第一电平信号，对复位信号端RE加载第二电平信号，对时钟信号端加载第二电平信号；
S20、输出阶段，对输入信号端IP加载第二电平信号，对复位信号端RE加载第二电平信号，对时钟信号端加载第一电平信号；
S30、复位阶段，对输入信号端IP加载第二电平信号，对复位信号端RE加载第一电平信号，对时钟信号端加载第二电平信号。
本公开实施例提供的上述驱动方法，可以使移位寄存器稳定的输出信号。在具体实施时，在本公开实施例提供的上述驱动方法中，第一电平可以为高电平，对应地，第二电平为低电平；或者反之，第一电平可以为低电平，对应地，第二电平为高电平，具体需要根据移位寄存器中的晶体管是N型晶体管还是P型晶体管而定。具体地，图7、图10、图12a、图12b以及图15示出了移位寄存器中的晶体管是N型晶体管的信号时序图，且第一电平为高电平，第二电平为低电平。
基于同一发明构思，本公开实施例还提供了一种栅极驱动电路，如图18所示，包括级联的多个本公开实施例提供的移位寄存器：SR(1)、SR(2)……SR(n-1)、SR(n)……SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N，n和N为正整数)，其中：
第一级移位寄存器SR(1)的输入信号端IP与帧触发信号端STV电连接；
每相邻的两级移位寄存器中，下一级移位寄存器SR(n)的输入信号端IP与上一级移位寄存器SR(n-1)的级联信号输出端COUT电连接，上一级移位寄存器SR(n-1)的复位信号端RE与下一级移位寄存器SR(n)的级联信号输出端COUT电连接。
具体地，上述栅极驱动电路中的每个移位寄存器与本公开实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本公开实施例提供的栅极驱动电路中，如图18所示，第奇数级移位寄存器的时钟信号端CLK均与同一时钟端clk1电连接，第偶数级移位寄存器的时钟信号端CLK均与同一时钟端clk2电连接。
在具体实施时，在本公开实施例提供的栅极驱动电路中，每一级移位寄存器的第一参考信号端VREF1均与同一第一参考端电连接。每一级移位寄存器的第二参考信号端均与同一第二参考端电连接。
在具体实施时，在移位寄存器包括第十三晶体管M13时，在本公开实施 例提供的栅极驱动电路中，可以使每一级移位寄存器的初始复位信号端RE均与同一初始复位端电连接。这样可以同时对每一级移位寄存器的第一节点N1进行预复位。
基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述驱动电路。该显示装置解决问题的原理与前述驱动电路相似，因此该显示装置的实施可以参见前述驱动电路的实施，重复之处在此不再赘述。
一般显示装置中的显示面板具有多条栅线，可以使一个移位寄存器对应至少一条栅线。示例性地，可以使一个移位寄存器对应一条栅线，这样可以使每一个移位寄存器的驱动信号输出端GOUT电连接一条栅线。
在具体实施时，在本公开实施例中，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。
本公开实施例提供的移位寄存器、驱动方法、驱动电路及显示装置，通过设置第一电容，并且使第一电容的第一端与级联信号输出端电连接，第一电容的第二端与固定电压信号端电连接，这样可以补偿级联信号输出端的负载电容以及结合第一电容充放电的过程，可以降低级联信号输出端的信号的噪声，提高级联信号输出端的信号稳定性。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (14)

  1. 一种移位寄存器，其中，包括：
    输入电路，被配置为响应于输入信号端的信号，将所述输入信号端的信号提供给第一节点；
    复位电路，被配置为响应于复位信号端的信号，将第一参考信号端的信号提供给所述第一节点；
    控制电路，被配置为调整所述第一节点和第二节点的信号；
    第一输出电路，被配置为根据所述第一节点和所述第二节点的信号，使级联信号输出端输出信号；
    第一电容，所述第一电容的第一端与所述级联信号输出端电连接，所述第一电容的第二端与固定电压信号端电连接；
    第二输出电路，被配置为根据所述第一节点和所述第二节点的信号，使驱动信号输出端输出信号。
  2. 如权利要求1所述的移位寄存器，其中，所述第二节点包括：M个第二子节点；所述控制电路包括：M个子控制电路；其中，所述M个子控制电路中的第m个子控制电路对应所述M个第二子节点中的第m个第二子节点；M为整数且M≥1，m为整数且1≤m≤M；
    所述第m个子控制电路被配置为调整所述第m个第二子节点和所述第一节点的信号；
    所述第一输出电路被配置为根据所述第一节点和所述M个第二子节点的信号，使所述级联信号输出端输出信号；
    所述第二输出电路被配置为根据所述第一节点和所述M个第二子节点的信号，使所述驱动信号输出端输出信号。
  3. 如权利要求2所述的移位寄存器，其中，所述第m个子控制电路对应第m个选择控制信号端；
    所述第m个子控制电路包括：第m个第一晶体管、第m个第二晶体管、 第m个第三晶体管、第m个第四晶体管以及第m个第五晶体管；
    所述第m个第一晶体管的控制端与第一端均与所述第m个选择控制信号端电连接，所述第m个第一晶体管的第二端与所述第m个第二晶体管的控制端电连接；
    所述第m个第二晶体管的第一端与所述第m个选择控制信号端电连接，所述第m个第二晶体管的第二端与所述第m个第二子节点电连接；
    所述第m个第三晶体管的控制端与所述第一节点电连接，所述第m个第三晶体管的第一端与所述第一参考信号端电连接，所述第m个第三晶体管的第二端与所述第m个第二子节点电连接；
    所述第m个第四晶体管的控制端与所述第一节点电连接，所述第m个第四晶体管的第一端与所述第一参考信号端电连接，所述第m个第四晶体管的第二端与所述第二晶体管的控制端电连接；
    所述第m个第五晶体管的控制端与所述第m个第二子节点电连接，所述第m个第五晶体管的第一端与所述第一参考信号端电连接，所述第m个第五晶体管的第二端与所述第一节点电连接。
  4. 如权利要求2所述的移位寄存器，其中，所述第一输出电路包括：第六晶体管以及M个第七晶体管；其中，所述M个第七晶体管中的第m个第七晶体管对应所述第m个第二子节点；
    所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与所述级联信号输出端电连接；
    所述第m个第七晶体管的控制端与所述第m个第二子节点电连接，所述第m个第七晶体管的第一端与所述第一参考信号端电连接，所述第m个第七晶体管的第二端与所述级联信号输出端电连接。
  5. 如权利要求2所述的移位寄存器，其中，所述第二输出电路包括：第八晶体管、第二电容以及M个第九晶体管；其中，所述M个第九晶体管的第m个第九晶体管对应所述第m个第二子节点；
    所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
    所述第二电容的第一端与所述第一节点电连接，第二电容的第二端与所述驱动信号输出端电连接；
    所述第m个第九晶体管的控制端与所述第m个第二子节点电连接，所述第m个第九晶体管的第一端与第二参考信号端电连接，所述第m个第九晶体管的第二端与所述驱动信号输出端电连接。
  6. 如权利要求1-5任一项所述的移位寄存器，其中，所述输入电路包括：第十晶体管；其中，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；和/或，
    所述复位电路包括：第十一晶体管；其中，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接。
  7. 如权利要求1-5任一项所述的移位寄存器，其中，所述移位寄存器还包括M个节点稳压电路；其中，所述M个节点稳压电路中的第m个节点稳压电路对应所述第m个第二子节点；
    所述第m个节点稳压电路被配置为响应于所述输入信号端的信号，将所述第一参考信号端的信号提供给所述第m个第二子节点。
  8. 如权利要求7所述的移位寄存器，其中，所述第m个节点稳压电路包括：第m个第十二晶体管；
    所述第m个第十二晶体管的控制端与所述输入信号端电连接，所述第m个第十二晶体管的第一端与所述第一参考信号端电连接，所述第m个第十二晶体管与所述第m个第二子节点电连接。
  9. 如权利要求1-5任一项所述的移位寄存器，其中，所述移位寄存器还包括第十三晶体管；
    所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体 管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
  10. 一种移位寄存器，其中，包括：
    第1个第一晶体管，所述第1个第一晶体管的控制端与第一端均与所述第1个选择控制信号端电连接，所述第1个第一晶体管的第二端与第1个第二晶体管的控制端电连接；
    所述第1个第二晶体管，所述第1个第二晶体管的第一端与所述第1个选择控制信号端电连接，所述第1个第二晶体管的第二端与第1个第二子节点电连接；
    第1个第三晶体管，所述第1个第三晶体管的控制端与所述第一节点电连接，所述第1个第三晶体管的第一端与所述第一参考信号端电连接，所述第1个第三晶体管的第二端与所述第1个第二子节点电连接；
    第1个第四晶体管，所述第1个第四晶体管的控制端与所述第一节点电连接，所述第1个第四晶体管的第一端与所述第一参考信号端电连接，所述第1个第四晶体管的第二端与所述第1个第二晶体管的控制端电连接；
    第1个第五晶体管，所述第1个第五晶体管的控制端与所述第1个第二子节点电连接，所述第1个第五晶体管的第一端与所述第一参考信号端电连接，所述第1个第五晶体管的第二端与所述第一节点电连接；
    第六晶体管，所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与级联信号输出端电连接；
    第1个第七晶体管，所述第1个第七晶体管的控制端与所述第1个第二子节点电连接，所述第1个第七晶体管的第一端与所述第一参考信号端电连接，所述第1个第七晶体管的第二端与所述级联信号输出端电连接；
    第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
    第1个第九晶体管，所述第1个第九晶体管的控制端与所述第1个第二子节点电连接，所述第1个第九晶体管的第一端与第二参考信号端电连接，所述第1个第九晶体管的第二端与所述驱动信号输出端电连接；
    第十晶体管，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；
    第十一晶体管，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接；
    第十二晶体管，所述第十二晶体管的控制端与所述输入信号端电连接，所述第十二晶体管的第一端与所述第一参考信号端电连接，所述第十二晶体管与第1个第二子节点电连接；
    第十三晶体管，所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
  11. 一种移位寄存器，其中，包括：
    第1个第一晶体管，所述第1个第一晶体管的控制端与第一端均与所述第1个选择控制信号端电连接，所述第1个第一晶体管的第二端与第1个第二晶体管的控制端电连接；
    所述第1个第二晶体管，所述第1个第二晶体管的第一端与所述第1个选择控制信号端电连接，所述第1个第二晶体管的第二端与第1个第二子节点电连接；
    第1个第三晶体管，所述第1个第三晶体管的控制端与所述第一节点电连接，所述第1个第三晶体管的第一端与所述第一参考信号端电连接，所述第1个第三晶体管的第二端与所述第1个第二子节点电连接；
    第1个第四晶体管，所述第1个第四晶体管的控制端与所述第一节点电连接，所述第1个第四晶体管的第一端与所述第一参考信号端电连接，所述第1个第四晶体管的第二端与所述第1个第二晶体管的控制端电连接；
    第1个第五晶体管，所述第1个第五晶体管的控制端与所述第1个第二 子节点电连接，所述第1个第五晶体管的第一端与所述第一参考信号端电连接，所述第1个第五晶体管的第二端与所述第一节点电连接；
    第2个第一晶体管，所述第2个第一晶体管的控制端与第一端均与所述第2个选择控制信号端电连接，所述第2个第一晶体管的第二端与第2个第二晶体管的控制端电连接；
    所述第2个第二晶体管，所述第2个第二晶体管的第一端与所述第2个选择控制信号端电连接，所述第2个第二晶体管的第二端与第2个第二子节点电连接；
    第2个第三晶体管，所述第2个第三晶体管的控制端与所述第一节点电连接，所述第2个第三晶体管的第一端与所述第一参考信号端电连接，所述第2个第三晶体管的第二端与所述第2个第二子节点电连接；
    第2个第四晶体管，所述第2个第四晶体管的控制端与所述第一节点电连接，所述第2个第四晶体管的第一端与所述第一参考信号端电连接，所述第2个第四晶体管的第二端与所述第2个第二晶体管的控制端电连接；
    第2个第五晶体管，所述第2个第五晶体管的控制端与所述第2个第二子节点电连接，所述第2个第五晶体管的第一端与所述第一参考信号端电连接，所述第2个第五晶体管的第二端与所述第一节点电连接；
    第六晶体管，所述第六晶体管的控制端与所述第一节点电连接，所述第六晶体管的第一端与时钟信号端电连接，所述第六晶体管的第二端与级联信号输出端电连接；
    第1个第七晶体管，所述第1个第七晶体管的控制端与所述第1个第二子节点电连接，所述第1个第七晶体管的第一端与所述第一参考信号端电连接，所述第1个第七晶体管的第二端与所述级联信号输出端电连接；
    第2个第七晶体管，所述第2个第七晶体管的控制端与所述第2个第二子节点电连接，所述第2个第七晶体管的第一端与所述第一参考信号端电连接，所述第2个第七晶体管的第二端与所述级联信号输出端电连接；
    第八晶体管，所述第八晶体管的控制端与所述第一节点电连接，所述第 八晶体管的第一端与时钟信号端电连接，所述第八晶体管的第二端与所述驱动信号输出端电连接；
    第1个第九晶体管，所述第1个第九晶体管的控制端与所述第1个第二子节点电连接，所述第1个第九晶体管的第一端与第二参考信号端电连接，所述第1个第九晶体管的第二端与所述驱动信号输出端电连接；
    第2个第九晶体管，所述第2个第九晶体管的控制端与所述第2个第二子节点电连接，所述第2个第九晶体管的第一端与第二参考信号端电连接，所述第2个第九晶体管的第二端与所述驱动信号输出端电连接；
    第十晶体管，所述第十晶体管的控制端与其第一端均与所述输入信号端电连接，所述第十晶体管的第二端与所述第一节点电连接；
    第十一晶体管，所述第十一晶体管的控制端与所述复位信号端电连接，所述第十一晶体管的第二端与所述第一节点电连接；
    第1个第十二晶体管，所述第1个第十二晶体管的控制端与所述输入信号端电连接，所述第1个第十二晶体管的第一端与所述第一参考信号端电连接，所述第1个第十二晶体管与第1个第二子节点电连接；
    第2个第十二晶体管，所述第2个第十二晶体管的控制端与所述输入信号端电连接，所述第2个第十二晶体管的第一端与所述第一参考信号端电连接，所述第2个第十二晶体管与第2个第二子节点电连接；
    第十三晶体管，所述第十三晶体管的控制端与初始复位信号端电连接，所述第十三晶体管的第一端与所述第一参考信号端电连接，所述第十三晶体管与所述第一节点电连接。
  12. 一种驱动电路，其中，包括级联的多个如权利要求1-11任一项所述的移位寄存器；
    第一级移位寄存器的输入信号端与帧触发信号端电连接；
    每相邻的两级移位寄存器中，下一级移位寄存器的输入信号端与上一级移位寄存器的所述级联信号输出端电连接，上一级移位寄存器的复位信号端与下一级移位寄存器的所述级联信号输出端电连接。
  13. 一种显示装置，其中，包括如权利要求12所述的驱动电路。
  14. 一种如权利要求1-11任一项所述的移位寄存器的驱动方法，其中，包括：
    输入阶段，对所述输入信号端加载第一电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第二电平信号；
    输出阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第二电平信号，对所述时钟信号端加载第一电平信号；
    复位阶段，对所述输入信号端加载第二电平信号，对所述复位信号端加载第一电平信号，对所述时钟信号端加载第二电平信号。
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