CN110660362B - 移位寄存器及栅极驱动电路 - Google Patents

移位寄存器及栅极驱动电路 Download PDF

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Abstract

一种移位寄存器及栅极驱动电路。移位寄存器包括：输入电路，分别与输入电压端和第一时钟信号端电连接，被配置为在第一时钟信号端提供的第一时钟信号的控制下，将输入电压端提供的输入电压输入到中间电路；中间电路，分别与中间输出端、第一电源端、第二电源端、第一时钟信号端和第二时钟信号端电连接，且被配置为在输入电压和控制电路的控制下，将第二时钟信号端输出的第二时钟信号或第一电源端输出的第一电源信号写入中间输出端作为中间输出信号；输出电路，分别与第一电源端、第二电源端、第三电源端、第三时钟信号端、中间输出端和输出端电连接，且被配置为输出与中间输出信号反相的输出信号。

Description

移位寄存器及栅极驱动电路
技术领域
本公开的实施例涉及一种移位寄存器及栅极驱动电路。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应于一行像素所对应的栅线(例如，每个移位寄存器给与一行像素均连接的栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。GOA技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。
发明内容
本公开至少一实施例提供一种移位寄存器，包括：输入电路、控制电路、中间电路和输出电路，所述输入电路，分别与输入电压端和第一时钟信号端电连接，被配置为在所述第一时钟信号端提供的第一时钟信号的控制下，将所述输入电压端提供的输入电压输入到所述中间电路；所述中间电路，分别与中间输出端、第一电源端、第二电源端、所述第一时钟信号端和第二时钟信号端电连接，且被配置为在所述输入电压和所述控制电路的控制下，将所述第二时钟信号端输出的第二时钟信号或所述第一电源端输出的第一电源信号写入所述中间输出端作为中间输出信号；所述输出电路，分别与所述第一电源端、所述第二电源端、第三电源端、第三时钟信号端、所述中间输出端和输出端电连接，且被配置为输出与所述中间输出信号反相的输出信号。
例如，在本公开一实施例提供的移位寄存器中，所述输出电路包括第一输出子电路、第二输出子电路和第一存储电路，所述第一输出子电路分别与所述第一电源端、所述中间输出端、所述输出端和第一节点电连接，且被配置为：在输出阶段，在所述中间输出信号的控制下，将所述第一电源信号写入所述输出端；所述第二输出子电路分别与所述第二电源端、所述第三电源端、所述第三时钟信号端、所述第一节点和所述输出端电连接，且被配置为：在输入阶段、缓冲阶段和稳定阶段，在所述第三时钟信号端输出的第三时钟信号的控制下将所述第二电源端提供的第二电源信号写入所述输出端；所述第一存储电路分别与所述第一节点和所述输出端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述第一输出子电路包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管的第一极与所述第一电源端电连接，所述第一输出晶体管的第二极与所述第一节点电连接，所述第一输出晶体管的栅极与所述中间输出端电连接，所述第二输出晶体管的第一极与所述第一电源端电连接，所述第二输出晶体管的第二极与所述输出端电连接，所述第二输出晶体管的栅极与所述中间输出端电连接；所述第二输出子电路包括第三输出晶体管和第四输出晶体管，所述第三输出晶体管的第一极与所述第一节点电连接，所述第三输出晶体管的第二极与所述第三电源端电连接，所述第三输出晶体管的栅极与所述第三时钟信号端电连接，所述第四输出晶体管的第一极与所述输出端电连接，所述第四输出晶体管的第二极与所述第二电源端电连接，所述第四输出晶体管的栅极与所述第一节点电连接；所述第一存储电路包括第一电容，所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述输出端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述第三电源端被配置为提供第三电源信号，所述第二电源信号大于所述第三电源信号。
例如，在本公开一实施例提供的移位寄存器中，所述第二电源信号和所述第三电源信号之间的关系表示为：
VL-VL1>|Vth10+Vth12|
其中，VL表示所述第二电源信号，VL1表示所述第三电源信号，Vth10表示所述第三输出晶体管的阈值电压，Vth12表示所述第四输出晶体管的阈值电压。
例如，在本公开一实施例提供的移位寄存器中，所述中间电路被配置为：在所述输入阶段，在所述输入电压控制下，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号；在所述输出阶段和所述缓冲阶段，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号；以及在所述稳定阶段，在所述控制电路的控制下，将所述第一电源信号写入所述中间输出端作为所述中间输出信号。
例如，在本公开一实施例提供的移位寄存器中，所述中间电路包括：下拉控制子电路，分别与第二节点、第三节点、第四节点、所述第一电源端、所述第二电源端和所述第二时钟信号端电连接，被配置为：在所述输入阶段，将所述输入电压写入所述第二节点；以及在所述稳定阶段，将所述第一电源信号写入所述第二节点；上拉控制子电路，分别与所述第三节点、所述第四节点和所述第一时钟信号端电连接，被配置为将所述第一时钟信号写入所述第三节点；中间输出子电路，分别与所述第二节点、所述中间输出端和所述第二时钟信号端电连接，被配置为：在所述输入阶段、所述输出阶段和所述缓冲阶段，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号。
例如，在本公开一实施例提供的移位寄存器中，所述下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，所述第一下拉控制晶体管的第一极与所述第一电源端电连接，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的第一极电连接，所述第一下拉控制晶体管的栅极与所述第三节点电连接；所述第二下拉控制晶体管的第二极与所述第四节点电连接，所述第二下拉控制晶体管的栅极与所述第二时钟信号端电连接；所述第三下拉控制晶体管的第一极与所述第四节点电连接，所述第三下拉控制晶体管的第二极与所述第二节点电连接，所述第三下拉控制晶体管的栅极与所述第二电源端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述上拉控制子电路包括上拉控制晶体管，所述上拉控制晶体管的第一极与所述第三节点电连接，所述上拉控制晶体管的第二极与所述第一时钟信号端电连接，所述上拉控制晶体管的栅极与所述第四节点电连接。
例如，在本公开一实施例提供的移位寄存器中，所述中间输出子电路包括中间输出晶体管，所述中间输出晶体管的第一极与所述第二时钟信号端电连接，所述中间输出晶体管的第二极与所述中间输出端电连接，所述中间输出晶体管的栅极与所述第二节点电连接。
例如，在本公开一实施例提供的移位寄存器中，所述中间电路还包括：第二存储子电路，所述第二存储子电路包括第二电容，所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述中间输出端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述中间电路还包括：中间输出上拉子电路，分别与所述第三节点、所述中间输出端和所述第一电源端电连接，被配置为：在所述稳定阶段，在所述控制电路的控制下，将所述第一电源信号写入所述中间输出端；以及第三存储子电路，分别与所述第三节点和所述第一电源端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述中间输出上拉子电路包括上拉晶体管，所述第三存储子电路包括第三电容，所述上拉晶体管的第一极与所述第一电源端电连接，所述上拉晶体管的第二极与所述中间输出端电连接，所述上拉晶体管的栅极与所述第三节点电连接；所述第三电容的第一端与所述第三节点电连接，所述第三电容的第二端与所述第一电源端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述第二时钟信号的高电平与所述第一电源信号的电平相同，所述第二时钟信号的低电平与所述第二电源信号的电平相同。
例如，在本公开一实施例提供的移位寄存器中，所述控制电路包括控制晶体管，所述控制晶体管的第一极与所述第二电源端电连接，所述控制晶体管的第二极与所述第三节点电连接，所述控制晶体管的栅极与所述第一时钟信号端电连接。
例如，在本公开一实施例提供的移位寄存器中，所述第三时钟信号端输出的时钟信号的高电平与所述第一电源信号的电平相同，所述第三时钟信号端输出的时钟信号的低电平与所述第三电源信号的电平相同。
例如，在本公开一实施例提供的移位寄存器中，所述输入电路包括输入晶体管，所述输入晶体管的第一极与所述输入电压端电连接，所述输入晶体管的第二极与所述第四节点电连接，所述输入晶体管的栅极与所述第一时钟信号端电连接。
本公开至少一实施例还提供一种栅极驱动电路，包括如上述任一项所述的移位寄存器。
例如，在本公开一实施例提供的栅极驱动电路中，包括级联的多个上述任一项所述的移位寄存器，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的中间输出端电连接。
例如，本公开一实施例提供的栅极驱动电路还包括信号生成电路，所述信号生成电路被配置为生成第一控制信号、第二控制信号、第三控制信号和第四控制信号，所述第一控制信号被施加至第2N-1级移位寄存器的所述第一时钟信号端和第2N级移位寄存器的所述第二时钟信号端；所述第二控制信号被施加至所述第2N-1级移位寄存器的所述第二时钟信号端和所述第2N级移位寄存器的所述第一时钟信号端；所述第三控制信号被施加至所述第2N-1级移位寄存器的所述第三时钟信号端；所述第四控制信号被施加至所述第2N级移位寄存器的所述第三时钟信号端；其中，N为正整数，且N大于等于1。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器的示意性框图；
图2为本公开一实施例提供的一种移位寄存器的结构示意图；
图3为本公开一实施例提供的一种移位寄存器的驱动时序图；
图4为本公开一实施例提供的一种栅极驱动电路的示意性框图；
图5本公开一实施例提供的一种栅极驱动电路的结构示意；
图6为本公开一实施例提供的一种栅极驱动电路的驱动时序图；
图7本公开一实施例提供的一种显示面板的示意图；
图8本公开一实施例提供的一种驱动方法的流程图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
目前，在有机发光二极管显示面板(OLED)和液晶显示面板(LCD)中，在栅极驱动电路的移位寄存器中的晶体管为P型薄膜晶体管，且栅极驱动电路(例如，GOA电路)需要输出高脉冲信号的情况下，由于P型薄膜晶体管输出的低电平信号存在阈值损失，该GOA电路输出的高脉冲信号不准确，从而影响显示效果、降低显示质量。因此，如何设计结构简单且P型薄膜晶体管输出无阈值损失的低电平信号的GOA电路成为亟待解决的问题。
本公开至少一实施例提供一种移位寄存器及栅极驱动电路，该移位寄存器通过增加第三电源端输出的直流电源信号，从而可以实现P型薄膜晶体管输出无阈值损失的低电平信号，提升显示面板的显示质量；另一方面，该移位寄存器的结构简单，生产成本较低。
下面结合附图对本公开的几个实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1为本公开一实施例提供的一种移位寄存器的示意性框图，图2为本公开一实施例提供的一种移位寄存器的结构示意图。
本公开的实施例提供一种移位寄存器。例如，如图1所示，该移位寄存器包括输入电路100、中间电路200、控制电路300和输出电路400。
例如，如图1所示，输入电路100分别与输入电压端STV和第一时钟信号端CK电连接，输入电路100还与中间电路200电连接。输入电压端STV被配置为提供输入电压Vin，第一时钟信号端CK被配置为提供第一时钟信号Vc1。输入电路100被配置为在第一时钟信号端CK提供的第一时钟信号Vc1的控制下，将输入电压端STV提供的输入电压Vin输入到中间电路200。也就是说，在第一时钟信号Vc1的控制下，当输入电路100导通时，即当连接输入电压端STV的输入电路100的一端和连接中间电路200的输入电路100的另一端相互导通时，输入电压Vin可以被传输至中间电路200。
例如，如图1所示，中间电路200分别与中间输出端GOUT、第一电源端VGH、第二电源端VGL、第一时钟信号端CK和第二时钟信号端CB电连接。第一电源端VGH被配置为提供第一电源信号VH，第二电源端VGL被配置为提供第二电源信号VL，第二时钟信号端CB被配置为输出第二时钟信号Vc2。中间电路200被配置为在输入电压Vin和控制电路300的控制下，将第二时钟信号端CB输出的第二时钟信号Vc2或第一电源端VGH输出的第一电源信号VH写入中间输出端GOUT作为中间输出信号VGOUT。也就是说，在输入电压Vin和控制电路300的控制下，当中间电路200将第二时钟信号端CB和中间输出端GOUT导通时，第二时钟信号Vc2可以被写入中间输出端GOUT作为中间输出信号VGOUT；或者，当中间电路200将第一电源端VGH和中间输出端GOUT导通，第一电源信号VH可以被写入中间输出端GOUT作为中间输出信号VGOUT。
例如，如图1所示，控制电路300分别与第二电源端VGL、第一时钟信号端CK和中间电路200电连接。控制电路300被配置为在第一时钟信号端CK提供的第一时钟信号Vc1的控制下，将第二电源端VGL输出的第二电源信号VL输出至中间电路200。也就是说，在第一时钟信号Vc1的控制下，当控制电路300导通时，即当连接第二电源端VGL的控制电路300的一端和连接中间电路200的控制电路300的一端相互导通时，第二电源信号VL可以被传输至中间电路200。
例如，如图1所示，输出电路400分别与第一电源端VGH、第二电源端VGL、第三电源端VGL1、第三时钟信号端CK1、中间输出端GOUT和输出端EOUT电连接。第三电源端VGL1被配置为提供第三电源信号VL1，第三时钟信号端CK1被配置为提供第三时钟信号Vc3。输出电路400被配置为输出与中间输出信号VGOUT反相的输出信号VEOUT。例如，在中间输出信号VGOUT和第三时钟信号Vc3的控制下，当输出电路400的连接第一电源端VGH的一端和连接输出端EOUT的一端相互导通时，输出电路400将第一电源信号VH传输至输出端EOUT以作为输出信号VEOUT的高电平信号；而当输出电路400的连接第二电源端VGL的一端和连接输出端EOUT的一端相互导通时，输出电路400将第二电源信号VL传输至输出端EOUT以作为输出信号VEOUT的低电平信号。
例如，第二电源信号VL大于第三电源信号VL1，从而可以减少经由第四输出晶体管T12输出至输出端EOUT的第二电源信号VL的阈值损失。
例如，第一电源信号VH、第二电源信号VL和第三电源信号VL1均为直流信号。第一电源信号VH为高电平信号(例如5V、10V或其他电压)；第二电源信号VL为低电平信号(例如0V、-1V或其他电压)，第三电源信号VL1也为低电平信号(例如-2V、-1V或其他电压)。需要说明的是，低电平信号和高电平信号是相对而言的，低电平信号小于高电平信号。在不同的实施方式中，高电平信号的数值可能不同，低电平信号的数值也可能不同，只要第二电源信号VL大于第三电源信号VL1即可。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V或其他数值)，关闭电压为高电平电压(例如，5V、10V或其他数值)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他数值)，关闭电压为低电平电压(例如，0V、-5V或其他数值)。
例如，在本公开中，所有晶体管为P型晶体管。
例如，如图1所示，输出电路400可以包括第一输出子电路401、第二输出子电路402和第一存储电路403。
例如，第一输出子电路401分别与第一电源端VGH、中间输出端GOUT、输出端EOUT和第一节点N1电连接，且第一输出子电路401被配置为在输出阶段，在中间输出信号VGOUT的控制下，将第一电源信号VH写入输出端EOUT以作为输出信号VEOUT的高电平信号。
例如，第二输出子电路402分别与第二电源端VGL、第三电源端VGL1、第三时钟信号端CK1、第一节点N1和输出端EOUT电连接，且第二输出子电路402被配置为在输入阶段、缓冲阶段和稳定阶段，在第三时钟信号端CK1输出的第三时钟信号Vc3的控制下将第二电源端VGL提供的第二电源信号VL写入输出端EOUT以作为输出信号VEOUT的低电平信号。
例如，第一存储电路403分别与第一节点N1和输出端EOUT电连接。
例如，如图2所示，第一输出子电路401包括第一输出晶体管T9和第二输出晶体管T11。第一输出晶体管T9的第一极与第一电源端VGH电连接，第一输出晶体管T9的第二极与第一节点N1电连接，第一输出晶体管T9的栅极与中间输出端GOUT电连接；第二输出晶体管T11的第一极与第一电源端VGH电连接，第二输出晶体管T11的第二极与所输出端EOUT电连接，第二输出晶体管T11的栅极与中间输出端GOUT电连接。
例如，第二输出子电路402包括第三输出晶体管T10和第四输出晶体管T12，第三输出晶体管T10的第一极与第一节点N1电连接，第三输出晶体管T10的第二极与第三电源端VGL1电连接，第三输出晶体管T10的栅极与第三时钟信号端CK1电连接；第四输出晶体管T12的第一极与输出端EOUT电连接，第四输出晶体管T12的第二极与第二电源端VGL电连接，第四输出晶体管T12的栅极与第一节点N1电连接。
例如，在该输出电路400中，由于第三电源端VGL1提供的第三电源电压VL1比第二电源电压VL小，该第三电源电压VL1可以控制第四输出晶体管T12的导通程度，当第四输出晶体管T12输出低电平的第二电源信号VL至输出端EOUT时，第二电源信号VL无阈值损失，即输出信号VEOUT无阈值损失，从而实现P型晶体管无阈值损失输出低电平信号，提升显示面板的显示质量。
需要说明的是，图2中所示的输出电路400仅为示例性的实施方式，本公开实施例提供的输出电路400包括但不局限于图2中所示的输出电路400。
例如，第二电源信号VL和第三电源信号VL1之间的关系可以表示为：
VL-VL1>|Vth10+Vth12|
其中，Vth10表示第三输出晶体管T10的阈值电压，Vth12表示第四输出晶体管T12的阈值电压。例如，当第三时钟信号CK1为低电平时，第三时钟信号Vc3的低电平例如与第三电源信号VL1的电平，即第三输出晶体管T10的栅极的电压为第三电源信号VL1，则当第三输出晶体管T10的源极的电压低于VL1-Vth10时，第三输出晶体管T10截止，即第三输出晶体管T10的源极的电压最低可达到VL1-Vth10。也就是说，当第三输出晶体管T10导通，第三电源信号VL1被传输至第一节点N1(即，第四输出晶体管T12的栅极)，由于第三输出晶体管T10的传输阈值损失，且第三电源信号VL1为低电平信号，当第一节点N1的电压为VL1-Vth10时(此时，第三输出晶体管T10的栅源电压为Vth10)，第三输出晶体管T10截止，无法继续传输低电平信号。由此，第三输出晶体管T10传输至第四输出晶体管T12的栅极的电压为VL1-Vth10。该电压VL1-Vth10可以控制第四输出晶体管T12导通，从而第二电源信号VL经由第四输出晶体管T12被传输至输出端EOUT。由于第四输出晶体管T12的栅极的电压为VL1-Vth10，则当第四输出晶体管T12的源极的电压低于VL1-Vth10-Vth12时，第四输出晶体管T12截止，从而第四输出晶体管T12的源极的电压最低可以为VL1-Vth10-Vth12，也就是说，当输出端EOUT的输出信号VEOUT为VL1-Vth10-Vth12(由于Vth10和Vth12均小于零，即VL1-Vth10-Vth12＝VL1+|Vth10+Vth12|)时，第四输出晶体管T12截止。当第二电源信号VL被完全传输至输出端EOUT，即输出信号VEOUT为第二电源信号VL时，第四输出晶体管T12的栅源电压Vgs12为VL1-Vth10-VL，由于VL-VL1>|Vth10+Vth12|，即VL1-Vth10-VL<Vth12，也就是说，该栅源电压Vgs12小于第四输出晶体管T12的阈值电压Vth12，因此，当输出信号VEOUT为第二电源信号VL时，第四输出晶体管T12仍然处于开启状态，从而第二电源信号VL可以无损失地被传输至输出端EOUT。
例如，在一个具体示例中，若第三输出晶体管T10的阈值电压Vth10为-0.5V，第四输出晶体管T12的阈值电压Vth12为-0.5V，第二电源信号VL为-4V，第三电源信号VL1为-6V。第三输出晶体管T10导通，第三电源信号VL1被传输至第一节点N1，由于第三输出晶体管T10的传输阈值损失，第一节点N1的电压最低可以为-5.5V(即，-6V-(-0.5)＝-5.5V)，即当第一节点N1的电压为-5.5V时，第三输出晶体管T10截止，第三电源信号VL1无法完全被传输至第一节点N1。第四输出晶体管T12的栅极的电压为-5.5V，由此，第四输出晶体管T12的源极的电压最低可以为-5V(即，-5.5V-(-0.5)＝-5V)。此时，第四输出晶体管T12开启，第二电源信号VL经由第四输出晶体管T12被传输至输出端EOUT，由于第四输出晶体管T12的源极的电压最低可以为-5V，即当输出信号VEOUT为-4V(即第二电源信号VL)时，第四输出晶体管T12仍然处于开启状态，也就是说，第二电源信号VL可以无损失地被传输至输出端EOUT。
综上，在本公开提供的移位寄存器可以无阈值损失地输出低电平的第二电源信号VL至输出端EOUT。
例如，如图2所示，第一存储电路403包括第一电容C1，第一电容C1的第一端与第一节点N1电连接，第一电容C1的第二端与输出端EOUT电连接。
例如，中间电路200被配置为：在输入阶段，在输入电压Vin控制下，将第二时钟信号Vc2写入中间输出端GOUT作为中间输出信号VGOUT；在输出阶段和缓冲阶段，将第二时钟信号Vc2写入中间输出端GOUT作为中间输出信号VGOUT；以及在稳定阶段，在控制电路300的控制下，将第一电源信号VH写入中间输出端GOUT作为中间输出信号VGOUT。例如，中间输出信号VGOUT可以用于控制输出电路400中的例如第一输出子电路401导通或断开。
例如，如图1所示，中间电路200可以包括下拉控制子电路201、上拉控制子电路202、中间输出子电路203、第二存储子电路204、中间输出上拉子电路205和第三存储子电路206。
例如，如图1所示，下拉控制子电路201分别与第二节点N2、第三节点N3、第四节点N4、第一电源端VGH、第二电源端VGL和第二时钟信号端CB电连接。下拉控制子电路201用于控制第二节点N2的电压，当第二节点N2的电压可以控制中间输出子电路203导通时，中间输出子电路203可以将第二时钟信号Vc2写入中间输出端GOUT以作为中间输出信号VGOUT。例如，下拉控制子电路201被配置为：在输入阶段，将输入电压Vin写入第二节点N2；以及在稳定阶段，将第一电源信号VH写入第二节点N2。
例如，如图1所示，上拉控制子电路202分别与第三节点N3、第四节点N4和第一时钟信号端CK电连接。上拉控制子电路202用于控制第三节点N3的电压，当第三节点N3的电压可以控制中间输出上拉子电路205导通时，中间输出上拉子电路205可以将第一电源信号VH写入中间输出端GOUT，从而拉高中间输出端GOUT的电位。例如，上拉控制子电路202被配置为将第一时钟信号Vc1写入第三节点N3。
例如，如图1所示，中间输出子电路203分别与第二节点N2、中间输出端GOUT和第二时钟信号端CB电连接。中间输出子电路203被配置为：在输入阶段、输出阶段和缓冲阶段，将第二时钟信号Vc2写入中间输出端GOUT作为中间输出信号VGOUT。
例如，如图1所示，第二存储子电路204分别与第二节点N2和中间输出端GOUT电连接。第二存储子电路204用于维持第二节点N2处的电压。
例如，如图1所示，中间输出上拉子电路205分别与第三节点N3、中间输出端GOUT和第一电源端VGH电连接。中间输出上拉子电路205被配置为：在稳定阶段，在控制电路300的控制下，将第一电源信号VH写入中间输出端GOUT。第三存储子电路206分别与第三节点N3和第一电源端VGH电连接。中间输出上拉子电路205用于将中间输出端GOUT的电位拉高；第三存储子电路206用于维持第三节点N3处的电压。
例如，如图2所示，下拉控制子电路201包括第一下拉控制晶体管T6、第二下拉控制晶体管T7和第三下拉控制晶体管T8。第一下拉控制晶体管T6的第一极与第一电源端VGH电连接，第一下拉控制晶体管T6的第二极与第二下拉控制晶体管T7的第一极电连接，第一下拉控制晶体管T6的栅极与第三节点N3电连接；第二下拉控制晶体管T7的第二极与第四节点N4电连接，第二下拉控制晶体管T7的栅极与第二时钟信号端CB电连接；第三下拉控制晶体管T8的第一极与第四节点N4电连接，第三下拉控制晶体管T8的第二极与第二节点N2电连接，第三下拉控制晶体管T8的栅极与第二电源端VGL电连接。
例如，如图2所示，上拉控制子电路202包括上拉控制晶体管T2。上拉控制晶体管T2的第一极与第三节点N3电连接，上拉控制晶体管T2的第二极与第一时钟信号端CK电连接，上拉控制晶体管T2的栅极与第四节点N4电连接。
例如，如图2所示，中间输出子电路203包括中间输出晶体管T5,第二存储子电路204包括第二电容C2。中间输出晶体管T5的第一极与第二时钟信号端CB电连接，中间输出晶体管T5的第二极与中间输出端GOUT电连接，中间输出晶体管T5的栅极与第二节点N2电连接。第二电容C2的第一端与第二节点N2电连接，第二电容C2的第二端与中间输出端GOUT电连接。
例如，如图2所示，中间输出上拉子电路205包括上拉晶体管T4，第三存储子电路206包括第三电容C3。上拉晶体管T4的第一极与第一电源端VGH电连接，上拉晶体管T4的第二极与中间输出端GOUT电连接，上拉晶体管T4的栅极与第三节点N3电连接；第三电容C3的第一端与第三节点N3电连接，第三电容C3的第二端与第一电源端VGH电连接。
例如，控制电路300用于在稳定阶段控制中间输出上拉子电路205将中间输出端GOUT的电压稳定在第一电源电压VH。如图2所示，控制电路300包括控制晶体管T3。控制晶体管T3的第一极与第二电源端VGL电连接，控制晶体管T3的第二极与第三节点N3电连接，控制晶体管T3的栅极与第一时钟信号端CK电连接。
例如，输入电路100用于向中间电路200传输输入电压Vin，以触发移位寄存器进行工作。如图2所示，输入电路100包括输入晶体管T1。输入晶体管T1的第一极与输入电压端STV电连接，输入晶体管T1的第二极与第四节点N4电连接，输入晶体管T1的栅极与第一时钟信号端CK电连接。
需要说明的是，图2所示的输入电路100、中间电路200和控制电路300仅为本公开实施例的一个示例，本公开的实施例包括但不局限于图2所示的情形。
例如，第一时钟信号Vc1的高电平与第一电源信号VH的电平相同，第一时钟信号Vc1的低电平与第二电源信号VL的电平相同。
例如，由于在输入阶段，第一电源信号VH和第二时钟信号Vc2的高电平信号同时被传输至中间输出端GOUT，从而第二时钟信号Vc2的高电平与第一电源信号VH的电平相同，以防止在同一时刻中间输出端GOUT的电压信号出现冲突的现象。第二时钟信号Vc2的低电平与第二电源信号VL的电平相同。
例如，第三时钟信号端CK1输出的第三时钟信号Vc3的高电平与第一电源信号VH的电平相同。第三时钟信号端CK1输出的第三时钟信号Vc3的低电平与第三电源信号VL1的电平相同，以保证第四输出晶体管T12能够完全打开，从而输出无阈值损失的第二电源信号VL。
需要说明的是，第一时钟信号Vc1的高电平和第三时钟信号Vc3的高电平也可以与第一电源信号VH的电平不相同，第一时钟信号Vc1的低电平也可以与第二电源信号VL的电平不相同，第三时钟信号Vc3的低电平也可以与第三电源信号VL1的电平不相同，只要第一时钟信号Vc1和第三时钟信号Vc3能够执行其自身的功能即可，本公开对此不作限制。另外，第二时钟信号Vc2的低电平也可以与第二电源信号VL的电平不相同。在本公开实施例中，以第一时钟信号Vc1的高电平和第三时钟信号Vc3的高电平与第一电源信号VH的电平相同，第一时钟信号Vc1的低电平与第二电源信号VL的电平相同，第三时钟信号Vc3的低电平与第三电源信号VL1的电平相同，第二时钟信号Vc2的低电平与第二电源信号VL的电平相同为例描述本公开提供的移位寄存器。
图3是本公开实施例提供的一种移位寄存器的驱动时序图。接下来以图2所示的移位寄存器和图3所示的驱动时序为例介绍本公开实施例提供的移位寄存器的工作原理。
例如，如图3所示，本公开实施例提供的移位寄存器的工作过程包括输入阶段t1、输出阶段t2、缓冲阶段t3和稳定阶段t4。
例如，如图2和图3所示，在输入阶段t1，第一时钟信号端CK输出的第一时钟信号Vc1为低电平信号，第二时钟信号端CB输出的第二时钟信号Vc2为高电平信号，第三时钟信号端CK1输出的第三时钟信号Vc3为低电平信号，输入电压端STV输出的输入电压Vin为低电平电压，例如输入电压Vin与第二电源信号VL相等。由于第一时钟信号Vc1为低电平电压，输入晶体管T1导通，输入电压Vin经由输入晶体管T1传输至第四节点N4，由于输入晶体管T1传递低电平信号具有阈值损失，从而第四节点N4的电压为Vin-Vth1，即VL-Vth1，其中，Vth1表示输入晶体管T1的阈值电压。由于第三下拉控制晶体管T8的栅极接收第二电源电压VL，从而第三下拉控制晶体管T8处于开启状态，由此，电压VL-Vth1经由第三下拉控制晶体管T8传输至第二节点N2，例如，第三下拉控制晶体管T8的阈值电压表示为Vth8，同理，由于第三下拉控制晶体管T8传递低电平信号具有阈值损失，第二节点N2的电压为VL-VthN2，其中，VthN2为Vth1和Vth8中较小的一个。第二节点N2的电压可以控制中间输出晶体管T5导通，第二时钟信号Vc2经由中间输出晶体管T5被写入中间输出端GOUT以作为中间输出信号VGOUT，即在输入阶段t1，中间输出信号VGOUT为高电平的第二时钟信号Vc2，即第一电源信号VH，从而第一输出晶体管T9和第二输出晶体管T11均断开。第三时钟信号Vc3为低电平电压，从而第三输出晶体管T10导通，第三电源信号VL1被传输至第一节点N1(即，第四输出晶体管T12的栅极)，由于第三输出晶体管T10传递低电平信号具有阈值损失，第一节点N1上的电压为VL1-Vth10，该电压VL1-Vth10可以控制第四输出晶体管T12导通，第二电源信号VL经由第四输出晶体管T12被传输至输出端EOUT，当输出端EOUT的输出信号VEOUT为VL1+|Vth10+Vth12|时，第四输出晶体管T12截止，由于VL-VL1>|Vth10+Vth12|，也就是说，当输出信号VEOUT为第二电源信号VL时，第四输出晶体管T12仍然处于开启状态，从而第二电源信号VL可以无损失地传输至输出端EOUT，也就是说，在输入阶段t1，输出信号VEOUT为第二电源信号VL。
例如，在输入阶段t1，由于第一时钟信号Vc1为低电平电压，控制晶体管T3导通，第二电源信号VL经由控制晶体管T3传输至第三节点N3，由于第四节点N4的电压为VL-Vth1，上拉控制晶体管T2导通，低电平第一时钟信号Vc1经由上拉控制晶体管T2传输至第三节点N3。例如，上拉控制晶体管T2的阈值电压表示为Vth2，控制晶体管T3的阈值电压表示为Vth3，当Vth3<Vth2+Vth1，则第三节点N3的电压为VL-Vth2-Vth1；而当Vth3>Vth2+Vth1，则第三节点N3的电压为VL-Vth3。此时，上拉晶体管T4和第一下拉控制晶体管T6均导通。由于第二时钟信号Vc2为高电平信号，第二下拉控制晶体管T7截止。
例如，如图2和图3所示，在输出阶段t2，第一时钟信号端CK输出的第一时钟信号Vc1和第三时钟信号端CK1输出的第三时钟信号Vc3均为高电平信号，第二时钟信号端CB输出的第二时钟信号Vc2为低电平信号，输入电压端STV输出的输入电压Vin为高电平电压。中间输出晶体管T5导通，第二时钟信号Vc2经由中间输出晶体管T5被写入中间输出端GOUT以作为中间输出信号VEOUT。在输入阶段t1，第二电容C2的连接中间输出端GOUT的一端的电压为第一电源信号VH，第二电容C2的连接第二节点N2的一端的电压为VL-VthN2，而在输出阶段t2，第二电容C2的连接中间输出端GOUT的一端的电压变为VL，由于第二电容C2的自举作用，第二电容C2的连接第二节点N2的一端的电压变为2VL-VthN2-VH，即第二节点N2的电压变为2VL-VthN2-VH，此时，第三下拉控制晶体管T8截止，中间输出晶体管T5可以更好地打开，输出信号VEOUT为第二电源信号VL。第三时钟信号Vc3为高电平信号，从而第三输出晶体管T10截止。由于第二时钟信号Vc2为低电平信号，从而第一输出晶体管T9和第二输出晶体管T11均导通。第一电源信号VH可以经由第一输出晶体管T9传输至第一节点N1，从而第四输出晶体管T12截止；同时，第一电源信号VH还可以经由第二输出晶体管T11传输至输出端EOUT以作为输出信号VEOUT，此时，输出信号VEOUT为第一电源信号VH。
例如，在输出阶段t2，第一时钟信号Vc1为高电平信号，从而输入晶体管T1和控制晶体管T3均截止。第四节点N4的电压仍为VL-VthN2，上拉控制晶体管T2导通，高电平第一时钟信号Vc1经由上拉控制晶体管T2传输至第三节点N3，即第三节点N3的电压为第一电源信号VH，由此，上拉晶体管T4和第一下拉控制晶体管T6均截止。由于第二时钟信号Vc2为低电平信号，第二下拉控制晶体管T7导通。
例如，如图2和图3所示，在缓冲阶段t3，第一时钟信号端CK输出的第一时钟信号Vc1和第二时钟信号端CB输出的第二时钟信号Vc2均为高电平信号，第三时钟信号端CK1输出的第三时钟信号Vc3为低电平信号，输入电压端STV输出的输入电压Vin为高电平电压。中间输出晶体管T5导通，第二时钟信号Vc2经由中间输出晶体管T5被写入中间输出端GOUT以作为中间输出信号VEOUT，此时，中间输出信号VEOUT为高电平的第二时钟信号Vc2，即第一电源信号VH，由于第二电容C2的自举作用，第二节点N2的电压变为VL-VthN2。中间输出信号VEOUT为第一电源信号VH，第一输出晶体管T9和第二输出晶体管T11均断开。第三时钟信号Vc3为低电平电压，从而第三输出晶体管T10导通，第三电源信号VL1被传输至第一节点N1，第一节点N1上的电压为VL1-Vth10，该电压VL1-Vth10可以控制第四输出晶体管T12导通，第二电源信号VL可以无损失地传输至输出端EOUT，输出信号VEOUT为第二电源信号VL。
例如，在缓冲阶段t3，第一时钟信号Vc1为高电平信号，从而输入晶体管T1和控制晶体管T3均截止。第二节点N2的电压变为VL-VthN2，此时，第三下拉控制晶体管T8导通，第四节点N4的电压也为VL-VthN2，上拉控制晶体管T2导通，高电平第一时钟信号Vc1经由上拉控制晶体管T2传输至第三节点N3，即第三节点N3的电压为第一电源信号VH，由此，上拉晶体管T4和第一下拉控制晶体管T6均截止。由于第二时钟信号Vc2为高电平信号，第二下拉控制晶体管T7截止。
例如，如图2和图3所示，在稳定阶段t4的第一子阶段t41中，第一时钟信号端CK输出的第一时钟信号Vc1为低电平信号，第二时钟信号端CB输出的第二时钟信号Vc2为高电平信号，第三时钟信号端CK1输出的第三时钟信号Vc3为低电平信号，输入电压端STV输出的输入电压Vin为高电平电压，例如输入电压Vin与第一电源信号VH相等。由于第一时钟信号Vc1为低电平信号，输入晶体管T1导通，输入电压Vin经由输入晶体管T1传输至第四节点N4，由于输入晶体管T1传递高电平信号无阈值损失，第四节点N4的电压为输入电压Vin(即，第一电源信号VH)，上拉控制晶体管T2截止。由于第三下拉控制晶体管T8处于开启状态，第二节点N2的电压与第四节点N4相同，也就是说，第二节点N2的电压为第一电源信号VH，中间输出晶体管T5截止。由于第一时钟信号Vc1为低电平信号，控制晶体管T3导通，第三节点N3的电压为VL-Vth3，上拉晶体管T4和第一下拉控制晶体管T6均导通，第一电源信号VH经由上拉晶体管T4传输至中间输出端GOUT，即中间输出信号VGOUT为第一电源信号VH。在中间输出信号VGOUT的控制下，第一输出晶体管T9和第二输出晶体管T11均断开。在第三时钟信号Vc3的控制下第三输出晶体管T10导通，第三电源信号VL1经由第三输出晶体管T10被传输至第一节点N1，第一节点N1的电压为VL1-Vth10，该VL1-Vth10可以控制第四输出晶体管T12导通，第二电源信号VL经由第四输出晶体管T12被传输至输出端EOUT，从而输出信号VEOUT保持为低电平的第二电源信号VL。
例如，如图2和图3所示，在稳定阶段t4的第二子阶段t42中，第一时钟信号端CK输出的第一时钟信号Vc1和第三时钟信号端CK1输出的第三时钟信号Vc3均为高电平信号，第二时钟信号端CB输出的第二时钟信号Vc2为低电平信号，输入电压端STV输出的输入电压Vin为高电平电压。第二节点N2和第四节点N4的电压为输入电压Vin(即，第一电源信号VH)，中间输出晶体管T5和上拉控制晶体管T2均截止。第一时钟信号Vc1为高电平信号，从而输入晶体管T1和控制晶体管T3均截止，由于第三电容C3的保持作用，第三节点N3的电压仍为VL-Vth3，上拉晶体管T4和第一下拉控制晶体管T6均导通，第一电源信号VH经由上拉晶体管T4传输至中间输出端GOUT，中间输出信号VGOUT为第一电源信号VH。在中间输出信号VGOUT的控制下，第一输出晶体管T9和第二输出晶体管T11均断开。由于第三时钟信号Vc3均为高电平信号，第三输出晶体管T10截止，由于第一电容C1的保持作用，第一节点N1的电压仍然保持为VL1-Vth10，从而第二电源信号VL仍然可以经由第四输出晶体管T12被传输至输出端EOUT，以保证输出信号VEOUT仍然保持为低电平的第二电源信号VL。
例如，如图2和图3所示，在第二子阶段t42中，由于第二时钟信号Vc2为低电平信号，第二下拉控制晶体管T7导通，从而第一电源信号VH经由第一下拉控制晶体管T6和第二下拉控制晶体管T7被传输至第四节点N4和第二节点N2，以使第二节点N2的电压和第四节点N4的电压保持为高电平。
例如，如图2和图3所示，在稳定阶段t4的第三子阶段t43中，第一时钟信号端CK输出的第一时钟信号Vc1和第二时钟信号端CB输出的第二时钟信号Vc2均为高电平信号，第三时钟信号端CK1输出的第三时钟信号Vc3为低电平信号，输入电压端STV输出的输入电压Vin为高电平电压。第二节点N2和第四节点N4的电压为第一电源信号VH，中间输出晶体管T5和上拉控制晶体管T2截止。第一时钟信号Vc1为高电平信号，从而输入晶体管T1和控制晶体管T3均截止，第三节点N3的电压仍为VL-Vth3，上拉晶体管T4和第一下拉控制晶体管T6均导通。第一电源信号VH经由上拉晶体管T4传输至中间输出端GOUT，中间输出信号VGOUT为第一电源信号VH。在中间输出信号VGOUT的控制下，第一输出晶体管T9和第二输出晶体管T11均断开。在第三时钟信号Vc3的控制下第三输出晶体管T10导通，第一节点N1的电压为VL1-Vth10，从而输出信号VEOUT保持为低电平的第二电源信号VL。
综上所述，在稳定阶段t4，在第三时钟信号Vc3的控制下，第一节点N1的电压周期性地被拉低，从而保证输出信号VEOUT保持为低电平的第二电源信号VL。
图4为本公开一实施例提供的一种栅极驱动电路的示意性框图，图5本公开一实施例提供的一种栅极驱动电路的结构示意，图6为本公开一实施例提供的一种栅极驱动电路的驱动时序图。
本公开至少一实施例还提供一种栅极驱动电路，如图4所示，该栅极驱动电路1包括本公开上述实施例中任一项所述的移位寄存器10。本公开提供的栅极驱动电路可以通过移位寄存器10输出无阈值损失的低电平信号，提高输出的扫描信号的精确度。
例如，如图5所示，栅极驱动电路1包括级联的多个移位寄存器SR1、SR2、SR3……SRn。这些移位寄存器SR1、SR2、SR3……SRn均可以是本公开上述实施例中任一项所述的移位寄存器。这些移位寄存器SR1、SR2、SR3……SRn的输出端EOUT分别与多条栅线G1、G2、G3……Gn一一对应连接。
例如，除第一级移位寄存器之外，本级移位寄存器的输入电压端STV与上一级移位寄存器的中间输出端GOUT电连接，从而通过上一级移位寄存器的中间输出信号控制下一级移位寄存器的工作状态，以实现依次输出脉冲扫描信号。
例如，第一级移位寄存器SR1的输入电压端STV与触发信号端STV0(其被配置为提供触发信号，以控制栅极驱动电路开始工作)连接，以接收触发信号作为输入电压Vin。
例如，如图4所示，栅极驱动电路1还包括信号生成电路20。如图5所示，信号生成电路20被配置为生成第一控制信号CK0、第二控制信号CB0、第三控制信号CK10和第四控制信号CK20。例如，对于第2N-1级移位寄存器，第一控制信号CK0为上述移位寄存器的实施例中的第一时钟信号，第二控制信号CB0为上述移位寄存器的实施例中的第二时钟信号，第三控制信号CK10为上述移位寄存器的实施例中的第三时钟信号。对于第2N级移位寄存器，第一控制信号CK0为上述移位寄存器的实施例中的第二时钟信号，第二控制信号CB0为上述移位寄存器的实施例中的第一时钟信号，第四控制信号CK20为上述移位寄存器的实施例中的第三时钟信号。第一控制信号CK0、第二控制信号CB0、第三控制信号CK10和第四控制信号CK20交替控制奇数级和偶数级的移位寄存器，从而减少信号数量，降低生产成本。
例如，如图5所示，第一控制信号CK0被施加至第2N-1级移位寄存器的第一时钟信号端和第2N级移位寄存器的第二时钟信号端；第二控制信号CB0被施加至第2N-1级移位寄存器的第二时钟信号端和所述第2N级移位寄存器的第一时钟信号端；第三控制信号CK10被施加至第2N-1级移位寄存器的第三时钟信号端；第四控制信号CK20被施加至第2N级移位寄存器的第三时钟信号端；其中，N为正整数，且N大于等于1，且小于n/2。需要说明的是，n可以为偶数，也可以为奇数，本公开对此不作限制，在图5所示的示例中，n为偶数。
需要说明的是，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。
例如，如图6所示，以第一级移位寄存器SR1和第二级移位寄存器SR2为例，触发信号端STV0向第一级移位寄存器SR1提供触发信号作为输入电压，从而控制第一级移位寄存器SR1开始工作，在第一控制信号CK0、第二控制信号CB0和第三控制信号CK10的控制下，第一级移位寄存器SR1向栅线G1输出第一输出信号VEOUT1作为扫描信号。第一级移位寄存器SR1输出的中间输出信号VGOUT1被传输至第二级移位寄存器SR2以作为第二级移位寄存器SR2的输入电压，从而控制第二级移位寄存器SR2开始工作，在第一控制信号CK0、第二控制信号CB0和第四控制信号CK20的控制下，第二级移位寄存器SR2向栅线G2输出第二输出信号VEOUT2作为扫描信号。第二级移位寄存器SR2输出的中间输出信号VGOUT2被传输至其下一级移位寄存器以作为其下一级移位寄存器的输入电压，依次类推，最终栅极驱动电路完成一帧的扫描工作。
图7本公开一实施例提供的一种显示面板的示意图。
本公开的实施例还提供一种显示面板50。如图7所示，显示面板50包括本公开任一实施例提供的栅极驱动电路1。
例如，如图7所示，本公开实施例提供的显示面板50还包括栅线2、数据线3以及由栅线2和数据线3交叉限定的多个像素单元4，栅极驱动电路1被配置为向栅线2提供栅极驱动信号。
例如，栅线2可以包括图5中所示的栅线G1、G2、G3……Gn，移位寄存器SR1、SR2、SR3……SRn中的每一级移位寄存器用于向对应的栅线G1、G2、G3……Gn输出一行栅极驱动信号。
例如，显示面板50可以为应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图8本公开一实施例提供的一种驱动方法的流程图。
本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，如图8所示，该驱动方法包括如下步骤：
步骤S10：在输入电压和控制电路的控制下，将第二时钟信号端输出的第二时钟信号或第一电源端输出的第一电源信号写入中间输出端作为中间输出信号；以及
步骤S20：在中间输出信号和第三时钟信号端输出的第三时钟信号的控制下，输出与中间输出信号反相的输出信号。
本公开的实施例提供的移位寄存器的驱动方法可以实现P型薄膜晶体管输出无阈值损失的低电平信号，提升显示面板的显示质量。
需要说明的是，本公开实施例提供的驱动方法的具体操作过程可以参考上述移位寄存器的实施例中对输入阶段t1、输出阶段t2、缓冲阶段t3和稳定阶段t4的相关描述，重复之处在此不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种移位寄存器，包括：输入电路、控制电路、中间电路和输出电路，其中，
所述输入电路，分别与输入电压端和第一时钟信号端电连接，被配置为在所述第一时钟信号端提供的第一时钟信号的控制下，将所述输入电压端提供的输入电压输入到所述中间电路；
所述中间电路，分别与中间输出端、第一电源端、第二电源端、所述第一时钟信号端和第二时钟信号端电连接，且被配置为在所述输入电压和所述控制电路的控制下，将所述第二时钟信号端输出的第二时钟信号在输入阶段、输出阶段和缓冲阶段写入所述中间输出端作为中间输出信号，以及将所述第一电源端输出的第一电源信号在稳定阶段写入所述中间输出端作为所述中间输出信号；
所述输出电路，分别与所述第一电源端、所述第二电源端、第三电源端、第三时钟信号端、所述中间输出端和输出端电连接，且被配置为输出与所述中间输出信号反相的输出信号；
所述输出电路包括第一输出子电路和第二输出子电路，
所述第一输出子电路分别与所述第一电源端、所述中间输出端、所述输出端和第一节点电连接，且被配置为：
在所述输出阶段，在所述中间输出信号的控制下，将所述第一电源信号写入所述输出端以作为与所述中间输出信号反相的所述输出信号；
所述第二输出子电路分别与所述第二电源端、所述第三电源端、所述第三时钟信号端、所述第一节点和所述输出端电连接，且被配置为：
在所述输入阶段、所述缓冲阶段和所述稳定阶段，在所述第三时钟信号端输出的第三时钟信号的控制下将所述第二电源端提供的第二电源信号写入所述输出端以作为与所述中间输出信号反相的所述输出信号；
所述第二输出子电路包括第三输出晶体管和第四输出晶体管，所述第三输出晶体管的第一极与所述第一节点电连接，所述第三输出晶体管的第二极与所述第三电源端电连接，所述第三输出晶体管的栅极与所述第三时钟信号端电连接，所述第四输出晶体管的第一极与所述输出端电连接，所述第四输出晶体管的第二极与所述第二电源端电连接，所述第四输出晶体管的栅极与所述第一节点电连接；
所述第三电源端被配置为提供第三电源信号，所述第二电源信号大于所述第三电源信号。
2.根据权利要求1所述的移位寄存器，其中，所述输出电路还包括第一存储电路，
所述第一存储电路分别与所述第一节点和所述输出端电连接。
3.根据权利要求2所述的移位寄存器，其中，
所述第一输出子电路包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管的第一极与所述第一电源端电连接，所述第一输出晶体管的第二极与所述第一节点电连接，所述第一输出晶体管的栅极与所述中间输出端电连接，所述第二输出晶体管的第一极与所述第一电源端电连接，所述第二输出晶体管的第二极与所述输出端电连接，所述第二输出晶体管的栅极与所述中间输出端电连接；
所述第一存储电路包括第一电容，所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述输出端电连接。
4.根据权利要求1所述的移位寄存器，其中，所述第二电源信号和所述第三电源信号之间的关系表示为：
VL-VL1>|Vth10+Vth12|
其中，VL表示所述第二电源信号，VL1表示所述第三电源信号，Vth10表示所述第三输出晶体管的阈值电压，Vth12表示所述第四输出晶体管的阈值电压。
5.根据权利要求1所述的移位寄存器，其中，所述中间电路被配置为：
在所述输入阶段，在所述输入电压控制下，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号；
在所述输出阶段和所述缓冲阶段，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号；以及
在所述稳定阶段，在所述控制电路的控制下，将所述第一电源信号写入所述中间输出端作为所述中间输出信号。
6.根据权利要求5所述的移位寄存器，其中，所述中间电路包括：
下拉控制子电路，分别与第二节点、第三节点、第四节点、所述第一电源端、所述第二电源端和所述第二时钟信号端电连接，被配置为：
在所述输入阶段，将所述输入电压写入所述第二节点；以及
在所述稳定阶段，将所述第一电源信号写入所述第二节点；
上拉控制子电路，分别与所述第三节点、所述第四节点和所述第一时钟信号端电连接，被配置为将所述第一时钟信号写入所述第三节点；
中间输出子电路，分别与所述第二节点、所述中间输出端和所述第二时钟信号端电连接，被配置为：
在所述输入阶段、所述输出阶段和所述缓冲阶段，将所述第二时钟信号写入所述中间输出端作为所述中间输出信号。
7.根据权利要求6所述的移位寄存器，其中，所述下拉控制子电路包括第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，
所述第一下拉控制晶体管的第一极与所述第一电源端电连接，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的第一极电连接，所述第一下拉控制晶体管的栅极与所述第三节点电连接；
所述第二下拉控制晶体管的第二极与所述第四节点电连接，所述第二下拉控制晶体管的栅极与所述第二时钟信号端电连接；
所述第三下拉控制晶体管的第一极与所述第四节点电连接，所述第三下拉控制晶体管的第二极与所述第二节点电连接，所述第三下拉控制晶体管的栅极与所述第二电源端电连接。
8.根据权利要求6所述的移位寄存器，其中，所述上拉控制子电路包括上拉控制晶体管，
所述上拉控制晶体管的第一极与所述第三节点电连接，所述上拉控制晶体管的第二极与所述第一时钟信号端电连接，所述上拉控制晶体管的栅极与所述第四节点电连接。
9.根据权利要求6所述的移位寄存器，其中，所述中间输出子电路包括中间输出晶体管，
所述中间输出晶体管的第一极与所述第二时钟信号端电连接，所述中间输出晶体管的第二极与所述中间输出端电连接，所述中间输出晶体管的栅极与所述第二节点电连接。
10.根据权利要求6所述的移位寄存器，其中，所述中间电路还包括：第二存储子电路，
所述第二存储子电路包括第二电容，所述第二电容的第一端与所述第二节点电连接，所述第二电容的第二端与所述中间输出端电连接。
11.根据权利要求6所述的移位寄存器，其中，所述中间电路还包括：
中间输出上拉子电路，分别与所述第三节点、所述中间输出端和所述第一电源端电连接，被配置为：在所述稳定阶段，在所述控制电路的控制下，将所述第一电源信号写入所述中间输出端；以及
第三存储子电路，分别与所述第三节点和所述第一电源端电连接。
12.根据权利要求11所述的移位寄存器，其中，所述中间输出上拉子电路包括上拉晶体管，所述第三存储子电路包括第三电容，
所述上拉晶体管的第一极与所述第一电源端电连接，所述上拉晶体管的第二极与所述中间输出端电连接，所述上拉晶体管的栅极与所述第三节点电连接；
所述第三电容的第一端与所述第三节点电连接，所述第三电容的第二端与所述第一电源端电连接。
13.根据权利要求11所述的移位寄存器，其中，所述第二时钟信号的高电平与所述第一电源信号的电平相同，所述第二时钟信号的低电平与所述第二电源信号的电平相同。
14.根据权利要求6所述的移位寄存器，其中，所述控制电路包括控制晶体管，
所述控制晶体管的第一极与所述第二电源端电连接，所述控制晶体管的第二极与所述第三节点电连接，所述控制晶体管的栅极与所述第一时钟信号端电连接。
15.根据权利要求1所述的移位寄存器，其中，所述第三时钟信号端输出的时钟信号的高电平与所述第一电源信号的电平相同，所述第三时钟信号端输出的时钟信号的低电平与所述第三电源信号的电平相同。
16.根据权利要求1所述的移位寄存器，其中，所述输入电路包括输入晶体管，所述输入晶体管的第一极与所述输入电压端电连接，所述输入晶体管的第二极与所述中间电路电连接，所述输入晶体管的栅极与所述第一时钟信号端电连接。
17.一种栅极驱动电路，包括如权利要求1-16任一项所述的移位寄存器。
18.根据权利要求17所述的栅极驱动电路，包括级联的多个如权利要求1-16任一项所述的移位寄存器，
其中，除第一级移位寄存器之外，本级移位寄存器的输入电压端与上一级移位寄存器的中间输出端电连接。
19.根据权利要求18所述的栅极驱动电路，还包括信号生成电路，
其中，所述信号生成电路被配置为生成第一控制信号、第二控制信号、第三控制信号和第四控制信号，
所述第一控制信号被施加至第2N-1级移位寄存器的所述第一时钟信号端和第2N级移位寄存器的所述第二时钟信号端；
所述第二控制信号被施加至所述第2N-1级移位寄存器的所述第二时钟信号端和所述第2N级移位寄存器的所述第一时钟信号端；
所述第三控制信号被施加至所述第2N-1级移位寄存器的所述第三时钟信号端；
所述第四控制信号被施加至所述第2N级移位寄存器的所述第三时钟信号端；
其中，N为正整数，且N大于等于1。
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