CN107103870A - 移位寄存单元、其驱动方法及显示面板 - Google Patents

Abstract

本发明公开了一种移位寄存单元、其驱动方法及显示面板，包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；反馈调节模块在第二时钟信号端的控制下将输出信号端的信号反馈至第一节点，第二控制模块在第一信号的控制下使第一节点与第三节点导通，减少第三节点的悬浮时间；第一控制模块在第一时钟信号端的控制下将第一时钟信号端或第一信号端的信号提供至第二节点；减少第二节点的悬浮时间；由于第二节点和第三节点的悬浮时间较短，且该电路不存在节点电位竞争的问题，因此移位输出单元的抗干扰性能强，输出稳定。

Description

移位寄存单元、其驱动方法及显示面板

技术领域

本发明涉及显示技术领域，尤指一种移位寄存单元、其驱动方法及显示面板。

背景技术

随着显示屏的不断发展，消费群众对显示屏稳定性的要求也越来越高。显示屏的稳定性很大程度体现在栅极驱动电路以及组成栅极驱动电路的移位寄存单元上。

目前，移位寄存单元多采用5T2C的结构(即包括5个开关晶体管及2个电容)。如图1a所示，图1a为现有技术提供的一种移位寄存单元的结构示意图；第一开关晶体管M1至第五开关晶体管M5均为P型薄膜晶体管。如图1b所示的电路时序图，图1b为图1a所示的移位寄存单元对应的电路时序图；当输出信号端OUT由高电平信号变为低电平信号的瞬间，第四开关晶体管M4和第五开关晶体管M5同时导通，此时会产生短路电流，一方面增加了功耗，另一方面也可能由于节点电位竞争导致电路失效；另外，N2节点在CK为高电平期间内是处于悬浮状态的，当CKB由高电平变为低电平时，会对N2节点有耦合作用，可能导致第五开关晶体管M5导通，使得输出异常，造成移位寄存单元不稳定。

发明内容

本发明实施例提供一种移位寄存单元、其驱动方法及显示面板，用以解决现有移位寄存单元存在的输出不稳定的问题。

本发明实施例提供的一种移位寄存单元包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；

所述输入模块与输入信号端和第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述输入信号端的信号传输至所述第一节点；

所述第一控制模块与所述第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号传输至所述第二节点；或所述第一控制模块分别与第一信号端和所述第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述第一信号端的信号传输至所述第二节点；

所述第二控制模块与所述第一时钟信号端和所述第一信号端连接，用于在所述第一节点的控制下将所述第一时钟信号端的信号传输至所述第二节点，在所述第一信号端的控制下使所述第一节点与第三节点导通；

所述反馈调节模块分别与第二时钟信号端和输出信号端连接，用于在所述第二时钟信号端的控制下将所述输出信号端的信号传输至所述第一节点；

所述输出模块分别与所述第二时钟信号端和第二信号端连接，用于在所述第二节点的控制下将所述第二信号端的信号传输至所述输出信号端，在所述第三节点的控制下将所述第二时钟信号端的信号传输至所述输出信号端；

所述第一耦合模块包括第一电容，所述第一电容连接于所述第三节点与所述输出信号端之间，用于耦合所述输出信号端与所述第三节点的电位；

所述第二耦合模块包括第二电容，所述第二电容连接于所述第二节点与所述第二信号端之间，用于稳定所述第二节点的电位。

相应地，本发明实施例还提供了一种显示面板，包括级联的N个本发明实施例提供的移位寄存单元；

除最后一级移位寄存单元之外，其余每一极移位寄存单元的输出信号端与其下一极移位寄存单元的输入信号端连接。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的任一种显示面板。

相应地，本发明实施例还提供了一种驱动上述移位寄存单元的驱动方法，包括：

初始化阶段，向所述输入信号端提供第二电平信号，向所述第一时钟信号端依次提供第一电平信号和第二电平信号，向所述第二时钟信号端依次提供第二电平信号和第一电平信号，所述输出信号端输出第二电平信号；

上拉阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；

移位阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；

下拉阶段，向所述输入信号端提供第二电平信号，向所述第一时钟信号端交替提供第一电平信号和第二电平信号，向和所述第二时钟信号端交替提供第二电平信号和第一电平信号，所述输出信号端输出第二电平信号。

本发明有益效果如下：

本发明实施例提供的一种移位寄存单元、其驱动方法及显示面板，其中在移位寄存单元中包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；反馈调节模块在第二时钟信号端的控制下将输出信号端的信号反馈至第一节点，第二控制模块在第一信号的控制下使第一节点与第三节点导通，从而减少第三节点的悬浮时间；第一控制模块在第一时钟信号端的控制下将第一时钟信号端或第一信号端的信号提供至第二节点；从而减少第二节点的悬浮时间；由于第二节点和第三节点的悬浮时间较短，且该电路不存在节点电位竞争的问题，因此移位输出单元的抗干扰性能强，输出更稳定，工艺窗口大。并且，由于该移位寄存单元中有两个时钟信号端因此，需要的时钟信号相对较少，可以减少版图走线，有利于窄边框设计。

附图说明

图1a为现有技术提供的一种移位寄存单元的结构示意图；

图1b为图1a所示的移位寄存单元对应的电路时序图；

图2a为本发明实施例提供的一种移位寄存单元的结构示意图；

图2b为本发明实施例提供的另一种移位寄存单元的结构示意图；

图3a为本发明实施例提供的一种移位寄存单元的具体电路示意图；

图3b为本发明实施例提供的另一种移位寄存单元的具体电路示意图；

图4a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图4b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图5a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图5b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图6a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图6b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；

图7a本发明实施例提供的移位寄存单元对应的一种输入输出时序图；

图7b本发明实施例提供的移位寄存单元对应的另一种输入输出时序图；

图8a为本发明实施例提供的显示面板的局部结构示意图；

图8b为本发明实施例提供的显示面板对应的输入输出时序图；

图9为本发明实施例提供的显示面板中相邻两级移位寄存单元的结构示意图；

图10为本发明实施例提供的驱动方法的流程示意图；

图11为本发明实施例提供的显示装置的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种移位寄存单元，如图2a和图2b所示，图2a为本发明实施例提供的一种移位寄存单元的结构示意图；图2b为本发明实施例提供的另一种移位寄存单元的结构示意图；移位寄存单元包括输入模块01、第一控制模块02、第二控制模块03、反馈调节模块04、输出模块05、第一耦合模块06和第二耦合模块07；

输入模块01与输入信号端IN和第一时钟信号端CK连接，用于在第一时钟信号端CK的控制下将输入信号端IN的信号传输至第一节点N1；

如图2a所示，第一控制模块02与第一时钟信号端CK连接，用于在第一时钟信号端CK的控制下将第一时钟信号端CK的信号传输至第二节点N2；或如图2b所示，第一控制模块01分别与第一信号端V1和第一时钟信号端CK连接，用于在第一时钟信号端CK的控制下将第一信号端的Vref1信号传输至第二节点N2；

第二控制模块03与第一时钟信号端CK和第一信号端V1连接，用于在第一节点N1的控制下将第一时钟信号端CK的信号传输至第二节点N2，在第一信号端V1的控制下使第一节点N1与第三节点N3导通；

反馈调节模块04分别与第二时钟信号端CKB和输出信号端OUT连接，用于在第二时钟信号端CKB的控制下将输出信号端OUT的信号传输至第一节点N1；

输出模块05分别与第二时钟信号端CKB和第二信号端V2连接，用于在第二节点N2的控制下将第二信号端V2的信号传输至输出信号端OUT，在第三节点N3的控制下将第二时钟信号端CKB的信号传输至输出信号端OUT；

第一耦合模块06包括第一电容C1，第一电容C1连接于第三节点N3与输出信号端OUT之间，用于耦合输出信号端OUT与第三节点N3的电位；

第二耦合模块07包括第二电容C2，第二电容C2连接于第二节点N2与第二信号端V2之间，用于稳定第二节点N2的电位。

本发明实施例提供的移位寄存单元，包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；反馈调节模块在第二时钟信号端的控制下将输出信号端的信号反馈至第一节点，第二控制模块在第一信号的控制下使第一节点与第三节点导通，从而减少第三节点的悬浮时间；第一控制模块在第一时钟信号端的控制下将第一时钟信号端或第一信号端的信号提供至第二节点；从而减少第二节点的悬浮时间；由于第二节点和第三节点的悬浮时间较短，且该电路不存在节点电位竞争的问题，因此移位输出单元的抗干扰性能强，输出更稳定，工艺窗口大。并且，由于该移位寄存单元中有两个时钟信号端因此，需要的时钟信号相对较少，可以减少版图走线，有利于窄边框设计。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

可选地，在本发明实施例提供的移位寄存单元，如图3a至图6b所示，图图3a为本发明实施例提供的一种移位寄存单元的具体电路示意图；图3b为本发明实施例提供的另一种移位寄存单元的具体电路示意图；图4a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；图4b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；图5a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；图5b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；图6a为本发明实施例提供的又一种移位寄存单元的具体电路示意图；图6b为本发明实施例提供的又一种移位寄存单元的具体电路示意图；输入模块01包括第一晶体管T1；

第一晶体管T1的栅极与第一时钟信号端CK连接，第一晶体管T1的第一极与输入信号端IN连接，第一晶体管T1的第二极与第一节点N1连接。

具体地，当第一晶体管T1在第一时钟信号端CK的控制下导通时，输入信号端IN的信号通过导通的第一晶体管T1传输至第一节点N1。

以上仅是举例说明移位寄存单元中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元，如图3a至图6b所示，第一控制模块02包括第二晶体管T2；

如图3a至图4b所示，第二晶体管T2的栅极与第一时钟信号端CK连接，第二晶体管T2的第一极与第一时钟信号端CK连接，第二晶体管T2的第二极与第二节点N2连接。

具体地，当第二晶体管T2在第一时钟信号端CK的控制下导通时，第一时钟信号端CK的信号通过导通的第二晶体管T2传输至第二节点N2。第一时钟信号端CK同时与第二晶体管T2的栅极和第一极连接使第二晶体管T2构成二极管结构，P型二极管只允许低电平写入第二节点N2，可以避免高电平写入第二节点N2；N型二极管只允许高电平写入第二节点N2，可以避免低电平写入第二节点N2。

或者，如图5a至图6b所示，第二晶体管T2的栅极与第一时钟信号端CK连接，第二晶体管T2的第一极与第一信号端V1连接，第二晶体管的第二极与第二节点N2连接。

具体地，当第二晶体管T2在第一时钟信号端CK的控制下导通时，第一信号端V1的信号通过导通的第二晶体管T2传输至第二节点N2。

以上仅是举例说明移位寄存单元中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元，如图3a至图6b所示，第二控制模块03包括第三晶体管T3和第四晶体管T4；

第三晶体管T3的栅极与第一节点N1连接，第三晶体管T3的第一极与第一时钟信号端CK连接，第三晶体管T3的第二极与第二节点N2连接；

第四晶体管T4的栅极与第一信号端V1连接，第四晶体管T4的第一极与第一节点N1连接，第四晶体管T4的第二极与第三节点N3连接。

具体地，当第三晶体管T3在第一节点N1的控制下导通时，第一时钟信号端CK的信号通过导通的第三晶体管T3传输至第二节点N2。当第四晶体管T4在第一信号端V1的控制下导通时，第一节点N1与第三节点N3通过导通的第四晶体管T4导通。

以上仅是举例说明移位寄存单元中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元，如图3a至图6b所示，反馈调节模块04包括第五晶体管T5；

第五晶体管T5的栅极与第二时钟信号端CKB连接，第五晶体管T5的第一极与输出信号端OUT连接，第五晶体管T5的第二极与第一节点N1连接。

具体地，当第五晶体管T5在第二时钟信号端CKB的控制下导通时，输出信号端OUT的信号通过导通的第五晶体管T5反馈至第一节点N1。

可选地，在本发明实施例提供的移位寄存单元，如图4a、图4b、图6a和图6b所示，反馈调节模块04还包括：连接在第五晶体管T5的第一极与输出信号端OUT之间的第六晶体管T6；

第六晶体管T6的栅极与第二节点N2连接，第六晶体管T6的第一极与输出信号端OUT连接，第六晶体管T6的第二极与第五晶体管T5的第一极连接。

这样，当输出信号端OUT输出有效信号时，第二节点N2控制第六晶体管T6关断，从而输出信号端OUT的信号不能通过第五晶体管T5传输至第三节点N3，从而保证第三节点N3的电位不受输出信号端OUT的信号的影响，保证输出的稳定性。

以上仅是举例说明移位寄存单元中反馈调节模块的具体结构，在具体实施时，反馈调节模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

可选地，在本发明实施例提供的移位寄存单元，如图3a至图6b所示，输出模块05包括第七晶体管T7和第八晶体管T8；

第七晶体管T7的栅极与第二节点N2连接，第七晶体管T7的第一极与第二信号端V2连接，第七晶体管T7的第二极与输出信号端OUT连接；

第八晶体管T8的栅极与第三节点N3连接，第八晶体管T8的第一极与第二时钟信号端CKB连接，第八晶体管T8的第二极与输出信号端OUT连接。

具体地，当第七晶体管T7在第二节点N2的控制下导通时，第二信号端V2的信号通过导通的第七晶体管T7传输至输出信号端OUT。当第八晶体管T8在第三节点N3的控制下导通时，第二时钟信号端CKB的信号通过导通的第八晶体管T8传输至输出信号端OUT。

以上仅是举例说明移位寄存单元中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

具体地，为了制作工艺统一，在本发明实施例提供的移位寄存单元，如图3a、图4a、图5a和图6a所示，所有晶体管均为P型晶体管。或者，如图3b、图4b、图5b和图6b所示，所有晶体管均为N型晶体管。

需要说明的是，在本发明实施例提供的移位寄存单元中，当所有晶体管均为P型晶体管时，第一信号端的信号为低电平信号，第二信号信号端的信号为高电平信号；当所有晶体管均为N型晶体管时，第一信号端的信号为高电平信号，第二信号信号端的信号为低电平信号。

具体地，在本发明实施例提供的以为寄存单元中，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型晶体管在低电平信号作用下导通，在高电平信号作用下关断。

具体地，在本发明实施例提供的以为寄存单元中，晶体管的第一极可以为源极，第二极为漏极，或者晶体管的第一极可以为漏极，第二极为源极，在此不作具体区分。

下面结合电路时序图对本发明实施例提供的移位寄存单元的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。

实例一

以图3a和图5a所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为P型晶体管，对应的输入输出时序如图7a所示，图7a本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图7a所示的输入时序图中的T1、T2、T3、T4和T5五个阶段。

在T1阶段，IN＝1，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为高电平，第八晶体管T8关断；第一时钟信号端CK(指图3a所示的移位寄存单元)或第一信号端V1(指图5a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1和第三节点N3均接收高电平信号，实现节点电位的初始化；第二节点N2接收低电平信号，电路节点电压稳定，因此电路的工艺窗口大。

在T2阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝0，因此第五晶体管T5导通；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第五晶体管T5将输出信号端OUT的高电平反馈至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为高电平，第八晶体管T8关断；第二节点N2在第二电容C2的作用下保持低电平，因此第七晶体管T7导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1和第三节点N3接收第五晶体管T5反馈的输出信号端OUT的高电平，实现节点电位的初始化；电路节点电压稳定，电路的工艺窗口大。

在T3阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3导通；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为低电平，第八晶体管T8导通；第一时钟信号端CK(指图3a所示的移位寄存单元)或第一信号端V1(指图5a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，第二时钟信号端CKB的高电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1、第二节点N2和第三节点N3均接收低电平信号，为一下阶段的移位作准备。

在T4阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。由于第一电容C1的作用，第三节点N3在开始时保持低电平，第八晶体管T8导通；第二时钟信号端CKB的低电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT由上一阶段的高电平变为该阶段的低电平，因此在第一电容C1的耦合作用以及第八晶体管T8栅极电容的耦合作用下，第三节点N3被进一步拉低，从而保证第三节点N3控制第八晶体管T8完全打开，避免由于第八晶体管T8阈值损失带来的输出信号端输出不准确；第三节点N3的低电平通过导通的第四晶体管T4传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3导通；第一时钟信号端CK的高电平信号通过导通的第三晶体管T3传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7关断。

在该阶段中，第四晶体管T4可以起到减少第三节点N3漏电流的作用。并且在第三节点N3被进一步拉低的瞬间，由于第四晶体管T4的寄生电容的存在，使得第一节点N1的电位较之前的耦合降低，因此在该阶段中尽管第二时钟信号CKB为低电平，但是并不能满足第五晶体管T5的阈值开启条件，即Vsg<|Vth|，其中，Vsg等于第五晶体管T5的第二极与栅极的电压差，Vth为第五晶体管T5的阈值电压，因此第五晶体管T5关断，第三节点N3可以维持很低的电位，保证输出信号端OUT得到完整的低电平信号，从而实现信号的移位，并且，在该阶段不存在节点电位竞争的问题的，因此较现有的移位寄存单元输出更加稳定。

在T5阶段，IN＝1，CK＝0，CKB＝1；或者IN＝1，CK＝1，CKB＝0。

当IN＝1，CK＝0，CKB＝1时。由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为高电平，第八晶体管T8关断；第一时钟信号端(指图3a所示的移位寄存单元)或第一信号端V1(指图5a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

当IN＝1，CK＝1，CKB＝0时，由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝0，因此第五晶体管T5导通；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第五晶体管T5将输出信号端OUT的高电平反馈至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为高电平，第八晶体管T8关断；第二节点N2在第二电容C2的作用下保持低电平，因此第七晶体管T7导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段一直保持到下一帧输入信号端输入低电平信号之前。该阶段为移位完成后保持输出为高电平的阶段，第八晶体管T8一直处于关断状态，第七晶体管T7一直处于导通状态，直到下一帧输入信号端输入低电平信号之前。并且，在该阶段内，第一时钟信号端CK每半个周期性的控制第一晶体管T1和第二晶体管T2导通，分别将输入信号端IN的高电平信号写入第三节点N3、低电平信号写入N2节点，另外第二时钟信号端CKB每半个周期将输出信号端OUT的高电平信号反馈给第一节点N1和第三节点N3，避免了第三节点N3处于悬浮的状态，两条通路向第三节点N3写入高电平，保证第八晶体管T8处于关断状态，电路状态更加稳定。

实例二

以图4a和图6a所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为P型晶体管，对应的输入输出时序如图7a所示，图7a本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图7a所示的输入时序图中的T1、T2、T3、T4和T5五个阶段。

具体地，图4a所示的移位寄存单元与图3a所示的移位寄存单元相比多了第六晶体管的设置，图6a所示的移位寄存单元与图5a所示的移位寄存单元相比多了第六晶体管的设置，因此，具体工作原理基本上相同。

在T1阶段，IN＝1，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为高电平，第八晶体管T8关断；第一时钟信号端CK(指图4a所示的移位寄存单元)或第一信号端V1(指图6a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1和第三节点N3均接收高电平信号，实现节点电位的初始化；第二节点N2接收低电平信号，电路节点电压稳定，因此电路的工艺窗口大。

在T2阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝0，因此第五晶体管T5导通；由于第一信号端V1为低电平，因此第四晶体管T4导通。第二节点N2在第二电容C2的作用下保持低电平，因此第七晶体管T7和第六晶体管T6导通；导通的第五晶体管T5和第六晶体管T6将输出信号端OUT的高电平反馈至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为高电平，第八晶体管T8关断；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1和第三节点N3接收第五晶体管T5和第六晶体管T6反馈的输出信号端OUT的高电平，实现节点电位的初始化；电路节点电压稳定，电路的工艺窗口大。

在T3阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3导通；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为低电平，第八晶体管T8导通；第一时钟信号端CK(指图4a所示的移位寄存单元)或第一信号端V1(指图6a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，第二时钟信号端CKB的高电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段，第一节点N1、第二节点N2和第三节点N3均接收低电平信号，为一下阶段的移位作准备。

在T4阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。由于第一电容C1的作用，第三节点N3在开始时保持低电平，第八晶体管T8导通；第二时钟信号端CKB的低电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT由上一阶段的高电平变为该阶段的低电平，因此在第一电容C1的耦合作用以及第八晶体管T8栅极电容的耦合作用下，第三节点N3被进一步拉低，从而保证第三节点N3控制第八晶体管T8完全打开，避免由于第八晶体管T8阈值损失带来的输出信号端输出不准确；第三节点N3的低电平通过导通的第四晶体管T4传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3导通；第一时钟信号端CK的高电平信号通过导通的第三晶体管T3传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7和第六晶体管T6关断。

在该阶段中，第四晶体管T4可以起到减少第三节点N3漏电流的作用。并且在第三节点N3被进一步拉低的瞬间，由于第四晶体管T4的寄生电容的存在，使得第一节点N1的电位较之前的耦合降低，因此在该阶段中尽管第二时钟信号CKB为低电平，但是并不能满足第五晶体管的阈值开启条件，即Vsg<|Vth|，其中，Vsg等于第五晶体管T5的第二极与栅极的电压差，Vth为第五晶体管T5的阈值电压，因此第五晶体管T5关断。由于第五晶体管T5和第六晶体管T6均关断，因此可以使输出信号端OUT的电流不能流向第一节点N1，从而可以使第三节点N3可以维持很低的电位，保证输出信号端OUT得到完整的低电平信号，从而实现信号的移位，并且，在该阶段不存在节点电位竞争的问题的，因此较现有的移位寄存单元输出更加稳定。

在T5阶段，IN＝1，CK＝0，CKB＝1；或者IN＝1，CK＝1，CKB＝0。

当IN＝1，CK＝0，CKB＝1时。由于CK＝0，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为低电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为高电平，第八晶体管T8关断；第一时钟信号端(指图4a所示的移位寄存单元)或第一信号端V1(指图6a所示的移位寄存单元)的低电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

当IN＝1，CK＝1，CKB＝0时，由于CK＝1，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝0，因此第五晶体管T5导通；由于第一信号端V1为低电平，因此第四晶体管T4导通。第二节点N2在第二电容C2的作用下保持低电平，因此第七晶体管T7和第六晶体管T6导通；导通的第五晶体管T5和第六晶体管T6将输出信号端OUT的高电平反馈至第一节点N1，因此第一节点N1为高电平，第三晶体管T3关断；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为高电平，第八晶体管T8关断；第二信号端V2的高电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出高电平信号。

在该阶段一直保持到下一帧输入信号端输入低电平信号之前。该阶段为移位完成后保持输出为高电平的阶段，第八晶体管T8一直处于关断状态，第七晶体管T7一直处于导通状态，直到下一帧输入信号端输入低电平信号之前。并且，在该阶段内，第一时钟信号端CK每半个周期性的控制第一晶体管T1和第二晶体管T2导通，分别将输入信号端IN的高电平信号写入第三节点N3、低电平信号写入N2节点，另外第二时钟信号端CKB每半个周期将输出信号端OUT的高电平信号反馈给第一节点N1和第三节点N3，避免了第三节点N3处于悬浮的状态，两条通路向第三节点N3写入高电平，保证第八晶体管T8处于关断状态，电路状态更加稳定。

实例三

以图3b和图5b所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为N型晶体管，对应的输入输出时序如图7b所示，图7b本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图7b所示的输入时序图中的T1、T2、T3、T4和T5五个阶段。

在T1阶段，IN＝0，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝0，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为低电平，第八晶体管T8关断；第一时钟信号端CK(指图3b所示的移位寄存单元)或第一信号端V1(指图5b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1和第三节点N3均接收低电平信号，实现节点电位的初始化；第二节点N2接收高电平信号，电路节点电压稳定，因此电路的工艺窗口大。

在T2阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝1，因此第五晶体管T5导通；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第五晶体管T5将输出信号端OUT的低电平反馈至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为低电平，第八晶体管T8关断；第二节点N2在第二电容C2的作用下保持高电平，因此第七晶体管T7导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1和第三节点N3接收第五晶体管T5反馈的输出信号端OUT的低电平，实现节点电位的初始化；电路节点电压稳定，电路的工艺窗口大。

在T3阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝0，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3导通；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为高电平，第八晶体管T8导通；第一时钟信号端CK(指图3b所示的移位寄存单元)或第一信号端V1(指图5b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，第二时钟信号端CKB的低电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1、第二节点N2和第三节点N3均接收高电平信号，为一下阶段的移位作准备。

在T4阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。由于第一电容C1的作用，第三节点N3在开始时保持高电平，第八晶体管T8导通；第二时钟信号端CKB的高电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT由上一阶段的低电平变为该阶段的高电平，因此在第一电容C1的耦合作用以及第八晶体管T8栅极电容的耦合作用下，第三节点N3被进一步拉高，从而保证第三节点N3控制第八晶体管T8完全打开，避免由于第八晶体管T8阈值损失带来的输出信号端输出不准确；第三节点N3的高电平通过导通的第四晶体管T4传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3导通；第一时钟信号端CK的低电平信号通过导通的第三晶体管T3传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7关断。

在该阶段中，第四晶体管T4可以起到减少第三节点N3漏电流的作用。并且在第三节点N3被进一步拉高的瞬间，由于第四晶体管T4的寄生电容的存在，使得第一节点N1的电位较之前的耦合降高，因此在该阶段中尽管第二时钟信号CKB为高电平，但是并不能满足第五晶体管T5的阈值开启条件，即Vsg<|Vth|，其中，Vsg等于第五晶体管T5的第二极与栅极的电压差，Vth为第五晶体管T5的阈值电压，因此第五晶体管T5关断，第三节点N3可以维持很高的电位，保证输出信号端OUT得到完整的高电平信号，从而实现信号的移位，并且，在该阶段不存在节点电位竞争的问题的，因此较现有的移位寄存单元输出更加稳定。

在T5阶段，IN＝0，CK＝1，CKB＝0；或者IN＝0，CK＝0，CKB＝1。

当IN＝0，CK＝1，CKB＝0时。由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为低电平，第八晶体管T8关断；第一时钟信号端(指图3b所示的移位寄存单元)或第一信号端V1(指图5b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

当IN＝0，CK＝0，CKB＝1时，由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝10，因此第五晶体管T5导通；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第五晶体管T5将输出信号端OUT的低电平反馈至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为低电平，第八晶体管T8关断；第二节点N2在第二电容C2的作用下保持高电平，因此第七晶体管T7导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段一直保持到下一帧输入信号端输入高电平信号之前。该阶段为移位完成后保持输出为低电平的阶段，第八晶体管T8一直处于关断状态，第七晶体管T7一直处于导通状态，直到下一帧输入信号端输入高电平信号之前。并且，在该阶段内，第一时钟信号端CK每半个周期性的控制第一晶体管T1和第二晶体管T2导通，分别将输入信号端IN的低电平信号写入第三节点N3、高电平信号写入N2节点，另外第二时钟信号端CKB每半个周期将输出信号端OUT的低电平信号反馈给第一节点N1和第三节点N3，避免了第三节点N3处于悬浮的状态，两条通路向第三节点N3写入低电平，保证第八晶体管T8处于关断状态，电路状态更加稳定。

实例四

以图4b和图6b所示的移位寄存单元为例，移位寄存单元中所有的晶体管均为N型晶体管，对应的输入输出时序如图7b所示，图7b本发明实施例提供的移位寄存单元对应的一种输入输出时序图；具体地，选取如图7b所示的输入时序图中的T1、T2、T3、T4和T5五个阶段。

具体地，图4b所示的移位寄存单元与图3b所示的移位寄存单元相比多了第六晶体管的设置，图6b所示的移位寄存单元与图5b所示的移位寄存单元相比多了第六晶体管的设置，因此，具体工作原理基本上相同。

在T1阶段，IN＝0，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝0，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为低电平，第八晶体管T8关断；第一时钟信号端CK(指图4b所示的移位寄存单元)或第一信号端V1(指图6b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1和第三节点N3均接收低电平信号，实现节点电位的初始化；第二节点N2接收高电平信号，电路节点电压稳定，因此电路的工艺窗口大。

在T2阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝1，因此第五晶体管T5导通；由于第一信号端V1为高电平，因此第四晶体管T4导通。第二节点N2在第二电容C2的作用下保持高电平，因此第七晶体管T7和第六晶体管T6导通；导通的第五晶体管T5和第六晶体管T6将输出信号端OUT的低电平反馈至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为低电平，第八晶体管T8关断；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1和第三节点N3接收第五晶体管T5和第六晶体管T6反馈的输出信号端OUT的低电平，实现节点电位的初始化；电路节点电压稳定，电路的工艺窗口大。

在T3阶段，IN＝1，CK＝1，CKB＝0。

由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝0，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的高电平信号传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3导通；第一节点N1的高电平通过导通的第四晶体管T4传输至第三节点N3，因此第三节点N3为高电平，第八晶体管T8导通；第一时钟信号端CK(指图4b所示的移位寄存单元)或第一信号端V1(指图6b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，第二时钟信号端CKB的低电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段，第一节点N1、第二节点N2和第三节点N3均接收高电平信号，为一下阶段的移位作准备。

在T4阶段，IN＝0，CK＝0，CKB＝1。

由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。由于第一电容C1的作用，第三节点N3在开始时保持高电平，第八晶体管T8导通；第二时钟信号端CKB的高电平信号通过导通的第八晶体管T8传输至输出信号端OUT，因此输出信号端OUT由上一阶段的低电平变为该阶段的高电平，因此在第一电容C1的耦合作用以及第八晶体管T8栅极电容的耦合作用下，第三节点N3被进一步拉高，从而保证第三节点N3控制第八晶体管T8完全打开，避免由于第八晶体管T8阈值损失带来的输出信号端输出不准确；第三节点N3的高电平通过导通的第四晶体管T4传输至第一节点N1，因此第一节点N1为高电平，第三晶体管T3导通；第一时钟信号端CK的低电平信号通过导通的第三晶体管T3传输至第二节点N2，因此第二节点N2为低电平，第七晶体管T7和第六晶体管T6关断。

在该阶段中，第四晶体管T4可以起到减少第三节点N3漏电流的作用。并且在第三节点N3被进一步拉高的瞬间，由于第四晶体管T4的寄生电容的存在，使得第一节点N1的电位较之前的耦合降高，因此在该阶段中尽管第二时钟信号CKB为高电平，但是并不能满足第五晶体管的阈值开启条件，即Vsg<|Vth|，其中，Vsg等于第五晶体管T5的第二极与栅极的电压差，Vth为第五晶体管T5的阈值电压，因此第五晶体管T5关断。由于第五晶体管T5和第六晶体管T6均关断，因此可以使输出信号端OUT的电流不能流向第一节点N1，从而可以使第三节点N3可以维持很高的电位，保证输出信号端OUT得到完整的高电平信号，从而实现信号的移位，并且，在该阶段不存在节点电位竞争的问题的，因此较现有的移位寄存单元输出更加稳定。

在T5阶段，IN＝0，CK＝1，CKB＝0；或者IN＝0，CK＝0，CKB＝1。

当IN＝0，CK＝1，CKB＝0时。由于CK＝1，因此第一晶体管T1和第二晶体管T2导通；由于CKB＝1，因此第五晶体管T5关断；由于第一信号端V1为高电平，因此第四晶体管T4导通。导通的第一晶体管T1将输入信号端IN的低电平信号传输至第一节点N，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为低电平，第八晶体管T8关断；第一时钟信号端(指图4b所示的移位寄存单元)或第一信号端V1(指图6b所示的移位寄存单元)的高电平信号通过导通的第二晶体管T2传输至第二节点N2，因此第二节点N2为高电平，第七晶体管T7和第六晶体管T6导通；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

当IN＝0，CK＝0，CKB＝1时，由于CK＝0，因此第一晶体管T1和第二晶体管T2关断；由于CKB＝0，因此第五晶体管T5导通；由于第一信号端V1为高电平，因此第四晶体管T4导通。第二节点N2在第二电容C2的作用下保持高电平，因此第七晶体管T7和第六晶体管T6导通；导通的第五晶体管T5和第六晶体管T6将输出信号端OUT的低电平反馈至第一节点N1，因此第一节点N1为低电平，第三晶体管T3关断；第一节点N1的低电平通过导通的第四晶体管T4传输至第三节点，因此第三节点N3为低电平，第八晶体管T8关断；第二信号端V2的低电平信号通过导通的第七晶体管T7传输至输出信号端OUT，因此输出信号端OUT输出低电平信号。

在该阶段一直保持到下一帧输入信号端输入高电平信号之前。该阶段为移位完成后保持输出为低电平的阶段，第八晶体管T8一直处于关断状态，第七晶体管T7一直处于导通状态，直到下一帧输入信号端输入高电平信号之前。并且，在该阶段内，第一时钟信号端CK每半个周期性的控制第一晶体管T1和第二晶体管T2导通，分别将输入信号端IN的低电平信号写入第三节点N3、高电平信号写入N2节点，另外第二时钟信号端CKB每半个周期将输出信号端OUT的低电平信号反馈给第一节点N1和第三节点N3，避免了第三节点N3处于悬浮的状态，两条通路向第三节点N3写入低电平，保证第八晶体管T8处于关断状态，电路状态更加稳定。

基于同一发明构思，本发明实施例还提供了一种显示面板，如图8a所示，图8a为本发明实施例提供的显示面板的局部结构示意图；包括级联的N个本发明实施例提供的移位寄存单元：VSR1～VSRN；除最后一级移位寄存单元VSRN之外，其余每一极移位寄存单元VSRn的输出信号端OUT与其下一极移位寄存单元VSRn+1的输入信号端IN连接，N为大于1的整数。

本发明实施例提供的显示面板，各级以为寄存单元中，反馈调节模块在第二时钟信号端的控制下将输出信号端的信号反馈至第一节点，第二控制模块在第一信号的控制下使第一节点与第三节点导通，从而减少第三节点的悬浮时间；第一控制模块在第一时钟信号端的控制下将第一时钟信号端或第一信号端的信号提供至第二节点；从而减少第二节点的悬浮时间；由于第二节点和第三节点的悬浮时间较短，且该电路不存在节点电位竞争的问题，因此移位输出单元的抗干扰性能强，输出更稳定，工艺窗口大。并且，由于该移位寄存单元中有两个时钟信号端因此，需要的时钟信号相对较少，可以减少版图走线，有利于窄边框设计。

具体地，在本发明实施例提供的显示面板中，还包括第一时钟信号线ck、第二时钟信号线ckb、第一电源线v1和第二电源线v2；

所有奇数级移位寄存单元的第一时钟信号端CK和所有偶数级移位寄存单元的第二时钟信号端CKB均与第一时钟信号线ck连接；

所有奇数极移位寄存单元的第二时钟信号端CKB和所有偶数级移位寄存单元的第一时钟信号端CK均与第二时钟信号线ckb连接；

所有移位寄存单元的第一信号端V1均与第一电源线v1连接；

所有移位寄存单元的第二信号端V2均与第二电源线v2连接。

具体地，在本发明实施例提供的显示面板中，如图8a所示，第一级移位寄存单元VSR1的输入信号端IN用于接收帧触发信号STV。

具体地，本发明实施例提供的显示面板，如图8b所示，图8b为本发明实施例提供的显示面板对应的输入输出时序图；当第1级移位寄存单元接收到帧触发信号STV后，各级移位寄存单元的输出信号端依次输出有脉冲信号，图8b是以有效脉冲信号为低电平信号为例，仅给出了第1级移位寄存单元～第6级移位寄存单元的输出信号OUT1～OUT6。

本发明实施例提供的显示面板，仅需要两条时钟信号线就可以实现移位寄存单元的稳定输出，减少显示面板的版图走线，有利于窄边框设计。

具体地，在本发明实施例提供的显示面板中，如图9所示，图9为本发明实施例提供的显示面板中相邻两级移位寄存单元的结构示意图；当输入模块包括第一晶体管，反馈调节模块仅包括第五晶体管时，第n级移位寄存单元VSRn的第五晶体管T5与第n+1级移位寄存单元VSRn+1的第一晶体管T1共用一个过孔100与第n级移位寄存单元VSRn的输出信号端OUT连接；其中n为大于0且小于N的整数。由于移位寄存单元是通过输出信号端OUT的信号反馈调节第三节点N的电位，而不是像现有大多数的移位寄存单元是通过第一信号端或第二信号端来调节第三节点N的电位，这样本发明将第n级移位寄存单元VSRn的第五晶体管T5与第n+1级移位寄存单元VSRn+1的第一晶体管T1共用一个过孔100与第n级移位寄存单元VSRn的输出信号端OUT连接，省去了一个过孔和连接用的跨线，从而降低工艺难度。

具体地，为了便于使第n级移位寄存单元VSRn的第五晶体管T5与第n+1级移位寄存单元VSRn+1的第一晶体管T1共用一个过孔，本发明实施例提供的显示面板中，如图9所示，第n级移位寄存单元VSRn的第五晶体管T5与第n+1级移位寄存单元VSRn+1的第一晶体管T1相邻设置。

具体地，在本发明实施例提供的显示面板中，如图9所示，第n级移位寄存单元VSRn的第五晶体管T5的第一极与第n+1级移位寄存单元VSRn+1的第一晶体管T1的第一极彼此相连。这样避免第五晶体管T5与第一晶体管T1还需要通过垮桥等方式连接，从而降低工艺难度，并且还可以减小相邻两个移位寄存单元之间的间隙宽度。

基于同一发明构思，本发明实施例还提供了一种显示装置，如图11所示，图11为本发明实施例提供的一种显示装置的结构示意图，包括本发明实施例提供的上述任一种显示面板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板的实施例，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种驱动上述移位寄存单元的驱动方法，如图10所示，图10为本发明实施例提供的驱动方法的流程示意图；包括：

S101、初始化阶段，向输入信号端提供第二电平信号，向第一时钟信号端依次提供第一电平信号和第二电平信号，向第二时钟信号端依次提供第二电平信号和第一电平信号，输出信号端输出第二电平信号；

S102、上拉阶段，向输入信号端和第一时钟信号端提供第一电平信号，向第二时钟信号端提供第二电平信号，输出信号端输出第二电平信号；

S103、移位阶段，向输入信号端和第一时钟信号端提供第二电平信号，向第二时钟信号端提供第一电平信号，输出信号端输出第一电平信号；

S104、下拉阶段，向输入信号端提供第二电平信号，向第一时钟信号端交替提供第一电平信号和第二电平信号，向和第二时钟信号端交替提供第二电平信号和第一电平信号，输出信号端输出第二电平信号。

具体地，本发明实施例提供的图10所示的驱动方法，当第一电平信号为低电平信号，第二电平信号为高电平时，时序图如图7a所示，初始化阶段的具体工作原理参见上述实施例一和二中的T1阶段和T2阶段，上拉阶段的具体工作原理参见上述实施例一和二中的T3阶段，移位阶段的具体工作原理参见上述实施例一和二中的T4阶段，下拉阶段的具体工作原理参见上述实施例一和二中的T5阶段，在此不作赘述。

具体地，本发明实施例提供的图10所示的驱动方法，当第一电平信号为高电平信号，第二电平信号为低电平时，时序图如图7b所示，初始化阶段的具体工作原理参见上述实施例一和二中的T1阶段和T2阶段，上拉阶段的具体工作原理参见上述实施例一和二中的T3阶段，移位阶段的具体工作原理参见上述实施例一和二中的T4阶段，下拉阶段的具体工作原理参见上述实施例一和二中的T5阶段，在此不作赘述。

本发明实施例提供的上述移位寄存单元、其驱动方法及显示面板，其中在移位寄存单元中包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；反馈调节模块在第二时钟信号端的控制下将输出信号端的信号反馈至第一节点，第二控制模块在第一信号的控制下使第一节点与第三节点导通，从而减少第三节点的悬浮时间；第一控制模块在第一时钟信号端的控制下将第一时钟信号端或第一信号端的信号提供至第二节点；从而减少第二节点的悬浮时间；由于第二节点和第三节点的悬浮时间较短，且该电路不存在节点电位竞争的问题，因此移位输出单元的抗干扰性能强，输出更稳定，工艺窗口大。并且，由于该移位寄存单元中有两个时钟信号端因此，需要的时钟信号相对较少，可以减少版图走线，有利于窄边框设计。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种移位寄存单元，其特征在于，包括输入模块、第一控制模块、第二控制模块、反馈调节模块、输出模块、第一耦合模块和第二耦合模块；

所述输入模块与输入信号端和第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述输入信号端的信号传输至所述第一节点；

所述第一控制模块与所述第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述第一时钟信号端的信号传输至所述第二节点；或所述第一控制模块分别与第一信号端和所述第一时钟信号端连接，用于在所述第一时钟信号端的控制下将所述第一信号端的信号传输至所述第二节点；

所述第二控制模块与所述第一时钟信号端和所述第一信号端连接，用于在所述第一节点的控制下将所述第一时钟信号端的信号传输至所述第二节点，在所述第一信号端的控制下使所述第一节点与第三节点导通；

所述反馈调节模块分别与第二时钟信号端和输出信号端连接，用于在所述第二时钟信号端的控制下将所述输出信号端的信号传输至所述第一节点；

所述输出模块分别与所述第二时钟信号端和第二信号端连接，用于在所述第二节点的控制下将所述第二信号端的信号传输至所述输出信号端，在所述第三节点的控制下将所述第二时钟信号端的信号传输至所述输出信号端；

所述第一耦合模块包括第一电容，所述第一电容连接于所述第三节点与所述输出信号端之间，用于耦合所述输出信号端与所述第三节点的电位；

所述第二耦合模块包括第二电容，所述第二电容连接于所述第二节点与所述第二信号端之间，用于稳定所述第二节点的电位。

2.如权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括：第一晶体管；

所述第一晶体管的栅极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述输入信号端连接，所述第一晶体管的第二极与所述第一节点连接。

3.如权利要求1所述的移位寄存单元，其特征在于，所述第一控制模块包括第二晶体管；

所述第二晶体管的栅极与所述第一时钟信号端连接，所述第二晶体管的第一极与所述第一信号端或所述第一时钟信号端连接，所述第二晶体管的第二极与所述第二节点连接。

4.如权利要求1所述的移位寄存单元，其特征在于，所述第二控制模块包括第三晶体管和第四晶体管；

所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极与所述第二节点连接；

所述第四晶体管的栅极与所述第一信号端连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述第三节点连接。

5.如权利要求1所述的移位寄存单元，其特征在于，所述反馈调节模块包括第五晶体管；

所述第五晶体管的栅极与所述第二时钟信号端连接，所述第五晶体管的第一极与所述输出信号端连接，所述第五晶体管的第二极与所述第一节点连接。

6.如权利要求5所述的移位寄存单元，其特征在于，所述反馈调节模块还包括：连接在所述第五晶体管的第一极与所述输出信号端之间的第六晶体管；

所述第六晶体管的栅极与所述第二节点连接，所述第六晶体管的第一极与所述输出信号端连接，所述第六晶体管的第二极与所述第五晶体管的第一极连接。

7.如权利要求1所述的移位寄存单元，其特征在于，所述输出模块包括第七晶体管和第八晶体管；

所述第七晶体管的栅极与所述第二节点连接，所述第七晶体管的第一极与所述第二信号端连接，所述第七晶体管的第二极与所述输出信号端连接；

所述第八晶体管的栅极与所述第三节点连接，所述第八晶体管的第一极与所述第二时钟信号端连接，所述第八晶体管的第二极与所述输出信号端连接。

8.如权利要求2-7任一项所述的移位寄存单元，其特征在于，所有晶体管均为P型晶体管，或所有晶体管均为N型晶体管。

9.一种显示面板，其特征在于，包括级联的N个如权利要求1-8任一项所述的移位寄存单元；

除最后一级移位寄存单元之外，其余每一极移位寄存单元的输出信号端与其下一极移位寄存单元的输入信号端连接。

10.如权利要求9所述的显示面板，其特征在于，当所述输入模块包括第一晶体管，所述反馈调节模块包括第五晶体管时，第n级移位寄存单元的第五晶体管与第n+1级移位寄存单元的第一晶体管共用一个过孔与所述第n级移位寄存单元的输出信号端连接；其中n为大于0且小于N的整数。

11.如权利要求10所述的显示面板，其特征在于，所述第n级移位寄存单元的第五晶体管与所述第n+1级移位寄存单元的第一晶体管相邻设置。

12.如权利要求11所述的显示面板，其特征在于，所述第n级移位寄存单元的第五晶体管的第一极与所述第n+1级移位寄存单元的第一晶体管的第一极彼此相连。

13.如权利要求9-12任一项所述的显示面板，其特征在于，还包括第一时钟信号线、第二时钟信号线、第一电源线和第二电源线；

所有奇数级移位寄存单元的第一时钟信号端和所有偶数级移位寄存单元的第二时钟信号端均与所述第一时钟信号线连接；

所有奇数极移位寄存单元的第二时钟信号端和所有偶数级移位寄存单元的第一时钟信号端均与所述第二时钟信号线连接；

所有移位寄存单元的第一信号端均与所述第一电源线连接；

所有移位寄存单元的第二信号端均与所述第二电源线连接。

14.一种显示装置，其特征在于，包括如权利要求9-13任一项所述的显示面板。

15.一种驱动如权利要求1-8任一项所述的移位寄存单元的驱动方法，其特征在于，包括：

初始化阶段，向所述输入信号端提供第二电平信号，向所述第一时钟信号端依次提供第一电平信号和第二电平信号，向所述第二时钟信号端依次提供第二电平信号和第一电平信号，所述输出信号端输出第二电平信号；

上拉阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；

移位阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；

下拉阶段，向所述输入信号端提供第二电平信号，向所述第一时钟信号端交替提供第一电平信号和第二电平信号，向和所述第二时钟信号端交替提供第二电平信号和第一电平信号，所述输出信号端输出第二电平信号。