CN107492337A - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；通过设置第二控制模块以使第三节点的电平与第二节点的电平相反，并且通过第二控制模块与其余五个模块的相互配合，可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。

背景技术

现有的一种移位寄存器，如图1a所示，包括：第一晶体管TFT1、第二晶体管TFT2、第三晶体管TFT3、第四晶体管TFT4、第五晶体管TFT5、电容C01以及电容C02。对应的时序图如图1b所示，在移位阶段t1，由于时钟信号CK为低电平，因此第一晶体管TFT1与第二晶体管TFT2均导通。导通的第一晶体管TFT1使节点N01的电平为低电平，以控制第五晶体管TFT5导通。导通的第二晶体管TFT2使节点N02的电平为低电平，以控制第四晶体管TFT4导通以使输出信号端OUT输出高电平的信号。在输出阶段t2，由于时钟信号CK为高电平，因此第一晶体管TFT1与第二晶体管TFT2均截止，使节点N02处于浮接状态。由于电容C02的作用使节点N02的电平保持为低电平，因此第四晶体管TFT4导通并将时钟信号CKB的低电平的信号输出给输出信号端OUT，以使输出信号端OUT输出低电平的信号。由于输出信号端OUT的信号为低电平，以控制第三晶体管TFT3导通并将高电压信号端VGH的高电平信号提供给节点N01，控制第五晶体管TFT5截止。

然而，上述移位寄存器在输出阶段t2中，由于输出信号端OUT需要先输出低电平信号，才能控制第三晶体管TFT3导通。然而，在第三晶体管TFT3不能及时导通以控制第五晶体管TFT5截止时，由于电容C01的作用还会保持节点N01的电平在一定时间内为低电平，导致第五晶体管TFT5导通，从而造成输出信号端OUT输出错误，导致移位寄存器存在竞争风险而无法正常移位输出的问题。

发明内容

本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决现有技术中的移位寄存器由于存在竞争风险而无法正常移位输出的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；

所述输入模块用于在第一时钟信号端的控制下，将输入信号端的信号提供给第一节点以及将第一参考信号端的信号提供给第二节点；

所述第一控制模块用于在所述第一节点或第三节点的信号的控制下将节点控制信号端的信号提供给所述第二节点；

所述第二控制模块用于使所述第三节点的电平与所述第二节点的电平相反；

所述耦合控制模块用于保持所述第一节点的电平稳定；

所述第三控制模块用于在第二时钟信号端和所述第一节点的信号的控制下，将所述第二时钟信号端的信号提供给所述第三节点；

所述输出模块用于在所述第三节点的信号的控制下将所述第一参考信号端的信号提供给输出信号端，在所述第二节点的信号的控制下将第二参考信号端的信号提供给所述输出信号端。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；

第一级移位寄存器的输入信号端与起始信号端相连；

除所述第一级移位寄存器之外，其余各级所述移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的输出信号端相连。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，包括：

输入阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；

输出阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；

输出完成阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；

输出保持阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号。

本发明有益效果如下：

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；通过设置第二控制模块以使第三节点的电平与第二节点的电平相反，并且通过第二控制模块与其余五个模块的相互配合，可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。

附图说明

图1a为现有技术中的移位寄存器的结构示意图；

图1b为图1a所示的移位寄存器的输入输出时序图；

图2为本发明实施例提供的移位寄存器的结构示意图之一；

图3为本发明实施例提供的移位寄存器的结构示意图之二；

图4a为本发明实施例提供的移位寄存器的具体结构示意图之一；

图4b为本发明实施例提供的移位寄存器的具体结构示意图之二；

图5a为本发明实施例提供的移位寄存器的具体结构示意图之三；

图5b为本发明实施例提供的移位寄存器的具体结构示意图之四；

图6a为本发明实施例提供的移位寄存器的具体结构示意图之五；

图6b为本发明实施例提供的移位寄存器的具体结构示意图之六；

图7a为本发明实施例提供的移位寄存器的具体结构示意图之七；

图7b为本发明实施例提供的移位寄存器的具体结构示意图之八；

图7c为本发明实施例提供的移位寄存器的具体结构示意图之九；

图8a为实施例一和实施例二中的输入输出时序图；

图8b为实施例三中的输入输出时序图；

图9为本发明实施例提供的驱动方法的流程图；

图10为本发明实施例提供的栅极驱动电路的结构示意图；

图11a为本发明实施例提供的栅极驱动电路输出的信号示意图之一；

图11b为本发明实施例提供的栅极驱动电路输出的信号示意图之二；

图12为本发明实施例提供的显示装置的结构示意图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供的一种移位寄存器，如图2与图3所示，包括：输入模块1、第一控制模块2、第二控制模块3、第三控制模块4、耦合控制模块5以及输出模块6；其中，输入模块1用于在第一时钟信号端CK1的控制下，将输入信号端In的信号提供给第一节点N1以及将第一参考信号端Vref1的信号提供给第二节点N2。

第二控制模块3用于使第三节点N3的电平与第二节点N2的电平相反。

耦合控制模块5用于保持第一节点N1的电平稳定。

第三控制模块4用于在第二时钟信号端CK2和第一节点N1的信号的控制下，将第二时钟信号端CK2的信号提供给第三节点N3。

输出模块6用于在第三节点N3的信号的控制下将第一参考信号端Vref1的信号提供给输出信号端Out，在第二节点N2的信号的控制下将第二参考信号端Vref2的信号提供给输出信号端Out。

并且，如图2所示，第一控制模块2用于在第一节点N1的信号的控制下将节点控制信号端CS的信号提供给第二节点N2。或者，如图3所示，第一控制模块2用于在第三节点N3的信号的控制下将节点控制信号端CS的信号提供给第二节点N2。

本发明实施例提供的移位寄存器，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；通过设置第二控制模块以使第三节点的电平与第二节点的电平相反，并且通过第二控制模块与其余五个模块的相互配合，可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。

在具体实施时，在本发明实施例提供的移位寄存器中，第一时钟信号端的时钟信号与第二时钟信号端的时钟信号的周期相同且占空比相同。输入信号端的有效脉冲信号为低电平信号，第一参考信号端的信号为低电平信号，第二参考信号端的信号为高电平信号。或者，输入信号端的有效脉冲信号为高电平信号，第一参考信号端的信号为高电平信号，第二参考信号端的信号为低电平信号，在此不作限定。

为了节省信号端的设置，降低布线占用空间，在具体实施时，在第一控制模块受第一节点的信号的控制时，节点控制信号端可以与第一时钟信号端为同一信号端。或者，在第一控制模块受第三节点的信号的控制时，节点控制信号端可以与第二参考信号端为同一信号端。这样可以节省信号端的设置，降低布线占用空间。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

在具体实施时，第二控制模块用于使第三节点的电平与第二节点的电平相反以避免输出模块存在竞争效应。在具体实施时，在本发明实施例提供的移位寄存器中，如图4a、图4b以及图7a至图7c所示，第二控制模块3可以包括：第一晶体管M1；其中，第一晶体管M1的控制极与第一时钟信号端CK1相连，第一晶体管M1的第一极与第二时钟信号端CK2相连，第一晶体管M1的第二极与第三节点N3相连。并且，第一晶体管M1在第一时钟信号端CK1的信号的控制下处于导通状态时，可以将第二时钟信号端CK2的信号提供给第三节点N3，以使第三节点N3的信号变化。

在具体实施时，在本发明实施例提供的移位寄存器中，如图5a至图6b所示，第二控制模块3可以包括：第二晶体管M2；其中，第二晶体管M2的控制极与第二节点N2相连，第二晶体管M2的第一极与第二参考信号端Vref2相连，第二晶体管M2的第二极与第三节点N3相连。并且，第二晶体管M2在第二节点N2的信号的控制下处于导通状态时，可以将第二参考信号端Vref2的信号提供给第三节点N3，以使第三节点N3的信号变化。

在具体实施时，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，第一控制模块2可以包括：第三晶体管M3。

在具体实施时，在第一控制模块2受第一节点N1的信号的控制将节点控制信号端CS的信号提供给第二节点N2时，如图4a至图5b以及图7a至图7c所示，第三晶体管M3的控制极与第一节点N1相连，第三晶体管M3的第一极与节点控制信号端CS相连，第三晶体管M3的第二极与第二节点N2相连。并且，第三晶体管M3在第一节点N1的信号的控制下处于导通状态时，可以将节点控制信号端CS的信号提供给第二节点N2。其中，在具体实施时，节点控制信号端CS的信号可以与第一时钟信号端CK1的信号相同，即节点控制信号端CS可以与第一时钟信号端CK1为同一信号端，如图4b、图5b以及图7a至图7c所示，第三晶体管M3的第一极与第一时钟信号端CK1相连。这样可以减少信号端的设置，降低布线占用空间。

或者，在具体实施时，在第一控制模块2受第三节点N3的信号的控制将节点控制信号端CS的信号提供给第二节点N2时，如图6a与图6b所示，第三晶体管M3的控制极与第三节点N3相连，第三晶体管M3的第一极与节点控制信号端CS相连，第三晶体管M3的第二极与第二节点N2相连。并且，第三晶体管M3在第三节点N3的信号的控制下处于导通状态时，可以将节点控制信号端CS的信号提供给第二节点N2。其中，在具体实施时，节点控制信号端CS的信号可以与第二参考信号端Vref2的信号相同，即节点控制信号端CS可以与第二参考信号端Vref2为同一信号端，如图6b所示，第三晶体管M3的第一极与第二参考信号端Vref2相连。这样可以减少信号端的设置，降低布线占用空间。

在具体实施时，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，输入模块1可以包括：第四晶体管M4与第五晶体管M5；其中，第四晶体管M4的控制极与第一时钟信号端CK1相连，第四晶体管M4的第一极与输入信号端In相连，第四晶体管M4的第二极与第一节点N1相连。第五晶体管M5的控制极与第一时钟信号端CK1相连，第五晶体管M5的第一极与第一参考信号端Vref1相连，第五晶体管M5的第二极与第二节点N2相连。

在具体实施时，在本发明实施例提供的移位寄存器中，第四晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将输入信号端的信号提供给第一节点，以使第一节点的信号变化。第五晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第二节点，以使第二节点的信号变化。

在具体实施时，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，输出模块6可以包括：第八晶体管M8、第九晶体管M9、第二电容C2与第三电容C3；

第八晶体管M8的控制极与第三节点N3相连，第八晶体管M8的第一极与第一参考信号端Vref1相连，第八晶体管M8的第二极与输出信号端Out相连；

第九晶体管M9的控制极与第二节点N2相连，第九晶体管M9的第一极与第二参考信号端Vref2相连，第九晶体管M9的第二极与输出信号端Out相连；

第二电容C2的第一端与第三节点N3相连，第二电容C2的第二端与输出信号端Out相连；

第三电容C3的第一端与第二节点N2相连，第三电容C3的第二端与第二参考信号端Vref2相连。

在具体实施时，在本发明实施例提供的移位寄存器中，第八晶体管在第三节点的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给输出信号端，以使输出信号端的信号变化。第九晶体管在第二节点的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给输出信号端，以使输出信号端的信号变化。第二电容可以在第三节点与输出信号端的信号的控制下进行充电或放电，以及在第三节点处于浮接状态时保持第三节点与输出信号端之间的电压差稳定。第三电容可以在第二节点与第二参考信号端的信号的控制下进行充电或放电，以及在第二节点处于浮接状态时保持第二节点与第二参考信号端之间的电压差稳定。

在具体实施时，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，第三控制模块4可以包括：第六晶体管M6与第七晶体管M7；其中，第六晶体管M6的控制极与第一节点N1相连，第六晶体管M6的第一极与第二时钟信号端CK2相连，第六晶体管M6的第二极与耦合控制模块5以及第七晶体管M7的第一极相连。第七晶体管M7的控制极与第二时钟信号端CK2相连，第七晶体管M7的第二极与第三节点N3相连。

在具体实施时，在本发明实施例提供的移位寄存器中，第六晶体管在第一节点的信号的控制下处于导通状态时，可以将第二时钟信号端的信号提供给耦合控制模块以及第七晶体管的第一极。第七晶体管在第二时钟信号端的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第三节点，以使第三节点的信号变化。

在具体实施时，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，耦合控制模块5可以包括第一电容C1；第一电容C1的第一端与第一节点N1相连，第一电容C1的第二端与第三控制模块4相连。其中，第一电容C1的第二端与第三控制模块4中的第六晶体管M6的第二极以及第七晶体管M7的第一极相连。并且，第一电容C1可以在第一节点N1与第六晶体管M6的第二极的信号的控制下进行充电或放电，以及在第一节点N1处于浮接状态时，由于第一电容C1的自举作用，可以保持第一节点N1与第六晶体管M6的第二极之间的电压差稳定。

为了避免第一电容C1的第二端浮接对电路的稳定性造成干扰，在具体实施时，在本发明实施例提供的移位寄存器中，如图7a所示，移位寄存器还可以包括：第一稳定控制模块7，用于在第二时钟信号端CK2的控制下，将输出信号端Out的信号提供给第一电容C1的第二端。这样可以减少第一电容C1的第二端处于浮接的状态，从而可以使电路稳定的输出信号。

在具体实施时，如图7a所示，第一稳定控制模块7可以包括：第十晶体管M10；其中，第十晶体管M10的控制极与第二时钟信号端CK2相连，第十晶体管M10的第一极与输出信号端Out相连，第十晶体管M10的第二极与第一电容C1的第二端相连。并且，第十晶体管M10在第二时钟信号端CK2的信号的控制下处于导通状态时，可以将输出信号端Out的信号提供给第一电容C1的第二端。

为了避免第一电容C1的第二端浮接对电路的稳定性造成干扰，在具体实施时，在本发明实施例提供的移位寄存器中，如图7b与图7c所示，移位寄存器还可以包括：第二稳定控制模块8。如图7b所示，第二稳定控制模块8可以用于在第二节点N2的控制下，将输出信号端Out的信号提供给第一电容C1的第二端。或者，如图7c所示，第二稳定控制模块8也可以用于在第二节点N2的控制下，将第二参考信号端Vref2的信号提供给第一电容C1的第二端。这样也可以减少第一电容C1的第二端处于浮接的状态，从而可以使电路稳定的输出信号。

在具体实施时，在本发明实施例提供的移位寄存器中，如图7b与图7c所示，第二稳定控制模块8可以包括：第十一晶体管M11。其中，如图7b所示，第十一晶体管M11的控制极与第二节点N2相连，第十一晶体管M1的第一极与第二参考信号端Vref2相连，第十一晶体管M11的第二极与第一电容C1的第二端相连。这样第十一晶体管M11在第二节点N2的信号的控制下处于导通状态时，可以将第二参考信号端Vref2的信号提供给第一电容C1的第二端。或者，如图7c所示，第十一晶体管M11的控制极与第二节点N2相连，第十一晶体管M11的第一极与输出信号端Out相连，第十一晶体管M11的第二极与第一电容C1的第二端相连。这样第十一晶体管M11在第二节点N2的信号的控制下处于导通状态时，可以将输出信号端Out的信号提供给第一电容C1的第二端。

在具体实施时，在本发明实施例提供的移位寄存器中，上述各晶体管均是以P型晶体管为例示出的，对于上述晶体管为N型晶体管的情况，设计原理与本发明相同，也属于本发明保护的范围。

以上仅是举例说明本发明实施例提供的移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

为了简化制备工艺，在本发明实施例提供的移位寄存器中，如图4a至图7c所示，所有晶体管可以均为P型晶体管。当然，所有晶体管也可以均为N型晶体管，在此不作限定。

具体地，在本发明实施例提供的移位寄存器中，P型晶体管在低电平信号作用下导通，在高电平信号作用下截止；N型晶体管在高电平信号作用下导通，在低电平信号作用下截止。

具体地，在本发明实施例提供的移位寄存器中，上述各晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。上述晶体管的控制极为其栅极，并且根据上述各晶体管的类型以及各晶体管的栅极的信号的不同，可以将上述晶体管的第一极作为源极，第二极作为漏极，或者将晶体管的第一极作为漏极，第二极作为源极，在此不作具体区分。

下面结合电路时序图对本发明实施例提供的移位寄存器的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电平，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。

实施例一、

以图4a所示的移位寄存器为例，第一晶体管M1受第一时钟信号端CK1的信号的控制将第二时钟信号端CK2的信号提供给第三节点N3。并且，第三晶体管M3受第一节点N1的信号的控制将节点控制信号端CS的信号提供给第二节点N2。对应的输入输出时序图如图8a所示。具体地，主要选取图8a所示的输入输出时序图中的输入阶段T1、输出阶段T2、输出完成阶段T3以及输出保持阶段T4四个阶段。其中，第一参考信号端Vref1的信号为低电平信号，第二参考信号端Vref2的信号为高电平信号。

在输入阶段T1，In＝0，CK1＝0，CK2＝1，CS＝0。

由于CK1＝0，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均导通。导通的第五晶体管M5将第一参考信号端Vref1的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平信号，以使第三电容C3充电，以及控制第九晶体管M9导通并将第二参考信号端Vref2的高电平信号提供给输出信号端Out，使输出信号端Out输出高电平信号。导通的第四晶体管M4将输入信号端In的低电平信号提供给第一节点N1，使第一节点N1的信号为低电平信号，以控制与第三晶体管M3与第六晶体管M6均导通。导通的第三晶体管M3将节点控制信号端CS的低电平信号提供给第二节点N2，进一步使第二节点N2的信号为低电平信号。导通的第六晶体管M6将第二时钟信号端CK2的高电平信号输入第一电容C1，使第一电容C1充电。由于CK2＝1，因此第七晶体管M7截止。导通的第一晶体管M1将第二时钟信号端CK2的高电平信号提供给第三节点N3，使第三节点N3的电平为高电平，从而使第三节点N3与第二节点N2的电平相反，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。

之后，In＝0，CK1＝1，CK2＝1，CS＝1。

由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。由于CK2＝1，因此第七晶体管M7截止。因此第一节点N1与第三节点N3均处于浮接状态。由于第一节点N1处于浮接状态，由于第一电容C1的作用可以保持第一节点N1为低电平信号，以控制第三晶体管M3导通并将节点控制信号端CS的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号，以控制第九晶体管M9截止。由于第三节点N3处于浮接状态，由于第二电容C2的作用，可以保持第三节点N3为高电平信号，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响，使输出信号端Out保持输出高电平信号。

在输出阶段T2，In＝1，CK1＝1，CK2＝0，CS＝1。

由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。因此第一节点N1处于浮接状态，由于第一电容C1的作用可以保持第一节点N1为低电平信号，以控制第三晶体管M3与第六晶体管M6均导通。导通的第三晶体管M3将节点控制信号端CS的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号，以控制第九晶体管M9截止。导通的第六晶体管M6将第二时钟信号端CK2的低电平信号提供给第七晶体管M7，由于第一电容C1的作用，可以使第一节点N1被进一步拉低，从而使第三晶体管M3与第六晶体管M6完全导通。由于CK2＝0，因此第七晶体管M7导通，因此第二时钟信号端CK2的低电平信号可以通过完全导通的第六晶体管M6与第七晶体管M7提供给第三节点N3，使第三节点N3的信号为低电平信号，从而使第三节点N3与第二节点N2的电平相反，以控制第八晶体管M8导通并将第一参考信号端Vref1的低电平信号提供给输出信号端Out，使输出信号端Out输出低电平的信号。

之后，In＝1，CK1＝1，CK2＝1，CS＝1。

由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。由于CK2＝1，因此第七晶体管M7截止。因此第一节点N1与第三节点N3均处于浮接状态。由于第一节点N1处于浮接状态，由于第一电容C1的作用可以保持第一节点N1为低电平信号，以控制第三晶体管M3导通并将节点控制信号端CS的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号，以控制第九晶体管M9截止。由于第三节点N3处于浮接状态，由于第二电容C2的作用，可以保持第三节点N3为低电平信号，以控制第八晶体管M8导通并将第一参考信号端Vref1的低电平信号提供给输出信号端Out，使输出信号端Out输出低电平的信号。

在输出完成阶段T3，In＝1，CK1＝0，CK2＝1，CS＝0。

由于CK1＝0，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均导通。导通的第四晶体管M4将输入信号端In的高电平信号提供给第一节点N1，使第一节点N1的信号为高电平信号，以控制第三晶体管M3与第六晶体管M6均截止。导通的第五晶体管M5将第一参考信号端Vref1的低电平信号提供给第二节点N2，使第二节点N2的信号为低电平信号，以使第三电容C3充电，以及控制第九晶体管M9导通并将第二参考信号端Vref2的高电平信号提供给输出信号端Out，使输出信号端Out输出高电平信号。由于CK2＝1，因此第七晶体管M7截止。导通的第一晶体管M1将第二时钟信号端CK2的高电平信号提供给第三节点N3，使第三节点N3的信号为高电平信号，从而使第三节点N3与第二节点N2的电平相反，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。

之后，In＝1，CK1＝1，CK2＝1，CS＝1。

由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。由于CK2＝1，因此第七晶体管M7截止。因此第一节点N1、第二节点N2与第三节点N3均处于浮接状态。由于第一节点N1处于浮接状态，由于第一电容C1的作用可以保持第一节点N1为高电平信号，以控制第三晶体管M3与第六晶体管M6截止。由于第二节点N2浮接，由于第三电容C3的作用可以保持第二节点N2的信号为低电平信号，以控制第九晶体管M9导通并将第二参考信号端Vref2的高电平信号提供给输出信号端Out，使输出信号端Out输出高电平信号。由于第三节点N3处于浮接状态，由于第二电容C2的作用，可以保持第三节点N3为高电平信号，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。

在输出保持阶段T4，In＝1，CK1＝1，CK2＝0，CS＝1。

由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。因此第一节点N1、第二节点N2与第三节点N3均处于浮接状态。由于第一节点N1处于浮接状态，由于第一电容C1的作用可以保持第一节点N1为高电平信号，以控制第三晶体管M3与第六晶体管M6截止。由于第二节点N2浮接，由于第三电容C3的作用可以保持第二节点N2的信号为低电平信号，以控制第九晶体管M9导通并将第二参考信号端Vref2的高电平信号提供给输出信号端Out，使输出信号端Out输出高电平信号。由于第三节点N3处于浮接状态，由于第二电容C2的作用，可以保持第三节点N3为高电平信号，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。

之后，In＝1，CK1＝1，CK2＝1，CS＝1。由于CK1＝1，因此第一晶体管M1、第四晶体管M4与第五晶体管M5均截止。因此，此时的工作过程与本阶段中In＝1，CK1＝1，CK2＝0，CS＝1时的工作过程基本相同，在此不作赘述。

在实施例一中，在输出保持阶段T4之后，一直重复执行输出完成阶段T3和输出保持阶段T4的工作过程，直至输入信号端的信号再次为高电平信号为止。

本发明实施例提供的上述移位寄存器可以完成低电平的移位输出，适用于栅极扫描电路。并且本发明实施例提供的移位寄存器，采用两个时钟信号端，每半个周期分别给第一节点、第二节点以及第三节点重写电平，其他时间通过电容保持节点电平，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。

节点控制信号端与第一时钟信号端为同一信号端的移位寄存器的结构如图4b所示，其工作过程可以参见实施例一中移位寄存器的工作过程，在此不作赘述。并且，在图4b所示的移位寄存器的基础上增加第十晶体管M10后的移位寄存器，即如图7a所示的移位寄存器的结构，由于第十晶体管M10受第二时钟信号端CK2的控制，因此在CK2＝0时，第十晶体管M10导通并将输出信号端Out的信号提供给第一电容C1的第二端，以在输出阶段T2与输出保持阶段T4避免第一电容C1的第二端浮接，进一步提高电路稳定性。图7a所示的移位寄存器的其余工作过程也可以参见实施例一中移位寄存器的工作过程，在此不作赘述。

在图4b所示的移位寄存器的基础上增加与第二参考信号端Vref2连接的第十一晶体管M11后的移位寄存器，即如图7b所示的移位寄存器的结构，由于第十一晶体管M11受第二节点N2的信号的控制，因此在第二节点N2的信号为低电平信号时，第十一晶体管M11导通并将第二参考信号端Vref2的信号提供给第一电容C1的第二端，以至少在输出保持阶段T4避免第一电容C1的第二端浮接，进一步提高电路稳定性。图7b所示的移位寄存器的其余工作过程也可以参见实施例一中移位寄存器的工作过程，在此不作赘述。

在图4b所示的移位寄存器的基础上增加与输出信号端Out连接的第十一晶体管M11后的移位寄存器，即如图7c所示的移位寄存器的结构，由于第十一晶体管M11受第二节点N2的信号的控制，因此在第二节点N2的信号为低电平信号时，第十一晶体管M11导通并将输出信号端Out的信号提供给第一电容C1的第二端，以至少在输出保持阶段T4避免第一电容C1的第二端浮接，进一步提高电路稳定性。图7c所示的移位寄存器的其余工作过程也可以参见实施例一中移位寄存器的工作过程，在此不作赘述。

实施例二、

以图5a所示的移位寄存器为例，第二晶体管M2受第二节点N2的信号控制将第二参考信号端Vref2的信号提供给第三节点N3。并且，第三晶体管M3受第一节点N1的信号的控制将节点控制信号端CS的信号提供给第二节点N2。对应的输入输出时序图如图8a所示。其中，第一参考信号端Vref1的信号为低电平信号，第二参考信号端Vref2的信号为高电平信号。

图5a所示的移位寄存器为在图4a所示的移位寄存器的基础上去除了第一晶体管M1，增加了第二晶体管M2。在图5a所示的移位寄存器中，由于第二晶体管M2受第二节点N2的信号的控制，在第二节点N2的信号为低电平信号，可以控制第二晶体管M2导通以将第二参考信号端Vref2的高信号提供给第三节点N3，使第三节点N3的信号为高电平信号，从而使第三节点N3的电平与第二节点N2的电平相反，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。在第二节点N2的信号为高电平信号时，还控制第二晶体管M2截止。图5a所示的移位寄存器的其余工作过程可以参见实施例一中移位寄存器的工作过程，在此不作赘述。

本发明实施例提供的上述移位寄存器可以完成低电平的移位输出，适用于栅极扫描电路。并且本发明实施例提供的移位寄存器，采用两个时钟信号端，每半个周期分别给第一节点、第二节点以及第三节点重写电平，其他时间通过电容保持节点电平，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。

在节点控制信号端与第一时钟信号端为同一信号端时的移位寄存器如图5b所示，其工作过程可以参见实施例二中移位寄存器的工作过程，在此不作赘述。

实施例三、

以图6a所示的移位寄存器为例，第二晶体管M2受第二节点N2的信号控制将第二参考信号端Vref2的信号提供给第三节点N3。并且，第三晶体管M3受第三节点N3的信号的控制将节点控制信号端CS的信号提供给第二节点N2。对应的输入输出时序图如图8b所示。其中，第一参考信号端Vref1的信号为低电平信号，第二参考信号端Vref2的信号为高电平信号，节点控制信号端CS的信号为高电平信号。

图6a所示的移位寄存器为在图5a所示的移位寄存器的基础上改变了第三晶体管的连接关系，即第三晶体管M3受第三节点N3的信号的控制导通以将节点控制信号端CS的高电平信号提供给第二节点N2。在图6a所示的移位寄存器中，在第三节点N3的信号为低电平信号时，可以控制第三晶体管M3导通以将节点控制信号端CS的高电平信号提供给第二节点N2，使第二节点N2的信号为高电平信号，从而使第三节点N3的电平与第二节点N2的电平相反，以控制第八晶体管M8截止，避免第八晶体管M8导通对输出信号端Out的影响。在第三节点N3的信号为高电平信号时，还控制第三晶体管M3截止。图6a所示的移位寄存器的其余工作过程可以参见实施例二中移位寄存器的工作过程，在此不作赘述。

本发明实施例提供的上述移位寄存器可以完成低电平的移位输出，适用于栅极扫描电路。并且本发明实施例提供的移位寄存器，采用两个时钟信号端，每半个周期分别给第一节点、第二节点以及第三节点重写电平，其他时间通过电容保持节点电平，保持了输出波形的稳定输出，使移位寄存器的电路运行稳定；且采用两个时钟信号可以使工艺窗口大，在阈值漂移严重的情况下，也能实现正常的输出。

在节点控制信号端与第二参考信号端为同一信号端时的移位寄存器如图6b所示，其工作过程可以参见实施例三中移位寄存器的工作过程，在此不作赘述。

基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图9所示，包括：

S901、输入阶段，向输入信号端和第一时钟信号端提供第一电平信号，向第二时钟信号端提供第二电平信号，输出信号端输出第二电平信号；

S902、输出阶段，向输入信号端和第一时钟信号端提供第二电平信号，向第二时钟信号端提供第一电平信号，输出信号端输出第一电平信号；

S903、输出完成阶段，向输入信号端和第二时钟信号端提供第二电平信号，向第一时钟信号端提供第一电平信号，输出信号端输出第二电平信号；

S904、输出保持阶段，向输入信号端和第一时钟信号端提供第二电平信号，向第二时钟信号端提供第一电平信号，输出信号端输出第二电平信号。

可选地，在本发明实施例提供的上述移位寄存器的驱动方法中，如图8a与图8b所示，第一电平信号可以为低电平信号，对应地，第二电平信号为高电平信号；或者反之，第一电平信号也可以为高电平信号，对应地，第二电平信号为低电平信号，具体需要根据晶体管是N型晶体管还是P型晶体管而定，在此不作限定。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图10所示，包括：级联的多个本发明实施例提供的上述任一种移位寄存器SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，N为栅极驱动电路中移位寄存器的总数；

第一级移位寄存器SR(1)的输入信号端In与起始信号端STV相连；

除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端In分别与其相连的上一级移位寄存器SR(n-1)的输出信号端Out_n-1相连。上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

在具体实施时，在本发明实施例提供的栅极驱动电路中，各级移位寄存器的第一参考信号端可以均与同一第一参考直流信号端相连，各级移位寄存器的第二参考信号端可以均与同一第二参考直流信号端相连。

具体地，在本发明实施例提供的上述栅极驱动电路中，第2k-1级移位寄存器的第一时钟信号端和第2k级移位寄存器的第二时钟信号端可以均与同一时钟端即第一时钟端相连；第2k-1级移位寄存器的第二时钟信号端和第2k级移位寄存器的第一时钟信号端可以均与同一时钟端即第二时钟端ck2相连；其中，k为正整数。这样可以使各级移位寄存器输出的信号无交叠，如图11a所示。并且，第一时钟端的信号与第二时钟端的信号周期相同，占空比相同，但是时序不同。

具体地，在本发明实施例提供的上述栅极驱动电路中，第4m-3级移位寄存器的第一时钟信号端和第4m-1级移位寄存器的第二时钟信号端可以均与同一时钟端即第三时钟端相连；第4m-3级移位寄存器的第二时钟信号端和第4m-1级移位寄存器的第一时钟信号端可以均与同一时钟端即第四时钟端相连。第4m-2级移位寄存器的第一时钟信号端和第4m级移位寄存器的第二时钟信号端可以均与同一时钟端即第五时钟端相连；第4m-2级移位寄存器的第二时钟信号端和第4m级移位寄存器的第一时钟信号端可以均与同一时钟端即第六时钟端相连；其中，m为正整数。这样可以使各级移位寄存器输出的信号有交叠，如图11b所示。并且，第三时钟端的信号、第四时钟端的信号、第五时钟端的信号以及第六时钟端的信号周期相同，占空比相同，但是时序不同。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述移位寄存器相似，因此该显示装置的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。

在具体实施时，本发明实施例提供的上述显示装置可以为有机发光显示装置也可以为液晶显示装置，在此不作限定。

在具体实施时，本发明实施例提供的上述显示装置可以为全面屏显示装置，或者也可以为柔性显示装置等，在此不作限定。

在具体实施时，本发明实施例提供的上述显示装置可以为如图12所示的全面屏的手机。当然，本发明实施例提供的上述显示装置也可以为平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；通过设置第二控制模块以使第三节点的电平与第二节点的电平相反，并且通过第二控制模块与其余五个模块的相互配合，可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种移位寄存器，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、耦合控制模块以及输出模块；

所述输入模块用于在第一时钟信号端的控制下，将输入信号端的信号提供给第一节点以及将第一参考信号端的信号提供给第二节点；

所述第一控制模块用于在所述第一节点或第三节点的信号的控制下将节点控制信号端的信号提供给所述第二节点；

所述第二控制模块用于使所述第三节点的电平与所述第二节点的电平相反；

所述耦合控制模块用于保持所述第一节点的电平稳定；

所述第三控制模块用于在第二时钟信号端和所述第一节点的信号的控制下，将所述第二时钟信号端的信号提供给所述第三节点；

所述输出模块用于在所述第三节点的信号的控制下将所述第一参考信号端的信号提供给输出信号端，在所述第二节点的信号的控制下将第二参考信号端的信号提供给所述输出信号端。

2.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第一晶体管；

所述第一晶体管的控制极与所述第一时钟信号端相连，所述第一晶体管的第一极与所述第二时钟信号端相连，所述第一晶体管的第二极与所述第三节点相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第二晶体管；

所述第二晶体管的控制极与所述第二节点相连，所述第二晶体管的第一极与所述第二参考信号端相连，所述第二晶体管的第二极与所述第三节点相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第三晶体管；

所述第三晶体管的控制极与所述第一节点或所述第三节点相连，所述第三晶体管的第一极与所述节点控制信号端相连，所述第三晶体管的第二极与所述第二节点相连。

5.如权利要求4所述的移位寄存器，其特征在于，所述第三晶体管的控制极与所述第一节点相连，所述节点控制信号端与所述第一时钟信号端为同一信号端。

6.如权利要求4所述的移位寄存器，其特征在于，所述第三晶体管的控制极与所述第三节点相连，所述节点控制信号端与所述第二参考信号端为同一信号端。

7.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第四晶体管与第五晶体管；

所述第四晶体管的控制极与所述第一时钟信号端相连，所述第四晶体管的第一极与所述输入信号端相连，所述第四晶体管的第二极与所述第一节点相连；

所述第五晶体管的控制极与所述第一时钟信号端相连，所述第五晶体管的第一极与所述第一参考信号端相连，所述第五晶体管的第二极与所述第二节点相连。

8.如权利要求1所述的移位寄存器，其特征在于，所述第三控制模块包括：第六晶体管与第七晶体管；

所述第六晶体管的控制极与所述第一节点相连，所述第六晶体管的第一极与所述第二时钟信号端相连，所述第六晶体管的第二极与所述耦合控制模块以及所述第七晶体管的第一极相连；

所述第七晶体管的控制极与所述第二时钟信号端相连，所述第七晶体管的第二极与所述第三节点相连。

9.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第八晶体管、第九晶体管、第二电容与第三电容；

所述第八晶体管的控制极与所述第三节点相连，所述第八晶体管的第一极与所述第一参考信号端相连，所述第八晶体管的第二极与所述输出信号端相连；

所述第九晶体管的控制极与所述第二节点相连，所述第九晶体管的第一极与所述第二参考信号端相连，所述第九晶体管的第二极与所述输出信号端相连；

所述第二电容的第一端与所述第三节点相连，所述第二电容的第二端与所述输出信号端相连；

所述第三电容的第一端与所述第二节点相连，所述第三电容的第二端与所述第二参考信号端相连。

10.如权利要求1-9任一项所述的移位寄存器，其特征在于，所述耦合控制模块包括第一电容；所述第一电容的第一端与所述第一节点相连，所述第一电容的第二端与所述第三控制模块相连。

11.如权利要求10所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一稳定控制模块，用于在所述第二时钟信号端的控制下，将输出信号端的信号提供给所述第一电容的第二端。

12.如权利要求11所述的移位寄存器，其特征在于，所述第一稳定控制模块包括：第十晶体管；

所述第十晶体管的控制极与所述第二时钟信号端相连，所述第十晶体管的第一极与所述输出信号端相连，所述第十晶体管的第二极与所述第一电容的第二端相连。

13.如权利要求10所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二稳定控制模块，用于在所述第二节点的控制下，将所述输出信号端或所述第二参考信号端的信号提供给所述第一电容的第二端。

14.如权利要求13所述的移位寄存器，其特征在于，所述第二稳定控制模块包括：第十一晶体管；所述第十一晶体管的控制极与所述第二节点相连，所述第十一晶体管的第一极与所述输出信号端或所述第二参考信号端相连，所述第十一晶体管的第二极与所述第一电容的第二端相连。

15.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-14任一项所述的移位寄存器；

第一级移位寄存器的输入信号端与起始信号端相连；

除所述第一级移位寄存器之外，其余各级所述移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的输出信号端相连。

16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。

17.一种如权利要求1-14任一项所述的移位寄存器的驱动方法，其特征在于，包括：

输入阶段，向所述输入信号端和所述第一时钟信号端提供第一电平信号，向所述第二时钟信号端提供第二电平信号，所述输出信号端输出第二电平信号；

输出阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第一电平信号；

输出完成阶段，向所述输入信号端和所述第二时钟信号端提供第二电平信号，向所述第一时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号；

输出保持阶段，向所述输入信号端和所述第一时钟信号端提供第二电平信号，向所述第二时钟信号端提供第一电平信号，所述输出信号端输出第二电平信号。