CN104795106A - 移位寄存器及驱动方法、驱动电路、阵列基板和显示装置 - Google Patents

Abstract

本发明提供了一种移位寄存器及其驱动方法、驱动电路、阵列基板和显示装置，包括：第一晶体管由输入信号控制，用于将第一参考电压传输至第一节点；第二晶体管由第一时钟信号控制，用于将第二参考电压传输至第一节点；第三晶体管由第一节点的电压控制，用于将第一参考电压传输至第三节点；第四晶体管由第一节点的电压控制，用于将第一参考电压传输至移位寄存器的输出端；第五晶体管由第二时钟信号控制，用于将输入信号传输至第三节点；第六晶体管由第二参考电压控制，用于将第三节点的电压传输至第二节点；第七晶体管由第二节点的电压控制，用于将第三时钟信号传输至输出端，从而避免了由于第二节点竞争导致的移位寄存器失效的问题。

Description

移位寄存器及驱动方法、驱动电路、阵列基板和显示装置

技术领域

本发明涉及驱动技术领域，更具体地说，涉及一移位寄存器及其驱动方法、栅极驱动电路、阵列基板以及显示装置。

背景技术

现有的一种移位寄存器，如图1所示，包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第一电容C01和第二电容C02，其中，第一晶体管M1由第一节点N01的电压控制，用于将第一电压VDD传输至移位寄存器的输出端OUT01；第二晶体管M2由第二节点N02的电压控制，用于将第三时钟信号CK3’传输至移位寄存器的输出端OUT01；第三晶体管M3由第二节点N02的电压控制，用于将第一电压VDD传输至第一节点N01；第四晶体管M4由第一时钟信号CK1’控制，用于将第二电压VEE传输至第一节点N01；第五晶体管M5由第一节点N01的电压控制，用于将第一电压VDD传输至第二节点N02；第六晶体管M6由第二时钟信号CK2’控制，用于将输入信号IN01传输至第二节点N02。

但是，上述移位寄存器电路中，由于第二节点N02既与第五晶体管M5电连接，又与第六晶体管M6电连接，即第二节点N02存在竞争，因此，在第五晶体管M5或第六晶体管M6发生阈值漂移、以及第五晶体管M5或第六晶体管M6存在漏电流时，会导致第二晶体管M2无法完全打开，从而导致移位寄存器无法正常工作以及栅极驱动电路失效。

发明内容

有鉴于此，本发明提供了一种移位寄存器及其驱动方法、驱动电路、阵列基板和显示装置，以解决现有技术中由于第二节点存在竞争，而导致的第五晶体管和第六晶体管在发生漂移或存在漏电流时，移位寄存器无法正常工作以及栅极驱动电路失效的问题。

为实现上述目的，本发明提供如下技术方案：

本发明实施例提供一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一节点、第二节点、第三节点、第一电容和第二电容，其中，

所述第一晶体管由输入信号控制，用于将第一参考电压传输至所述第一节点；

所述第二晶体管由第一时钟信号控制，用于将第二参考电压传输至所述第一节点，所述第二参考电压小于所述第一参考电压；

所述第三晶体管由所述第一节点的电压控制，用于将所述第一参考电压传输至所述第三节点；

所述第四晶体管由所述第一节点的电压控制，用于将所述第一参考电压传输至所述移位寄存器的输出端；

所述第五晶体管由第二时钟信号控制，用于将所述输入信号传输至所述第三节点；

所述第六晶体管由所述第二参考电压控制，用于将所述第三节点的电压传输至所述第二节点；

所述第七晶体管由所述第二节点的电压控制，用于将第三时钟信号传输至所述输出端；

所述第一电容的一端输入所述第一参考电压，另一端输入所述第一节点的电压；

所述第二电容的一端输入所述第二节点的电压，另一端输入所述输出端的电压。

本发明实施例还提供一种栅极驱动电路，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为上述任一项所述的移位寄存器。

本发明实施例还提供一种阵列基板，包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成呈阵列排布的像素阵列和设置在所述阵列基板至少一侧的如上所述的栅极驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。

本发明实施例还提供一种显示装置，包括如上所述的阵列基板。

与现有技术相比，本发明所提供的技术方案具有以下优点：

本发明所提供的移位寄存器及其驱动方法、驱动电路、阵列基板和显示装置，由于第二节点的电压是由第三节点通过第六晶体管提供的，因此，第二节点并不存在竞争问题，从而避免了晶体管发生阈值偏移或漏电流而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题，且使得移位寄存器以及栅极驱动电路的功耗较低、电路较稳定。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的一种移位寄存器的结构示意图；

图2为本发明的一个实施例提供的一种移位寄存器的结构示意图；

图3为本发明的一个实施例提供的另一种移位寄存器的结构示意图；

图4为本发明的一个实施例提供的又一种移位寄存器的结构示意图；

图5为本发明的另一个实施例提供的一种移位寄存器的结构示意图；

图6为本发明的另一个实施例提供的另一种移位寄存器的结构示意图；

图7为本发明的又一个实施例提供的移位寄存器的驱动方法的流程图；

图8为本发明的又一个实施例提供的移位寄存器的驱动信号示意图；

图9为本发明的其他实施例提供的一种栅极驱动电路的结构示意图；

图10为本发明的其他实施例提供的另一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的一个实施例提供了一种移位寄存器，如图2所示，包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一节点N1、第二节点N2、第三节点N3、第一电容C1和第二电容C2，其中，第一晶体管T1由输入信号IN控制，用于将第一参考电压VGH传输至第一节点N1；第二晶体管T2由第一时钟信号CLK1控制，用于将第二参考电压VGL传输至第一节点N1，其中第二参考电压VGL小于第一参考电压VGH；第三晶体管T3由第一节点N1的电压控制，用于将第一参考电压VGH传输至第三节点N3；第四晶体管T4由第一节点N1的电压控制，用于将第一参考电压VGH传输至移位寄存器的输出端OUT；第五晶体管T5由第二时钟信号CLK2控制，用于将输入信号IN传输至第三节点N3；第六晶体管T6由第二参考电压VGL控制，用于将第三节点N3的电压传输至第二节点N2；第七晶体管T7由第二节点N2的电压控制，用于将第三时钟信号CLK3传输至输出端OUT；第一电容C1的一端输入第一参考电压VGH，另一端输入第一节点N1的电压；第二电容C2的一端输入第二节点N2的电压，另一端输入输出端OUT的电压。

具体地，如图2所示，该移位寄存器包括输入信号端IN、第一参考电压端VGH、第二参考电压端VGL、第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3，其中，第一晶体管T1的栅极与输入信号端IN电连接，第一晶体管T1的第一极(如源极)与第一参考电压端VGH电连接，第一晶体管T1的第二极(如漏极)与第一节点N1电连接；第二晶体管T2的栅极与第一时钟信号端CLK1电连接，第二晶体管T2的第一极(如源极)与第二参考电压端VGL电连接，第二晶体管T2的第二极(如漏极)与第一节点N1电连接；第三晶体管T3的栅极与第一节点N1电连接，第三晶体管T3的第一极(如源极)与第一晶体管T1的第一极(如源极)或与第一参考电压端VGH电连接，第三晶体管T3的第二极(如漏极)与第三节点N3电连接；第四晶体管T4的栅极与第一节点N1电连接，第四晶体管T4的第一极(如源极)与第一参考电压端VGH电连接，第四晶体管T4的第二极(如漏极)与输出端OUT电连接；第五晶体管T5的栅极与第二时钟信号端CLK2电连接，第五晶体管T5的第一极(如源极)与输入信号端IN电连接，第五晶体管T5的第二极(如漏极)与第三节点N3电连接；第六晶体管T6的栅极与第二晶体管T2的第一极(如源极)电连接，第六晶体管T6的第一极(如源极)与第三节点N3电连接，第六晶体管T6的第二极(如漏极)与第二节点N2电连接；第七晶体管T7的栅极与第二节点N2电连接，第七晶体管T7的第一极(如源极)与第三时钟信号端CLK3电连接，第七晶体管T7的第二极(如漏极)与输出端OUT电连接；第一电容C1的一端与第四晶体管T4的第一极(如源极)电连接，另一端与第四晶体管T4的栅极电连接；第二电容C2的一端与第七晶体管T7的栅极电连接，另一端与输出端OUT电连接。本实施例中，所有晶体管的第一极均优选为源极，第二极均优选为漏极，但是，本发明并不仅限于此。

上述移位寄存器中，由于第二节点N2的电压是由第三节点N3通过第六晶体管T6提供的，因此，第二节点N2并不存在竞争问题，从而避免了晶体管发生阈值偏移或漏电流而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题，且使得移位寄存器以及栅极驱动电路的功耗较低、电路较稳定。

在本发明的另一实施例中，如图3所示，上述移位寄存器还可包括第八晶体管T8，该第八晶体管T8由第三节点N3的电压控制，用于将第一参考电压VGH传输至第一节点N1。其中，第八晶体管T8的栅极与第三节点N3电连接，第八晶体管T8的第一极(如源极)与第一参考电压端VGH电连接，第八晶体管T8的第二极(如漏极)与第一节点N1电连接。这种结构的移位寄存器不仅能够避免第二节点N2的电位竞争，而且能够防止薄膜晶体管如第三晶体管T3发生阈值漂移时造成的移位寄存器电路失效。

在本发明的又一实施例中，如图4所示，该移位寄存器在图2所示的移位寄存器的基础上还包括第九晶体管T9；或者，在其他实施例中，如图5所示，该移位寄存器在图3所示的移位寄存器的基础上还包括第九晶体管T9。第九晶体管T9由第一时钟信号CLK1控制，用于将输入信号IN传输至第三节点N3。第九晶体管T9的栅极与第一时钟信号端CLK1电连接，第九晶体管T9的第一极(如源极)与输入信号端IN电连接，第九晶体管T9的第二极(如漏极)与第三节点N3电连接。该第九晶体管T9用于防止薄膜晶体管如第五晶体管T5发生阈值漂移时造成的移位寄存器电路失效。当然，在本发明的上述实施例中可以不采用第八晶体管T8和第九晶体管T9，以在保证移位寄存器功能的基础上提高电路的灵活性。

此外，在上述任一实施例提供的移位寄存器结构的基础上，本发明还提供的移位寄存器还可包括第十晶体管T10、第十一晶体管T11和第十二晶体管T12，其中，第十晶体管T10、第十一晶体管T11和第十二晶体管T12均由复位信号GAS控制，且第十晶体管T10用于将第一参考电压VGH传输至第一节点N1，第十一晶体管T11用于将第一参考电压VGH传输至第二节点N2，第十二晶体管T12用于将第二参考电压VGL传输至输出端OUT。

如图6所示，该移位寄存器还包括复位信号端GAS，第十晶体管T10的栅极与复位信号端GAS电连接，第十晶体管T10的第一极与第一参考电压端VGH电连接，第十晶体管T10的第二极与第一节点N1电连接；第十一晶体管T11的栅极与复位信号端GAS电连接，第十一晶体管T11的第一极与第一参考电压端VGH电连接，第十一晶体管T11的第二极与第二节点N2电连接；第十二晶体管T12的栅极与复位信号端GAS电连接，第十二晶体管T12的第一极与第二参考电压端VGL电连接，第十二晶体管T12的第二极与输出端OUT电连接。

如图6所示，由第十晶体管T10、第十一晶体管T11和第十二晶体管T12构成的复位电路，在移位寄存器输出一个周期的扫描信号后，向移位寄存器中输入复位信号，以对上述移位寄存器的电位进行复位，并将与移位寄存器相连的栅极线和像素单元中存储电容的电荷释放掉，以避免迟滞效应的影响。

需要说明的是，在本发明实施例中，移位寄存器中的各晶体管优选为P型晶体管，但本发明对此并不做限定，在本发明的其他实施例中，移位寄存器中的各晶体管还可以均为N型晶体管或部分为N型晶体管，部分为P型晶体管，具体视情况而定。

本实施例提供的移位寄存器，由于第二节点的电压是由第三节点通过第六晶体管提供的，因此，第二节点并不存在竞争问题，从而避免了晶体管发生阈值偏移或漏电流而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题，且使得移位寄存器以及栅极驱动电路的功耗较低、电路较稳定。

本发明的实施例还提供了一种移位寄存器的驱动方法，应用于上述任一实施例提供的移位寄存器，该方法的流程图如图7所示，包括：

S701：第一时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入第一电平信号，向所述第一时钟信号端输入第二电平信号，所述第一电平大于所述第二电平；

本实施例中，以图5所示的移位寄存器为例进行说明，其中，图5中的晶体管均为PMOS管，该PMOS管在输入低电平信号时导通，在输入高电平信号时关闭。由于第一电平大于第二电平，因此，本实施例中以第一电平为高电平，第二电平为低电平进行描述。

如图8所示，在移位寄存器开始工作之前，也就是第一时刻t1，向输入信号端IN、第二时钟信号端CLK2、第三时钟信号端CLK3输入高电平，向第一时钟信号端CLK1输入低电平信号，此时，第一晶体管T1、第五晶体管T5、第七晶体管T7和第八晶体管T8关闭，其他晶体管导通，从而使得第一节点N1保持在低电位状态，第三节点N3保持在高电位状态，进而可以在输入有效的输入信号IN之前对移位寄存器进行初始化，以确保输出端OUT稳定的输出高电平信号。

S702：第二时刻，向所述第一时钟信号端和第三时钟信号端输入第一电平信号，向所述输入信号端和第二时钟信号端输入第二电平信号；

第二时刻t2，向第一时钟信号端CLK1和第三时钟信号端CLK3输入高电平信号，向输入信号端IN和第二时钟信号端CLK2输入低电平信号，此时，第二晶体管T2、第三晶体管T3、第四晶体管T4、第八晶体管T8和第九晶体管T9关闭，其他晶体管导通，从而使得第三节点N3为低电位，第一节点N1为高电位，输出端OUT输出高电平信号。

S703：第三时刻，向所述输入信号端、第一时钟信号端和第二时钟信号端输入第一电平信号，向所述第三时钟信号端输入第二电平信号；

第三时刻t3，向输入信号端IN、第一时钟信号端CLK1和第二时钟信号端CLK2输入高电平信号，向第三时钟信号端CLK3输入低电平信号，此时，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第九晶体管T9关闭，其他晶体管导通，并且，由于第二电容C2的存在，第三时钟信号端CLK3由高电位到低电位的翻转，会将第二节点N2的电位拉至更低，从而使得输出端OUT稳定的输出低电平信号。

S704：第四时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入第一电平信号，向所述第一时钟信号端输入第二电平信号；

第四时刻t4，向输入信号端IN、第二时钟信号端CLK2和第三时钟信号端CLK3输入高电平信号，向第一时钟信号端CLK1输入低电平信号，此时，第一晶体管T1、第五晶体管T5、第七晶体管T7和第八晶体管T8关闭，其他晶体管导通，以使第一节点N1被重置为低电位，第二节点N2和第三节点N3为高电位，以保证输出端OUT稳定的输出高电平信号。

S705：第五时刻，向所述输入信号端、第一时钟信号端和第三时钟信号端输入第一电平信号，向所述第二时钟信号端输入第二电平信号。

第五时刻t5，向输入信号端IN、第一时钟信号端CLK1和第三时钟信号端CLK3输入高电平信号，向第二时钟信号端CLK2输入低电平信号，此时，第一晶体管T1、第二晶体管T2、第七晶体管T7、第八晶体管T8和第九晶体管T9关闭，其他晶体管导通，并且，由于第一电容C1的存在，因此，第一节点N1维持上一时刻的低电位，第二节点N2和第三节点N3维持在高电位，从而保证输出端OUT输出高电平信号。

在本发明的一个实施例提供的移位寄存器中，如图6所示，该移位寄存器还包括复位信号端GAS以及第十晶体管T10、第十一晶体管T11和第十二晶体管T12，所述驱动方法还包括：在第五时刻之后，向复位信号端GAS输入复位信号。

本实施例提供的移位寄存器的驱动方法，通过不同的时刻输入不同电平的信号来控制移位寄存器输出不同的电平信号，并且，由于第二节点的电压是由第三节点通过第六晶体管提供的，因此，第二节点并不存在竞争问题，从而避免了晶体管发生阈值偏移或漏电流而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题，且使得移位寄存器以及栅极驱动电路的功耗较低、电路较稳定。

本发明的实施例还提供了一种栅极驱动电路，包括：N个级联的移位寄存器；N个级联的移位寄存器包括第1级移位寄存器-第N级移位寄存器；其中，N为大于2的正整数；移位寄存器为本发明上述任一实施例所提供的移位寄存器。

在上述实施例的基础上，在本发明的一个实施例中，栅极驱动电路用于正向扫描，如图9所示，对于第1级移位寄存器，其输入信号为扫描起始信号，对于第n级移位寄存器，其输入信号为第n-1级移位寄存器的输出信号，其中，n为大于1，且不大于N的正整数。

在本发明的另一个实施例中，栅极驱动电路用于反向扫描，如图10所示，对于第N级移位寄存器，其输入信号为扫描起始信号，对于第n级移位寄存器，其输入信号为第n+1级移位寄存器的输出信号，其中，n为大于1，且小于N的正整数。本发明对此并不做限定，具体视情况而定。

由此可见，本发明实施例所提供的栅极驱动电路中，各级移位寄存器直接级联，逐级传递触发信号，避免了晶体管发生阈值偏移或漏电流而导致的移位寄存器无法正常工作以及栅极驱动电路失效的问题，且使得移位寄存器以及栅极驱动电路的功耗较低、电路较稳定。

本发明的实施例还提供了一种阵列基板，该阵列基板包括多条栅极线、与栅极线绝缘相交的数据线、由栅极线和数据线围合而成的呈阵列排布的像素阵列和设置在阵列基板至少一侧的栅极驱动电路，该栅极驱动电路为上述实施例提供的栅极驱动电路，该栅极驱动电路包括上述任一实施例提供的移位寄存器，其中，每个移位寄存器的输出端与一条栅极线电连接。

本发明的实施例还提供了一种显示装置，该显示装置包括上述实施例提供的阵列基板。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (16)

1.一种移位寄存器，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一节点、第二节点、第三节点、第一电容和第二电容，其中，

所述第一晶体管由输入信号控制，用于将第一参考电压传输至所述第一节点；

所述第二晶体管由第一时钟信号控制，用于将第二参考电压传输至所述第一节点，所述第二参考电压小于所述第一参考电压；

所述第三晶体管由所述第一节点的电压控制，用于将所述第一参考电压传输至所述第三节点；

所述第四晶体管由所述第一节点的电压控制，用于将所述第一参考电压传输至所述移位寄存器的输出端；

所述第五晶体管由第二时钟信号控制，用于将所述输入信号传输至所述第三节点；

所述第六晶体管由所述第二参考电压控制，用于将所述第三节点的电压传输至所述第二节点；

所述第七晶体管由所述第二节点的电压控制，用于将第三时钟信号传输至所述输出端；

所述第一电容的一端用于输入所述第一参考电压，另一端用于输入所述第一节点的电压；

所述第二电容的一端用于输入所述第二节点的电压，另一端用于输入所述输出端的电压。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括输入信号端、第一参考电压端、第二参考电压端、第一时钟信号端、第二时钟信号端和第三时钟信号端，所述第一晶体管的栅极与所述输入信号端电连接，所述第一晶体管的第一极与所述第一参考电压端电连接，所述第一晶体管的第二极与所述第一节点电连接；

所述第二晶体管的栅极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述第二参考电压端电连接，所述第二晶体管的第二极与所述第一节点电连接；

所述第三晶体管的栅极与所述第一节点电连接，所述第三晶体管的第一极与所述第一晶体管的第一极电连接，所述第三晶体管的第二极与所述第三节点电连接；

所述第四晶体管的栅极与所述第一节点电连接，所述第四晶体管的第一极与所述第一参考电压端电连接，所述第四晶体管的第二极与所述输出端电连接；

所述第五晶体管的栅极与所述第二时钟信号端电连接，所述第五晶体管的第一极与所述输入信号端电连接，所述第五晶体管的第二极与所述第三节点电连接；

所述第六晶体管的栅极与所述第二晶体管的第一极电连接，所述第六晶体管的第一极与所述第三节点电连接，所述第六晶体管的第二极与所述第二节点电连接；

所述第七晶体管的栅极与所述第二节点电连接，所述第七晶体管的第一极与所述第三时钟信号端电连接，所述第七晶体管的第二极与所述输出端电连接；

所述第一电容的一端与所述第四晶体管的第一极电连接，另一端与所述第四晶体管的栅极电连接；

所述第二电容的一端与所述第七晶体管的栅极电连接，另一端与所述输出端电连接。

3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包括第八晶体管，所述第八晶体管由所述第三节点的电压控制，用于将所述第一参考电压传输至所述第一节点。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第八晶体管的栅极与所述第三节点电连接，所述第八晶体管的第一极与所述第一参考电压端电连接，所述第八晶体管的第二极与所述第一节点电连接。

5.根据权利要求1-4任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括第九晶体管，所述第九晶体管由所述第一时钟信号控制，用于将所述输入信号传输至所述第三节点。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第九晶体管的栅极与所述第一时钟信号端电连接，所述第九晶体管的第一极与所述输入信号端电连接，所述第九晶体管的第二极与所述第三节点电连接。

7.根据权利要求6所述的移位寄存器，其特征在于，所述移位寄存器还包括第十晶体管、第十一晶体管和第十二晶体管，其中，

所述第十晶体管、第十一晶体管和第十二晶体管均由复位信号控制，且所述第十晶体管用于将所述第一参考电压传输至所述第一节点，所述第十一晶体管用于将所述第一参考电压传输至所述第二节点，所述第十二晶体管用于将所述第二参考电压传输至所述输出端。

8.根据权利要求7所述的移位寄存器，其特征在于，所述移位寄存器还包括复位信号端，所述第十晶体管的栅极与所述复位信号端电连接，所述第十晶体管的第一极与所述第一参考电压端电连接，所述第十晶体管的第二极与所述第一节点电连接；

所述第十一晶体管的栅极与所述复位信号端电连接，所述第十一晶体管的第一极与所述第一参考电压端电连接，所述第十一晶体管的第二极与所述第二节点电连接；

所述第十二晶体管的栅极与所述复位信号端电连接，所述第十二晶体管的第一极与所述第二参考电压端电连接，所述第十二晶体管的第二极与所述输出端电连接。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第一晶体管～所述第十二晶体管均为PMOS晶体管或NMOS管。

10.一种移位寄存器的驱动方法，应用于权利要求1-7任一项所述的移位寄存器，其特征在于，包括：

第一时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入第一电平信号，向所述第一时钟信号端输入第二电平信号，所述第一电平大于所述第二电平；

第二时刻，向所述第一时钟信号端和第三时钟信号端输入第一电平信号，向所述输入信号端和第二时钟信号端输入第二电平信号；

第三时刻，向所述输入信号端、第一时钟信号端和第二时钟信号端输入第一电平信号，向所述第三时钟信号端输入第二电平信号；

第四时刻，向所述输入信号端、第二时钟信号端和第三时钟信号端输入第一电平信号，向所述第一时钟信号端输入第二电平信号；

第五时刻，向所述输入信号端、第一时钟信号端和第三时钟信号端输入第一电平信号，向所述第二时钟信号端输入第二电平信号。

11.根据权利要求10所述的方法，其特征在于，所述移位寄存器还包括复位信号端，所述第十晶体管的栅极与所述复位信号端电连接，所述第十晶体管的第一极与所述第一参考电压端电连接，所述第十晶体管的第二极与所述第一节点电连接；所述第十一晶体管的栅极与所述复位信号端电连接，所述第十一晶体管的第一极与所述第一参考电压端电连接，所述第十一晶体管的第二极与所述第二节点电连接；所述第十二晶体管的栅极与所述复位信号端电连接，所述第十二晶体管的第一极与所述第二参考电压端电连接，所述第十二晶体管的第二极与所述输出端电连接，所述驱动方法还包括：

在第五时刻之后，向所述复位信号端输入复位信号。

12.一种栅极驱动电路，其特征在于，包括N个级联的移位寄存器，其中，N为大于2的正整数，所述移位寄存器为权利要求1-9任一项所述的移位寄存器。

13.根据权利要求12所述的驱动电路，其特征在于，所述N个级联的移位寄存器包括第1级移位寄存器…到第N级移位寄存器，对于第1级移位寄存器，其输入信号为扫描起始信号；

对于第n级移位寄存器，其输入信号为第n-1级移位寄存器的输出信号；n为大于1，且不大于N的正整数。

14.根据权利要求12所述的驱动电路，其特征在于，所述N个级联的移位寄存器包括第1级移位寄存器…到第N级移位寄存器，对于第N级移位寄存器，其输入信号为扫描起始信号；

对于第n级移位寄存器，其输入信号为第n+1级移位寄存器的输出信号；n为大于1，且小于N的正整数。

15.一种阵列基板，其特征在于，包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成呈阵列排布的像素阵列和设置在所述阵列基板至少一侧的如权利要求12栅极驱动电路，每个所述移位寄存器的输出端与一条所述栅极线电连接。

16.一种显示装置，其特征在于，包括权利要求15所述的阵列基板。