CN104425033A - 移位寄存器及包含其的移位寄存器组 - Google Patents

Abstract

本发明提供一种移位寄存器及包含其的移位寄存器组，该移位寄存器包括：前级信号接收单元,前级信号应以接收单元根据前级输出信号的电位以对应输出第一控制信号和第二控制信号；输出控制单元，输出控制单元与前级信号接收单元电性耦接于第一节点和第二节点，且输出控制单元根据第一控制信号和第二控制信号，以选择性的输出第二基准电压或第一时序脉冲信号对应的电位作为当级输出信号；以及稳压单元，稳压单元与前级信号接收单元、输出控制单元电性耦接于第一节点，且稳压单元根据相应脉冲信号对应的电位以维持第一节点的电位等于第一基准电压。本发明的移位寄存器相比于现有技术具有更加简化的电路结构，且输出更加稳定。

Description

移位寄存器及包含其的移位寄存器组

技术领域

本发明涉及一种移位寄存器，尤其是一种电路结构较为简易且输出稳定的移位寄存器及包含其的移位寄存器组。

背景技术

在数字电路技术中，移位寄存器作为寄存器的一种，存储在移位寄存器中的数据可以在移位脉冲作用下依次逐位完成移位，利用这一特征，通常情况下，一般都是将多个移位寄存器通过级联的方式连接在一起以组成一个移位寄存器组，可使得每一级移位寄存器输出的信号传输到下一级的移位寄存器中。这样一来，利用移位寄存器组中各个移位寄存器间信号传输的延迟时间，就可以藉由移位寄存器组来输出一组在时间上顺接的脉冲信号组，而这样一组脉冲信号经常就可以作为液晶显示面板的行扫描信号，以打开每一行上的像素单元中的薄膜晶体管进而使得液晶显示面板正常工作。

下面请参照图1A与图1B，图1A为现有技术中一种移位寄存器的电路架构图；而图1B为图1A中移位寄存器各个对应节点的信号波形时序图。移位寄存器10接收前一级移位寄存器的输出信号N-1、后一级移位寄存器的输出信号N+1、时序脉冲信号CLK以及反相时序脉冲信号XCLK等信号，以作为移位寄存器的控制信号，而外接低电压源VGL与高电压源VGH输出的电压则控制移位寄存器10输出信号N的振幅。需要说明的是，如图1B所示，在时间区间t0内输出信号N的输出电压是由P型晶体管P2与P3的通断所控制的，而且，更重要的是，P型晶体管P2的通断是由节点P的电位所控制，而P型晶体管P3的通断则是由反相时序脉冲信号XCLK所控制，此外，P型晶体管P1的通断则控制了节点Boost的电位，以防止时序脉冲信号CLK对输出信号N产生影响。

因此，P型晶体管P1和P2能否正常工作对整个电路运作起到了十分重要的作用，不过，为了使P型晶体管P1和P2正常工作，就必须使得节点P的电位处于逻辑低电平，而在时间区间t0内，总是在下一级输出信号N+1处于逻辑低电平时，才能打开P型晶体管P0从而利用低电压源VGL来拉低节点P的电位，故在其余时间内节点P的电位是依靠电容C0来维持节点P的低电位，但是这种方式会随着时间的推移，而导致该节点P的电位发生漂移，如果漂移量过大时，更是会影响P型晶体管P1和P2正常工作，从而造成电路失效进而影响稳定输出。另一方面，虽然具有周期性的反相时序脉冲信号XCLK能够周期性提供高电压源VGH的点位至输出节点，然而，由于晶体管的通断需要转换时间，所以在P型晶体管P3通断切换时，同样会造成输出信号N出现不稳定的现象。

发明内容

为了能够改善现有技术中移位寄存器输出不稳定的问题，并且希望进一步的简化其电路结构，故本发明提供了一种电路结构较为简易且输出稳定的移位寄存器及包含其的移位寄存器组。

本发明提供了一种移位寄存器，该移位寄存器包括：

前级信号接收单元，该前级信号接收单元电性连接第一基准电压源、第二基准电压源以及前级移位寄存器的输出端，以接收该第一基准电压源提供的第一基准电压、该第二基准电压源提供的第二基准电压以及该前级移位寄存器的输出端输出的前级输出信号，且该前级信号接收单元根据该前级输出信号的电位以对应输出第一控制信号和第二控制信号；

输出控制单元，该输出控制单元与该前级信号接收单元电性耦接于第一节点和第二节点，且该输出控制单元还电性连接该第二基准电压源与第一时序脉冲信号源，该输出控制单元根据该第一控制信号和该第二控制信号，以选择性的输出该第二基准电压或第一时序脉冲信号对应的电位作为当级输出信号；以及

稳压单元，该稳压单元与该前级信号接收单元、该输出控制单元电性耦接于该第一节点，且该稳压单元还电性连接该第一基准电压源与第二时序脉冲信号源，该稳压单元根据第二时序脉冲信号对应的电位以维持该第一节点的电位等于该第一基准电压；

其中，该第一控制信号对应该第一节点的电位，该第二控制信号对应该第二节点的电位。

作为可选的方案，该前级信号接收单元包括：

第一晶体管，该第一晶体管具有控制端、第一端和第二端，该第一晶体管的控制端电性连接该前级移位寄存器的输出端，该第一晶体管的第一端电性连接该第二基准电压源，且该第一晶体管的第二端电性连接至该第一节点；以及

第二晶体管，该第二晶体管具有控制端、第一端和第二端，该第二晶体管的控制端电性连接该前级移位寄存器的输出端，该第二晶体管的第一端电性连接至该第二节点，且该第二晶体管的第二端电性连接至该第一基准电压源。

作为可选的方案，该输出控制单元包括：

第三晶体管，该第三晶体管具有控制端、第一端和第二端，该第三晶体管的控制端电性连接至该第二节点，该第三晶体管的第一端电性连接该移位寄存器的输出端，且该第三晶体管的第二端电性连接该第一时序脉冲信号源；

第四晶体管，该第四晶体管具有控制端、第一端和第二端，该第四晶体管的控制端电性连接至该第一节点，该第四晶体管的第一端电性连接该第二基准电压源，且该第四晶体管的第二端电性连接至该第二节点；

第五晶体管，该第五晶体管具有控制端、第一端和第二端，该第五晶体管的控制端电性连接至该第一节点，该第五晶体管的第一端电性连接该第二基准电压源，且该第四晶体管的第二端连接该移位寄存器的输出端；以及

第一电容，该第一电容具有第一端和第二端，该第一电容的第一端电性连接至该第二节点，且该第一电容的第二端电性连接该移位寄存器的输出端。

作为可选的方案，该稳压单元包括：

第六晶体管，该第六晶体管具有控制端、第一端和第二端，该第六晶体管的控制端电性连接该第二时序脉冲信号源，该第六晶体管的第一端电性连接至该第一节点，且该第六晶体管的第二端电性连接该第一基准电压源；以及

第二电容，该第二电容具有第一端和第二端，该第二电容的第一端电性连接至该第一节点，且该第二电容的第二端电性连接该第一基准电压源。

更优的，在所述的移位寄存器中，该第一时序脉冲信号与该第二时序脉冲信号均为周期性信号，且该第二时序脉冲信号滞后于该第一时序脉冲信号。

更优的，在所述的移位寄存器中，该第一时序脉冲信号与该第二时序脉冲信号的工作周期相同。

更优的，在所述的移位寄存器中，在同一个该工作周期内，当第一时序脉冲信号处于上升沿时，第二时序脉冲信号则处于下降沿，或者，当第一时序脉冲信号处于下降沿时，第二时序脉冲信号则处于上升沿。

更优的，在所述的移位寄存器中，该第一基准电压为逻辑低电压，该第二基准电压为逻辑高电压。

本发明还提供了一种移位寄存器组，该移位寄存器组包括：

复数个上述任意一种移位寄存器，该复数个移位寄存器以级联方式耦接；

复数个时序脉冲信号源，至少包括该第一时序脉冲信号源以及该第二时序脉冲信号源，且每一级移位寄存器连接两个相邻相位的时序脉冲信号源；

该第一基准电压源；以及

该第二基准电压源；

其中，每一级移位寄存器根据前级输出信号以及相邻相位的时序脉冲信号以控制输出当级输出信号。

作为可选的方案，该移位寄存器组还包括起始触发信号源，该起始触发信号源用以提供一个起始触发信号至该复数个移位寄存器中的第一级移位寄存器，以启动该第一级移位寄存器。

与现有技术相比，本发明的移位寄存器只需利用六个晶体管，且当级的移位寄存器更无需接收下一级的输出信号来作为控制信号，故从电路规模上本发明的移位寄存器以及移位寄存器组得到了较大的简化。此外，本发明利用时序脉冲信号周期性变化的特点，有效地避免了电路中晶体管控制节点上电位漂移量过大的问题，从而进一步增加了移位寄存器输出信号的稳定性。

附图说明

图1A为现有技术中一种移位寄存器的电路架构图；

图1B为图1A中移位寄存器各个对应节点的信号波形时序图；

图2为本发明一实施例中移位寄存器组的电路架构图；

图3为图2所示的移位寄存器组中移位寄存器SR(N)的功能模块架构图；

图4A为本发明图3实施例中移位寄存器SR(N)对应的电路架构图；

图4B为图4A中移位寄存器SR(N)各个对应节点的信号波形时序图；

图4C为图4A中移位寄存器SR(N)于理论状态下各个对应节点的信号波形时序图；

图5A为本发明另一实施例中对应图3所示的移位寄存器的电路架构图；

图5B为图5B中移位寄存器SR(N)于理论状态下各个对应节点的信号波形时序图。

具体实施方式

为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。

请参考图2，为本发明一实施例中移位寄存器组的电路架构图。在本实施例中，移位寄存器组1主要包括N+M个以级联方式耦接的移位寄存器SR(1)、SR(2)、……SR(N+M)、第一时序脉冲信号源、第二时序脉冲信号源和第三时序脉冲信号源以及第一基准电压源和第二基准电压源，其中，N、M均为自然数，第一基准电压源和第二基准电压源分别用以输出第一基准电压VGL及第二基准电压VGH，第一时序脉冲信号源、第二时序脉冲信号源和第三时序脉冲信号源用以分别输出第一时序脉冲信号CLK1、第二时序脉冲信号CLK2以及第三时序脉冲信号CLK3，但在不同的应用环境下，对于时序脉冲信号源的数量不作具体限制，可以是2个、4个甚至更多，更具体的说，请参照图4B、图4C，分别为图4A中移位寄存器各个对应节点的信号波形时序图及于理论状态下各个对应节点的信号波形时序图，从图中可知，本实施例中的第一时序脉冲信号CLK1、第二时序脉冲信号CLK2以及第三时序脉冲信号CLK3均为周期性信号，且三者的脉冲周期相同，在此这三者的脉冲周期以Ts表示，那么在一个脉冲周期Ts内，第一时序脉冲信号CLK1、第二时序脉冲信号CLK2以及第三时序脉冲信号CLK3相位依序滞后，即第二时序脉冲信号CLK2的相位滞后于第一时序脉冲信号CLK1，而第三时序脉冲信号CLK3又滞后于第二时序脉冲信号CLK2，请特别参照图4C，于理想状态下，相位相邻的两个时序脉冲信号的相位是顺接的，举例来说，以第一时序脉冲信号CLK1与第二时序脉冲信号CLK2为例，在任意一个脉冲周期Ts内，当第一时序脉冲信号CLK1处于上升沿时，第二时序脉冲信号CLK2则处于下降沿。

此外，在该移位寄存器组1中的每一个移位寄存器均耦接该第一基准电压源、第二基准电压源以及该3个时序脉冲信号源中任意两个相邻相位的时序脉冲信号源，即如图2中，第一移位寄存器SR(1)耦接该第一基准电压源、第二基准电压源以及第一时序脉冲信号源和第二时序脉冲信号源，且每一个移位寄存器是根据前级移位寄存器的输出信号以及对应耦接的相邻相位的时序脉冲信号来控制输出当级的输出信号，以第二移位寄存器SR(2)为例，该第二移位寄存器SR(2)是根据前级移位寄存器SR(1)的输出信号G(1)以及相邻相位的第二时序脉冲信号CLK2和第三时序脉冲信号CLK3来控制输出当级的输出信号G(2)，需要说明的是，由于第一级移位寄存器SR(1)没有对应的前级移位寄存器给其提供前级输出信号，所以，通常情况下，第一级移位寄存器SR(1)会接收一个起始触发信号源提供的起始触发信号ST以代替前级输出信号从而来启动该第一级移位寄存器SR(1)。如此一来，在上述对应信号的触发及控制下，移位寄存器组1就可以对应输出N+M个输出信号G(1)、G(2)……G(N+M)。更进一步的，该移位寄存器组1更可以作为液晶显示面板、OLED显示面板等显示面板的栅极驱动电路，其可以设置于外接的电路基板上亦可以图案化形成于玻璃基板上，以将其输出信号作为显示面板的栅极驱动信号使用。

下面为了更好的说明本发明移位寄存器组1的工作原理及特点，故以第N个移位寄存器SR(N)为例，以进一步从每一个移位寄存器的电路架构及工作原理来进行说明。

请参照图3，为图2所示的移位寄存器组中移位寄存器SR(N)的功能模块架构图。在本实施例中，移位寄存器SR(N)包括前级信号接收单元100、稳压单元200以及输出控制单元300，其中，稳压单元200与前级信号接收单元100、输出控制单元300电性耦接于第一节点Q，而前级信号接收单元100与该输出控制单元300电性耦接于第一节点Q和第二节点BT。

前级信号接收单元100电性连接第一基准电压源、第二基准电压源以及前级移位寄存器SR(N-1)的输出端，以接收第一基准电压源提供的第一基准电压VGL、第二基准电压源提供的第二基准电压VGH以及前级移位寄存器SR(N-1)的输出端输出的前级输出信号G(N-1)，故前级信号接收单元100就可以根据前级输出信号G(N-1)的电位以对应输出第一控制信号和第二控制信号，换言之，第一控制信号和第二控制信号对应的电位实际是对应第一节点Q和第二节点BT对应的实时电位。

稳压单元200电性连接第一基准电压源与第二时序脉冲信号源，且稳压单元200可以根据第二时序脉冲信号CLK2对应的电位以维持第一节点Q的电位等于第一基准电压VGL。

输出控制单元300电性连接第二基准电压源与第一时序脉冲信号源，且输出控制单元300可以根据前级信号接收单元100输出的第一控制信号和第二控制信号，以选择性的输出第二基准电压VGH或第一时序脉冲信号CLK1对应的电位作为当级的输出信号G(N)。

更进一步的，请参照图4A，为本发明图3实施例中移位寄存器SR(N)对应的电路架构图。在本实施例中，前级信号接收单元100包括第一晶体管M1和第二晶体管M2，该第一晶体管M1具有控制端、第一端和第二端，第一晶体管M1的控制端电性连接前级移位寄存器SR(N-1)的输出端，以接收前级移位寄存器SR(N-1)的输出信号G(N-1)，第一晶体管M1可以根据该前级输出信号G(N-1)控制其自身的通断；第一晶体管M1的第一端电性连接第二基准电压源以接收第二基准电压VGH，而第一晶体管M1的第二端则电性连接至第一节点Q。

第二晶体管M2同样具有控制端、第一端和第二端，且第二晶体管M2的控制端同样电性连接前级移位寄存器SR(N-1)的输出端，以接收前级移位寄存器SR(N-1)的输出信号G(N-1)，同样的，第二晶体管M2也是根据该前级输出信号G(N-1)来控制其自身的通断；第二晶体管M2的第一端电性连接至第二节点BT，而第二晶体管M2的第二端电性连接至第一基准电压源，以接收第一基准电压VGL。

输出控制单元300包括第三晶体管M3、第四晶体管M4、第五晶体管M5以及第一电容C1，其中：

第三晶体管M3具有控制端、第一端和第二端，第三晶体管M3的控制端电性连接至第二节点BT，以响应第二节点BT的电位变化，进而控制第三晶体管M3的通断，第三晶体管M3的第一端电性连接移位寄存器SR(N)的输出端OUT，且第三晶体管M3的第二端则电性连接至第一时序脉冲信号源，以接收第一时序脉冲信号CLK1；

第四晶体管M4具有控制端、第一端和第二端，第四晶体管M4的控制端电性连接至第一节点Q，以响应第一节点Q的电位变化，进而控制第四晶体管M4的通断，第四晶体管M4的第一端电性连接第二基准电压源，以接收第二基准电压VGH，且第四晶体管M4的第二端则电性连接至第二节点BT；

第五晶体管M5具有控制端、第一端和第二端，第五晶体管M5的控制端电性连接至第一节点Q，以响应第一节点Q的电位变化，进而控制第五晶体管M5的通断，第五晶体管M5的第一端电性连接第二基准电压源，以接收第二基准电压VGH，且第四晶体管M4的第二端则电性连接移位寄存器SR(N)的输出端OUT；

第一电容C1具有第一端和第二端，第一电容C1的第一端电性连接至第二节点BT，而第一电容C1的第二端则电性连接移位寄存器SR(N)的输出端OUT。

稳压单元200包括第六晶体管M6及第二电容C2，其中，第六晶体管M6具有控制端、第一端和第二端，第六晶体管M6的控制端电性连接第二时序脉冲信号源，以响应第二时序脉冲信号CLK2，进而控制第六晶体管M6的通断，第六晶体管M6的第一端电性连接至第一节点Q，且第六晶体管M6的第二端则电性连接第一基准电压源；第二电容C2具有第一端和第二端，第二电容的第一端连接至第一节点Q，而第二电容的第二端则连接第一基准电压源。

在如上所述的电路中，需要的说明的是，第一晶体管至第六晶体管都是P型晶体管，即只有当该晶体管的控制端接收到低电位信号时，晶体管才会实现导通。此外，在实施例中，第一基准电压源与第二基准电压源对应的第一基准电压VGL与第二基准电压VGH分别对应逻辑低电压和逻辑高电压。

接着请参照图4B，为图4A中移位寄存器SR(N)各个对应节点的信号波形时序图。在Ta至Tb时段间，前级输出信号G(N-1)处于低电位，而第一时序脉冲信号CLK1与第二时序脉冲信号CLK2均处于高电位，故第一晶体管M1、第二晶体管M2均处于导通状态但第六晶体管M6则处于截止状态，藉由第一晶体管M1的导通，第二基准电压VGH就可以灌入至第一节点Q，以使得该第一节点Q的电位被拉高，因此，此时第四晶体管M4与第五晶体管M5均处于截止状态，同时，第二基准电压VGH更会在这一时段对第二电容C2进行充电。另一方面，藉由第二晶体管M2的导通，第一基准电压VGL则可以灌入至第二节点BT，（需要说明的是，由于晶体管阀值电压的存在以及电路损耗的缘故，第二节点BT的电位Vbt一般小于等于第一基准电压VGL与第二晶体管M2的阀值电压Vth的差值）以使得该第二节点BT的电位被拉低，当第三晶体管M3的控制端感应到该第二节点BT的电位变化后随即就会导通，所以第一时序脉冲信号CLK1的高电位就会灌入到移位寄存器SR(N)的输出端OUT，因此，在Ta至Tb时段间，当级输出信号G(N)处于高电位。

在Tb至Tc时段间，前级输出信号G(N-1)、第一时序脉冲信号CLK1及第二时序脉冲信号CLK2均处于高电位，故第一晶体管M1、第二晶体管M2、第六晶体管M6均处于截止状态，而藉由第二电容C2的电位保持功能，第一节点Q的电位仍处于高电位，所以第四晶体管M4与第五晶体管M5也仍处于截止状态，同样的，藉由第一电容C1的电位保持功能，第二节点BT的电位仍处于低电位，所以第三晶体管M3也仍处于导通状态，因此，第一时序脉冲信号CLK1的高电位依旧会灌入到移位寄存器SR(N)的输出端OUT，故在Tb至Tc时段间，当级输出信号G(N)处于高电位。

在Tc至Td时段间，前级输出信号G(N-1)与第二时序脉冲信号CLK2处于高电位，而第一时序脉冲信号CLK1处于低电位，故第一晶体管M1、第二晶体管M2以及第六晶体管M6均处于截止状态，因此，这一时段间的电路状态与上一时段间的电路状态（Tb至Tc时段间）一致，第一节点Q与第二节点BT均处于电位保持状态，不同在于由于此时第一时序脉冲信号CLK1处于低电位，所以在Tc至Td时段间，当级输出信号G(N)处于低电位。

在Td至Te时段间，前级输出信号G(N-1)、第一时序脉冲信号CLK1及第二时序脉冲信号CLK2也均处于高电位，故第一晶体管M1、第二晶体管M2以及第六晶体管M6也均处于截止状态，因此，这一时段间的电路状态与上一时段间的电路状态（Tb至Tc时段间）一致，且由于此时第一时序脉冲信号CLK1处于高电位，所以在Td至Te时段间，当级输出信号G(N)处于高电位。

在Te至Tf时段间，前级输出信号G(N-1)与第一时序脉冲信号CLK1处于高电位，而第二时序脉冲信号CLK2处于低电位，故第一晶体管M1、第二晶体管M2均处于截止状态，而第六晶体管M6处于导通状态，此时，藉由第六晶体管M6的导通，第一基准电压VGL将会灌入至第一节点Q，从而拉低第一节点Q的电位，相应的，当第一节点Q的电位被拉低时，响应该第一节点Q电位变化的第四晶体管M4与第五晶体管M5即从截止状态切换到导通状态，在这一时刻，藉由第四晶体管M4的导通，第二基准电压VGH对应的逻辑高电压就会灌入至第二节点BT，以使得第二节点BT的电位被拉高，一旦第二节点BT的电位被拉高后，第三晶体管M3的工作状态即会从原先的导通状态转变为截止状态，进而截断了第一时序脉冲信号CLK1对当级输出信号G(N)的影响。而此时，由于第五晶体管M5是导通的，所以第二基准电压VGH对应的逻辑高电压同样还会灌入至移位寄存器SR(N)的输出端OUT，因此，在Te至Tf时段间，当级输出信号G(N)同样会处于高电位。

需要特别说明的是，在时刻Tf以后的时间里，一方面由于第二电容C2的电位保持功能，即第二电容C2可以在一定时间内将第一节点Q的电位始终稳定在低电位，以使得第四晶体管M4与第五晶体管M5正常导通，进而维持当级输出信号G(N)一直处于高电位，另一方面由于第二时序脉冲信号CLK2为周期性的信号，所以受控于第二时序脉冲信号CLK2的第六晶体管M6会随着第二时序脉冲信号CLK2周期性的变化，而周期性的导通，以使得第一基准电压VGL对应的逻辑低电压周期性的灌入至第一节点Q，从而维持该第一节点Q的电位始终处于低电位。如此一来，因为第一基准电压VGL在时刻Tf至下一工作周期起始时刻间多次对第一节点Q的电位拉低作用，缩短了第二电容C2的稳压时间，故实质上也避免了第一节点Q的低电位出现漂移量过大的问题，所以本发明的设计也保证了当级输出信号G(N)能够获得更加稳定的电压输出。

下面请参考图4C，为图4A中移位寄存器SR(N)于理论状态下各个对应节点的信号波形时序图。相比于图4B所示的波形时序图，图4C所示的波形时序图少了两个工作时段，即图4B中对应的Tb至Tc时段及Td至Te时段，图4B中的Ta至Tb时段对应于图4C的TA至TB时段，图4B中的Tc至Td时段对应于图4C的TB至TC时段，而图4B中的Te至Tf时段则对应于图4C的TC至TD时段，上述各个对应时段时移位寄存器SR(N)的工作原理相同，故不在此赘述。因此，更进一步的说，在这一实施例中，当级输出信号G(N)只有在TA至TC时段间受控于第一时序脉冲信号CLK1，而从时刻TC以后，该当级输出信号G(N)则对应于第二基准电压VGH。

在上述实施例中，第一晶体管至第六晶体管均是P型晶体管，但在其他实施例中，第一晶体管至第六晶体管还可以采用N型的晶体管，如图5A与图5B所示，分别为本发明另一实施例中对应图3所示的移位寄存器的电路架构图及图5B中移位寄存器SR(N)于理论状态下各个对应节点的信号波形时序图，为了叙述方便，故图5A、5B中的元件及信号源标号沿用图4A及图4C中的对应标号。与上一实施例不同的是，在本实施例中，第一晶体管至第六晶体管采用N型晶体管，即相应的，上述晶体管只有在控制端接收到高电位信号时才会导通，故第一晶体管M1、第四晶体管M4及第五晶体管M5的第一端均电性连接第一基准电压源，以接收第一基准电压VGL，而第二晶体管M2、第六晶体管M6以及第二电容的第二端则电性连接第二基准电压源，以接收第二基准电压VGH。

综上所述，与现有技术相比，本发明的移位寄存器只需利用六个晶体管，且当级的移位寄存器更无需接收下一级的输出信号来作为控制信号，故从电路规模上本发明的移位寄存器以及移位寄存器组得到了较大的简化。此外，本发明利用时序脉冲信号周期性变化的特点，有效地避免了电路中晶体管控制节点上电位漂移量过大的问题，从而进一步增加了移位寄存器输出信号的稳定性。

本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已揭露的实施例并未限制本发明的范围。相反地，在不脱离本发明的精神和范围内所作的更动与润饰，均属本发明的专利保护范围。

Claims (10)

1.一种移位寄存器，其特征在于该移位寄存器包括：

前级信号接收单元，该前级信号接收单元电性连接第一基准电压源、第二基准电压源以及前级移位寄存器的输出端，以接收该第一基准电压源提供的第一基准电压、该第二基准电压源提供的第二基准电压以及该前级移位寄存器的输出端输出的前级输出信号，且该前级信号接收单元根据该前级输出信号的电位以对应输出第一控制信号和第二控制信号；

输出控制单元，该输出控制单元与该前级信号接收单元电性耦接于第一节点和第二节点，且该输出控制单元还电性连接该第二基准电压源与第一时序脉冲信号源，该输出控制单元根据该第一控制信号和该第二控制信号，以选择性的输出该第二基准电压或第一时序脉冲信号对应的电位作为当级输出信号；以及

稳压单元，该稳压单元与该前级信号接收单元、该输出控制单元电性耦接于该第一节点，且该稳压单元还电性连接该第一基准电压源与第二时序脉冲信号源，该稳压单元根据第二时序脉冲信号对应的电位以维持该第一节点的电位等于该第一基准电压；

其中，该第一控制信号对应该第一节点的电位，该第二控制信号对应该第二节点的电位。

2.如权利要求1所述的移位寄存器，其特征在于该前级信号接收单元包括：

第一晶体管，该第一晶体管具有控制端、第一端和第二端，该第一晶体管的控制端电性连接该前级移位寄存器的输出端，该第一晶体管的第一端电性连接该第二基准电压源，且该第一晶体管的第二端电性连接至该第一节点；以及

第二晶体管，该第二晶体管具有控制端、第一端和第二端，该第二晶体管的控制端电性连接该前级移位寄存器的输出端，该第二晶体管的第一端电性连接至该第二节点，且该第二晶体管的第二端电性连接至该第一基准电压源。

3.如权利要求1所述的移位寄存器，其特征在于该输出控制单元包括：

第三晶体管，该第三晶体管具有控制端、第一端和第二端，该第三晶体管的控制端电性连接至该第二节点，该第三晶体管的第一端电性连接该移位寄存器的输出端，且该第三晶体管的第二端电性连接该第一时序脉冲信号源；

第四晶体管，该第四晶体管具有控制端、第一端和第二端，该第四晶体管的控制端电性连接至该第一节点，该第四晶体管的第一端电性连接该第二基准电压源，且该第四晶体管的第二端电性连接至该第二节点；

第五晶体管，该第五晶体管具有控制端、第一端和第二端，该第五晶体管的控制端电性连接至该第一节点，该第五晶体管的第一端电性连接该第二基准电压源，且该第四晶体管的第二端连接该移位寄存器的输出端；以及

第一电容，该第一电容具有第一端和第二端，该第一电容的第一端电性连接至该第二节点，且该第一电容的第二端电性连接该移位寄存器的输出端。

4.如权利要求1所述的移位寄存器，其特征在于该稳压单元包括：

第六晶体管，该第六晶体管具有控制端、第一端和第二端，该第六晶体管的控制端电性连接该第二时序脉冲信号源，该第六晶体管的第一端电性连接至该第一节点，且该第六晶体管的第二端电性连接该第一基准电压源；以及

第二电容，该第二电容具有第一端和第二端，该第二电容的第一端电性连接至该第一节点，且该第二电容的第二端电性连接该第一基准电压源。

5.如权利要求1所述的移位寄存器，其特征在于该第一时序脉冲信号与该第二时序脉冲信号均为周期性信号，且该第二时序脉冲信号滞后于该第一时序脉冲信号。

6.如权利要求5所述的移位寄存器，其特征在于该第一时序脉冲信号与该第二时序脉冲信号的工作周期相同。

7.如权利要求6所述的移位寄存器，其特征在于在同一个该工作周期内，当第一时序脉冲信号处于上升沿时，第二时序脉冲信号则处于下降沿，或者，当第一时序脉冲信号处于下降沿时，第二时序脉冲信号则处于上升沿。

8.如权利要求1所述的移位寄存器，其特征在于该第一基准电压为逻辑低电压，该第二基准电压为逻辑高电压。

9.一种移位寄存器组，其特征在于该移位寄存器组包括：

复数个如权利要求1至8中任意一项所述的移位寄存器，该复数个移位寄存器以级联方式耦接；

复数个时序脉冲信号源，至少包括该第一时序脉冲信号源以及该第二时序脉冲信号源，且每一级移位寄存器连接两个相邻相位的时序脉冲信号源；

该第一基准电压源；以及

该第二基准电压源；

其中，每一级移位寄存器根据前级输出信号以及相邻相位的时序脉冲信号以控制输出当级输出信号。

10.如权利要求9所述的移位寄存器组，其特征在于该移位寄存器组还包括起始触发信号源，该起始触发信号源用以提供一个起始触发信号至该复数个移位寄存器中的第一级移位寄存器，以启动该第一级移位寄存器。