CN109979396A - 栅极驱动电路、触控显示装置及驱动方法 - Google Patents

栅极驱动电路、触控显示装置及驱动方法 Download PDF

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Abstract

一种栅极驱动电路、触控显示装置及驱动方法。该栅极驱动电路包括多个级联的移位寄存器单元和稳压电路。多个级联的移位寄存器单元每个包括输入端、输出端、触控扫描控制端和复位端以及上拉节点；稳压电路连接到多个级联的移位寄存器单元中在前的第一移位寄存器单元和在后的至少一个第二移位寄存器单元之间，稳压电路与第一移位寄存器单元的上拉节点电连接，与至少一个第二移位寄存器单元的输入端电连接，且配置为在触控扫描控制信号和第一移位寄存器单元的上拉节点的电位的控制下，将触控扫描控制信号输出至至少一个第二移位寄存器单元的输入端。该栅极驱动电路可以在触控扫描阶段对上拉节点进行充电，可以解决内嵌式触控面板的横纹现象。

Description

栅极驱动电路、触控显示装置及驱动方法
技术领域
本公开的实施例涉及一种栅极驱动电路、触控显示装置及驱动方法。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。
触摸屏根据结构的不同可以分为两类：一类是外挂式触摸屏；另一类是一体式触摸屏。一体式触摸屏包括表层式(On-Cell)触摸屏和内嵌式(In-Cell)触摸屏。内嵌式触摸屏由于可以降低触摸屏整体的厚度以及触摸屏的制作成本，从而得到了广泛的应用。
发明内容
本公开至少一实施例提供一种栅极驱动电路，包括多个级联的移位寄存器单元和稳压电路。所述多个级联的移位寄存器单元每个包括输入端、输出端、触控扫描控制端和复位端以及用于控制所述输出端的上拉节点，所述触控扫描控制端配置为接收触控扫描控制信号；以及稳压电路，连接到所述多个级联的移位寄存器单元中在前的第一移位寄存器单元和在后的一组第二移位寄存器单元之间。所述稳压电路与所述第一移位寄存器单元的上拉节点电连接，与所述一组第二移位寄存器单元的输入端电连接，且配置为在所述触控扫描控制信号和所述第一移位寄存器单元的上拉节点的电平的控制下，将所述触控扫描控制信号输出至所述一组第二移位寄存器单元的输入端。
例如，在本公开一实施例提供的栅极驱动电路中，所述稳压电路包括输入子电路、稳压开关子电路和输出子电路。所述输入子电路配置为响应于所述触控扫描控制信号将所述触控扫描控制信号输入所述稳压开关子电路；所述稳压开关子电路配置为对所述第一移位寄存器单元的上拉节点进行充电；所述输出子电路配置为在所述第一移位寄存器单元的上拉节点的电平的控制下，将所述触控扫描控制信号输出至所述第二移位寄存器单元的输入端。
例如，在本公开一实施例提供的栅极驱动电路中，所述输入子电路包括第一晶体管，其中，所述第一晶体管的栅极和第一极连接，且配置为和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第一晶体管的第二极配置为和所述稳压开关子电路连接；所述稳压开关子电路包括第二晶体管，其中，所述第二晶体管的第一极配置为和所述第一晶体管的第二极连接，所述第二晶体管的栅极和第二极连接，且配置为和所述第一移位寄存器单元的上拉节点连接以对所述第一移位寄存器单元的上拉节点进行充电；所述输出子电路包括第三晶体管，其中，所述第三晶体管的栅极配置为和所述第一移位寄存器单元的上拉节点连接，所述第三晶体管的第一极配置和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第三晶体管的第二极配置为和所述第二移位寄存器单元的输入端连接。
例如，在本公开一实施例提供的栅极驱动电路中，所述输入子电路包括第一晶体管，其中，所述第一晶体管的栅极配置为和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第一晶体管的第一极和所述第二移位寄存器单元的输入端连接，所述第一晶体管的第二极配置为和所述稳压开关子电路连接；所述稳压开关子电路包括第二晶体管，其中，所述第二晶体管第一极配置为和所述第一晶体管的第二极连接，所述第二晶体管的栅极和第二极连接，且配置为和所述第一移位寄存器单元的上拉节点连接以对所述第一移位寄存器单元的上拉节点进行充电；所述输出子电路包括第三晶体管，其中，所述第三晶体管的栅极配置为和所述第一移位寄存器单元的上拉节点连接，所述第三晶体管的第一极配置和所述触控扫描控制端连接以接收触控扫描控制信号，所述第三晶体管的第二极配置为和所述第二移位寄存器单元的输入端连接。
例如，在本公开一实施例提供的栅极驱动电路中，所述移位寄存器单元包括：输入电路、上拉节点复位电路、输出电路和触控降噪电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至所述输出端；所述触控降噪电路配置为响应于触控扫描控制信号对所述输出端进行复位。
例如，在本公开一实施例提供的栅极驱动电路中，所述移位寄存器单元还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路。所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对下拉节点的电平进行控制；所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路，配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
例如，本公开一实施例提供的栅极驱动电路，还包括第一时钟信号线和第二时钟信号线。所述多个移位寄存器单元的每个还包括时钟信号端，且配置为和所述第一时钟信号线或所述第二时钟信号线连接以接收第一时钟信号或第二时钟信号；以及所述第一时钟信号线和第2n-1级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第2n级移位寄存器单元的时钟信号端连接；n为大于0的整数。
例如，在本公开一实施例提供的栅极驱动电路中，所述一组第二移位寄存器单元包括一个第二移位寄存器单元，所述稳压电路连接到第一移位寄存器单元和一个第二移位寄存器单元之间，第N级移位寄存器单元为所述第一移位寄存器单元，且所述第N级移位寄存器单元的上拉节点和所述稳压电路连接；第N+1级移位寄存器单元为所述第二移位寄存器单元，且所述第N+1级移位寄存器单元的输入端和所述稳压电路连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接；除第一级和所述第N+1级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；N为大于1的整数。
例如，本公开一实施例提供的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线。所述多个移位寄存器单元的每个还包括时钟信号端，且配置为和所述第一时钟信号线、第二时钟信号线、第三时钟信号线或第四时钟信号线连接以接收第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号；以及所述第一时钟信号线和第4n-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器单元的时钟信号端连接；n为大于0的整数。
例如，在本公开一实施例提供的栅极驱动电路中，所述一组第二移位寄存器单元包括两个第二移位寄存器单元，所述稳压电路连接到第一移位寄存器单元和两个第二移位寄存器单元之间，第N-1级移位寄存器单元为所述第一移位寄存器单元，且所述第N-1级移位寄存器单元的上拉节点和所述稳压电路连接；第N+1级移位寄存器单元和第N+2级移位寄存器单元为第二移位寄存器单元，且所述第N+1级和第N+2级移位寄存器单元的输入端和所述稳压电路连接；除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；除第一级、第二级、第N+1级和第N+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接；N为大于2的整数。
例如，本公开一实施例提供的栅极驱动电路，还包括一条触控扫描控制信号线。每一个移位寄存器单元的触控扫描控制端以及所述稳压电路的触控扫描控制端和所述触控扫描控制信号线连接，以接收所述触控扫描控制信号。
本公开至少一实施例还提供一种触控显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：第一阶段：所述第N级移位寄存器单元的输出端输出栅极扫描信号；第二阶段，通过触控扫描控制信号线输入所述触控扫描控制信号，以对所述第N级移位寄存器单元的上拉节点和所述第N+1级移位寄存器单元的上拉节点进行充电；所述栅极驱动电路进入触控扫描阶段；第三阶段，所述第N+1级移位寄存器单元的输出端输出栅极扫描信号。
本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：第一阶段，所述第N-1级移位寄存器单元的输出端输出栅极扫描信号；第二阶段，所述第N级移位寄存器单元的输出端输出栅极扫描信号；第三阶段，通过触控扫描控制信号线输入所述触控扫描控制信号，以对所述第N-1级移位寄存器单元的上拉节点、所述第N+1级移位寄存器单元的上拉节点和所述第N+2级移位寄存器单元的上拉节点进行充电；所述栅极驱动电路进入触控扫描阶段；第四阶段，所述第N+1级移位寄存器单元的输出端输出栅极扫描信号；第五阶段，所述第N+2级移位寄存器单元的输出端输出栅极扫描信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种栅极驱动电路的示意图；
图2为本公开一实施例提供的一种稳压电路的示意图；
图3A为图2中所示的稳压电路的一种具体实现示例的电路示意图；
图3B为图2中所示的稳压电路的另一种具体实现示例的电路示意图；
图4A为本公开一实施例提供的一种移位寄存器单元的示意图；
图4B为本公开一实施例提供的另一种移位寄存器单元的示意图；
图5为图4B中所示的移位寄存器单元的电路示意图；
图6为本公开一实施例提供的一种栅极驱动电路的示意图；
图7为对应于图6中所示的栅极驱动电路工作时的信号时序图；
图8为本公开一实施例提供的另一种栅极驱动电路的示意图；
图9为对应于图8中所示的栅极驱动电路工作时的信号时序图；以及
图10为本公开一实施例提供的一种触控显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。例如，也可以将GOA技术应用在触摸屏中。并且，对于内嵌式触摸显示屏，可以采用将分时复用的方式将用于实现显示操作的部分电极结构(例如公共电极)还用于触控操作，并且可以将用于显示操作的显示扫描驱动电路(例如GOA电路)与用于触控操作的触控扫描驱动电路集成到一起，即触控与显示驱动器集成(TDDI)技术。
例如，在一个触摸屏显示阶段中，可以将触控扫描阶段安插在相邻两帧显示画面之间的Blanking区(间隔区域)以实现一次触控扫描。在这种情形下，该触摸屏的触控报点率和显示帧频相同，例如均为60帧。随着触控屏幕尺寸的逐渐增大，对触控报点率的要求也越来越高，例如当用户使用触控笔在一个触摸屏上进行签名时，也需要较高的触控报点率例如高于100帧才能满足签名流畅的需求。
例如，一种提高触控报点率的方法是在内嵌式触摸显示屏的一帧画面的显示阶段中分段插入多个触控扫描阶段。这种触控扫描方式虽然有效地提高了触摸屏的触控报点率，但在触控扫描期间，由于薄膜晶体管(Thin Film Transistor，简写为TFT)的漏电影响，会使得触控扫描阶段后的前几个GOA单元的上拉节点的电位降低，从而可能导致触控扫描阶段结束后的前几个GOA单元的输出电压不足，从而造成对应行的栅线上的TFT打开不够充分，进而导致显示区出现例如在固定位置的横线等显示不良的现象。
本公开至少一实施例提供一种栅极驱动电路，包括多个级联的移位寄存器单元和稳压电路。多个级联的移位寄存器单元每个包括输入端、输出端、触控扫描控制端和复位端以及用于控制输出端的上拉节点，触控扫描控制端配置为接收触控扫描控制信号；稳压电路连接到多个级联的移位寄存器单元中在前的第一移位寄存器单元和在后的一组第二移位寄存器单元之间，其中，稳压电路与第一移位寄存器单元的上拉节点电连接，与一组第二移位寄存器单元的输入端电连接，且配置为在触控扫描控制信号和第一移位寄存器单元的上拉节点的电平的控制下，将触控扫描控制信号输出至一组第二移位寄存器单元的输入端。本公开的实施例还提供对应于上述栅极驱动电路的触控显示装置以及驱动方法。
本公开的实施例提供的栅极驱动电路、触控显示装置以及驱动方法，可以在触控扫描阶段通过稳压电路对其后相邻的几个移位寄存器单元的上拉节点进行充电，从而可以避免由于移位寄存器单元的上拉节点的电位太低而造成例如在固定位置出现横线等输出异常的现象，进而可以提高显示质量。
下面结合附图对本公开的实施例及其示例进行详细说明。
图1为本公开一实施例提供的一种栅极驱动电路的示意图。如图1所示，该栅极驱动电路10包括稳压电路100和多个级联的移位寄存器单元200。
例如，该多个级联的移位寄存器单元200每个包括输入端、输出端、触控扫描控制端和复位端以及用于控制输出端的上拉节点(图中未示出)，该触控扫描控制端配置为接收触控扫描控制信号。例如，多个级联的移位寄存器单元200中可以包括用于与稳压电路100配合工作的一个第一移位寄存器单元201和至少一个第二移位寄存器单元202。
例如，可以设定在稳压电路100之前的其中一个移位寄存器单元200为第一移位寄存器单元201。例如，该第一移位寄存器单元201的设定与时钟信号线(图中未示出)的数量有关。例如，在一个示例中，如图6所示，当该栅极驱动电路10有两条时钟信号线时，可以设定与稳压电路100相邻的向上级联的移位寄存器单元为第一移位寄存器单元201；又例如，在另一个示例中，如图8所示，当有四条时钟信号线时，可以设定与稳压电路100相隔一级的上级移位寄存器单元为第一移位寄存器单元201。需要注意的是，本公开的实施例不限于此，例如，当该栅极驱动电路10有六条时钟信号线时，可以设定与稳压电路100相隔两级的上级移位寄存器单元为第一移位寄存器单元201；当有八条时钟信号线时，可以设定与稳压电路100相隔三级的上级移位寄存器单元为第一移位寄存器单元201。需要注意的是，不限于此，例如，随着时钟信号线数量的增加，第一移位寄存器单元201与稳压电路100相隔的级数相应增加，且其具体连接方式将在后面的实施例中进行详细的介绍。
例如，可以设定在稳压电路100之后的至少一个移位寄存器单元为一组第二移位寄存器单元202。例如，在本发明中，该一组第二移位寄存器单元202顺序连接在稳压电路100之后且与稳压电路100相邻，包括至少一个第二移位寄存器单元202。需要说明的是，第二移位寄存器单元202的个数和时钟信号线的数量有关。例如，在一个示例中，如图6所示，当该栅极驱动电路10有两条时钟信号线时，该栅极驱动电路10中的一组第二移位寄存器单元202包括一个第二移位寄存器单元202；又例如，在另一个示例中，如图8所示，当有四条时钟信号线时，该栅极驱动电路10中的一组第二移位寄存器单元202包括两个第二移位寄存器单元202。需要注意的是，不限于此，例如，当该栅极驱动电路10有六条时钟信号线时，该栅极驱动电路10中的一组第二移位寄存器单元202包括三个第二移位寄存器单元202；当有八条时钟信号线时，该栅极驱动电路10中的一组第二移位寄存器单元202包括四个第二移位寄存器单元202。需要注意的是，不限于此，例如，随着时钟信号线数量的增加，第二移位寄存器单元202的个数相应增加，且其具体连接方式将在后面的实施例中进行详细的介绍。
稳压电路100可以连接到第一移位寄存器单元201和至少一个第二移位寄存器单元202之间。例如，稳压电路100可以与第一移位寄存器单元201的上拉节点电连接，与至少一个第二移位寄存器单元202的输入端电连接。例如，该稳压电路100在触控扫描控制信号和第一移位寄存器单元201的上拉节点的电平的控制下，将触控扫描控制信号输出至至少一个第二移位寄存器单元202的输入端，从而实现在触控扫描阶段对至少一个第二移位寄存器单元202的上拉节点进行充电，从而可以避免由于触控扫描阶段结束后的前几个移位寄存器单元的上拉节点的电位太低而造成例如固定位置出现横线等显示异常的现象，进而可以提高显示质量。
需要说明的是，第一移位寄存器单元201和第二移位寄存器单元202是为了和其余的不与稳压电路相连的移位寄存器单元区分而示意的。在该栅极驱动电路10中，其余的不与稳压电路100相连的移位寄存器单元可以采用本公开实施例提供的移位寄存器单元200，移位寄存器单元200将在后面进行详细地介绍。
图2为本公开一实施例提供的一种稳压电路的示意图。如图2所示，该稳压电路100包括输入子电路110、稳压开关子电路120和输出子电路130。
该输入子电路110配置为响应于触控扫描控制信号将触控扫描控制信号输入稳压开关子电路120。例如，该输入子电路110可以与触控扫描控制端GCL和稳压开关子电路120连接，配置为在触控扫描控制信号的控制下导通，将触控扫描控制信号输入稳压开关子电路120。
该稳压开关子电路120配置为对第一移位寄存器单元201的上拉节点进行充电。例如，该稳压开关子电路120可以配置为和第一移位寄存器单元的上拉节点PU_201电连接，以在第一移位寄存器单元的上拉节点PU_201的电平控制下导通，接收输入子电路110传输过来的触控扫描控制信号，再反过来对第一移位寄存器单元的上拉节点PU_201进行充电，同时维持该稳压开关子电路120的导通状态。
该输出子电路130配置为在第一移位寄存器单元的上拉节点PU_201的电平的控制下导通，将触控扫描控制信号输出至第二移位寄存器单元的输入端INPUT_202。例如，该输出子电路130可以配置为在第一移位寄存器单元的上拉节点PU_201的电平的控制下导通，使触控扫描控制端GCL和第二移位寄存器单元的输入端INPUT_202电连接，从而可以将触控扫描控制端GCL输入的触控扫描控制信号输出至第二移位寄存器单元的输入端INPUT_202。
例如，图2中所示的稳压电路100在一个示例中可以具体实现为图3A所示的电路结构。
如图3A所示，在该示例中，更详细地，输入子电路110可以实现为第一晶体管T1。第一晶体管的T1栅极和第一极连接且配置为和触控扫描控制端GCL连接以接收触控扫描控制信号，第一晶体管T1的第二极配置为和稳压开关子电路120连接。
稳压开关子电路120可以实现为第二晶体管T2。第二晶体管T2的第一极配置为和第一晶体管T1的第二极连接，第二晶体管T2的栅极和第二极连接且配置为和第一移位寄存器单元的上拉节点PU_201连接，从而既可以受到上拉节点PU_201的电位的控制，又可以在其导通后通过接收的触控扫描控制信号以对第一移位寄存器单元的上拉节点PU_201进行充电。
输出子电路130可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和第一移位寄存器单元的上拉节点PU_201连接，第三晶体管T3的第一极配置和触控扫描控制端GCL连接以接收触控扫描控制信号并且还和第一晶体管T1的第一极连接，第三晶体管T3的第二极配置为和第二移位寄存器单元的输入端INPUT_202连接。
例如，在另一个示例中，图2中所示的稳压电路100还可以具体实现为图3B所示的电路结构。
例如，如图3B所示，在该示例中，输入子电路110可以实现为第一晶体管T1。第一晶体管的T1的栅极配置为和触控扫描控制端GCL连接以接收触控扫描控制信号，第一晶体管T1的第一极和第二移位寄存器单元的输入端INPUT_202连接，第一晶体管T1的第二极配置为和稳压开关子电路120连接。
稳压开关子电路120可以实现为第二晶体管T2。第二晶体管T2的第一极配置为和第一晶体管T1的第二极连接，第二晶体管T2的栅极和第二极连接且配置为和第一移位寄存器单元的上拉节点PU_201连接，从而既可以受到上拉节点PU_201的电位的控制，又可以在其导通后通过接收的触控扫描控制信号以对第一移位寄存器单元的上拉节点PU_201进行充电。
输出子电路130可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和第一移位寄存器单元的上拉节点PU_201连接，第三晶体管T3的第一极配置和触控扫描控制端GCL连接以接收触控扫描控制信号，第三晶体管T3的第二极配置为和第二移位寄存器单元的输入端INPUT_202连接以及与第一晶体管T1的第一极连接。
在上述示例中，第一晶体管T1、第二晶体管T2以及第三晶体管T3以N型晶体管为例进行说明，但是本公开的实施例对此不作限制，也可以根据需要至少部分采用P型晶体管实现。
图4A为本公开一实施例提供的一种移位寄存器单元200的示意图，如图4A所示，该移位寄存器单元200包括输入电路210、上拉节点复位电路220、输出电路230和触控降噪电路240。
该输入电路210配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路210可以与输入端INPUT和上拉节点PU连接，配置为在输入端INPUT输入的信号的控制下使上拉节点PU和输入端INPUT电连接或另外提供的高电压端电连接，从而可以使输入端INPUT输入的高电平信号或高电压电平端输出的高电平信号对上拉节点PU进行充电，以使得上拉节点PU的电压增加以控制输出电路230导通。
该上拉节点复位电路220配置为响应于复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路220可以配置为和复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，以下各实施例与此相同，不再赘述。
该输出电路230配置为在上拉节点PU的电平的控制下，可以将时钟信号输出至输出端OUT，作为该移位寄存器单元200的输出信号，以驱动例如与该输出端OUT连接的栅线。例如，该输出电路230可以配置为在上拉节点PU的电平的控制下导通，使时钟信号端CLK和输出端OUT电连接，从而可以将时钟信号端CLK输入的时钟信号输出至输出端OUT。
该触控降噪电路240配置为响应于触控开启信号对输出端OUT进行复位。例如，该触控降噪电路240可以配置为和触控扫描控制端GCL连接，从而在触控扫描控制端GCL输入的触控扫描控制信号的控制下使输出端OUT和第一电压端VGL电连接，从而可以在触控扫描控制端GCL输入的触控扫描控制信号的控制下对输出端OUT进行复位降噪。
例如，可以采用多个级联的上述移位寄存器单元200构成一栅极驱动电路。当使用该栅极驱动电路驱动显示装置时，可以通过触控降噪电路140对输出端OUT的电位进行控制，从而可以避免移位寄存器单元的输出端OUT受时钟信号的影响而造成显示异常，同时还可以避免由于移位寄存器单元的输出端输出异常对触控扫描控制信号造成的干扰，从而可以提高显示装置的显示质量。
例如，如图4B所示，在本公开实施例的另一个示例中，移位寄存器单元200还可以包括下拉电路250、下拉控制电路260、上拉节点降噪电路270和输出降噪电路280。
该下拉电路250配置为在上拉节点PU和下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制，进而对上拉节点降噪电路270和输出降噪电路280进行控制。
例如，该下拉电路250可以连接第一电压端VGL、第二电压端VGH、上拉节点PU、下拉节点PD和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉节点PD和第一电压端VGL电连接，从而对下拉节点PD的电平进行下拉控制，使其处于低电位。同时，该下拉电路250可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和第二电压端VGH电连接，从而对下拉节点PD进行充电，使其处于高电位。例如第二电压端VGH可以配置为保持输入直流高电平信号，以下本公开的各实施例与此相同，不再赘述。
该下拉控制电路260配置为在上拉节点PU的电平的控制下，对下拉控制节点PD_CN的电平进行控制。例如，该下拉控制电路260可以连接第一电压端VGL、第二电压端VGH、上拉节点PU和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第一电压端VGL电连接，从而对下拉控制节点PD_CN的电平进行控制。
该上拉节点降噪电路270配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路270可以配置为和第一电压端VGL连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
该输出降噪电路280配置为在下拉节点PD的电平的控制下，对输出端OUT进行降噪。例如，该输出降噪电路280可以配置为在下拉节点PD的电平的控制下，使输出端OUT和第一电压端VGL电连接，从而对输出端OUT进行下拉降噪。
例如，图4B中所示的移位寄存器单元200在一个示例中可以具体实现为图5所示的电路结构。在下面的说明中以各晶体管为N型晶体管为例进行说明，但并不构成对本公开实施例的限制。
输入电路210可以实现为第四晶体管T4。第四晶体管T4的栅极和第一极连接，且配置为和输入端INPUT连接以接收输入信号，第二极配置为和上拉节点PU连接，从而当第四晶体管由于输入端INPUT接收到的导通信号(高电平信号)导通时，使用该导通信号以对上拉节点PU进行充电，使其处于高电平。
上拉节点复位电路220可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和复位端RST连接以接收复位信号，第一极配置为和上拉节点PU连接，第二极配置为和第一电压端VGL(电压端)连接以接收第一电压。第五晶体管T5由于复位信号而导通时，将上拉节点PU和第一电压端VGL电连接，从而可以对上拉节点PU进行复位，使其从高电平下降至低电平。
输出电路230可以实现为包括第六晶体管T6和存储电容C。第六晶体管T6的栅极配置为和上拉节点PU连接，第一极配置为和时钟信号端CLK连接以接收时钟信号，第二极配置为和输出端OUT连接；存储电容C的第一极配置为和第六晶体管T6的栅极连接，第二极和第六晶体管T6的第二极连接。
触控降噪电路240可以实现为第七晶体管T7。第七晶体管T7的栅极配置为和触控扫描控制端GCL连接以接收触控扫描控制信号，第七晶体管T7的第一极配置为和输出端OUT，第七晶体管T7的第二极配置为和第一电压端VGL连接以接收第一电压。第七晶体管T7由于接收的触控扫描控制信号而导通时，将输出端OUT和第一电压端VGL连接，从而可以对输出端OUT进行复位并降噪。
需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压；第二电压端VGH例如保持输入直流高电平信号，将该直流高电平称为第二电压。以下各实施例与此相同，不再赘述。
下拉电路250可以实现为包括第八晶体管T8和第九晶体管T9。第八晶体管T8的栅极配置为和下拉控制节点PD_CN连接，第一极配置为和第二电压端VGH连接以接收第二电压，第二极配置为和下拉节点PD连接；第九晶体管T9的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第一电压端VGL连接以接收第一电压。
下拉控制电路260可以实现为包括第十晶体管T10和第十一晶体管T11。第十晶体管T10的栅极和其自身的第一极连接，且配置为和第二电压端VGH连接以接收第二电压，第二极配置为和下拉控制节点PD_CN连接；第十一晶体管T11的栅极配置为和上拉节点PU连接，第一极配置为和下拉控制节点PD_CN连接，第二极配置为和第一电压端VGL连接以接收第一电压。
上拉节点降噪电路270可以实现为第十二晶体管T12。第十二晶体管T12的栅极配置为和下拉节点PD连接，第一极配置为和上拉节点PU连接，第二极配置为和第一电压端VGL连接以接收第一电压。第十二晶体管T12由于下拉节点PD处于高电位时导通，将上拉节点PU和第一电压端VGL连接，从而可以对上拉节点PU下拉以实现降噪。
输出降噪电路280可以实现为第十三晶体管T13。第十三晶体管T13的栅极配置为和下拉节点PD连接，第一极配置为和输出端OUT连接，第二极配置为和第一电压端VGL连接以接收第一电压。第十三晶体管T13由于下拉节点PD处于高电位时导通，将输出端OUT和第一电压端VGL连接，从而可以对输出端OUT降噪。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
例如，如图5所示，该移位寄存器单元200中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VGH保持输入直流高电平的第二电压，时钟信号端CLK输入时钟信号，触控扫描控制端GCL输入触控扫描控制信号。
本公开的实施例提供一种栅极驱动电路10，例如，如图6所示，本公开实施例的一个示例提供一种栅极驱动电路10，包括至少一个稳压电路100、多个级联的移位寄存器单元、触控扫描控制信号线GCLA、第一时钟信号线CLK1和第二时钟信号线CLK2。例如，该多个级联的移位寄存器单元包括对应于每个稳压电路100的一个第一移位寄存器单元201和一个第二移位寄存器单元202。
例如，如图6所示，该移位寄存器单元的每个还包括时钟信号端CLK，且配置为和第一时钟信号线CLK1或第二时钟信号线CLK2连接以接收第一时钟信号或第二时钟信号。第一时钟信号线CLK1和第2n-1(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n级移位寄存器单元的时钟信号端CLK连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLK1和第2n(n为大于0的整数)级移位寄存器单元的时钟信号端CLK连接，第二时钟信号线CLK2和第2n-1级移位寄存器单元的时钟信号端CLK连接。
需要说明的是，图6中所示的OUT_N-1表示第N-1级移位寄存器单元的输出端，OUT_N表示第N级移位寄存器单元的输出端，OUT_N+1表示第N+1级移位寄存器单元的输出端，OUT_N+2表示第N+2级移位寄存器单元的输出端。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图6所示，稳压电路100位于第N(N为大于1的整数)级移位寄存器单元和第N+1级移位寄存器单元之间。第N级移位寄存器单元为第一移位寄存器单元201。第N级移位寄存器单元201的上拉节点PU和稳压电路100连接。第N+1级移位寄存器单元为第二移位寄存器单元202，且第N+1级移位寄存器单元202的输入端INPUT和稳压电路100的输出端INPUT_202连接。
例如，如图6所示，每一个移位寄存器单元的触控扫描控制端GCL以及稳压电路100的触控扫描控制端GCL都和触控扫描控制信号线GCLA连接，以接收触控扫描控制信号。
例如，如图6所示，除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的输出端OUT连接。除第一级和第N+1级移位寄存器单元202外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。
例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图6中未示出。
例如，如图6所示，该栅极驱动电路10还可以包括时序控制器300。例如，该时序控制器300可以被配置为和触控扫描控制信号线GCLA、第一时钟信号线CLK1以及第二时钟信号线CLK2连接，以向各移位寄存器单元提供触控扫描控制信号和时钟信号。例如，时序控制器300还可以被配置为提供触发信号STV以及复位信号RESET。
例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号时序可以采用图7中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。
下面结合图7所示的信号时序图，对图6中所示的栅极驱动电路10的工作原理进行说明，在图7所示的第一阶段1、第二阶段2以及第三阶段3共三个阶段中，该栅极驱动电路10可以分别进行如下操作。
需要说明的是，如图7所示，在本示例中，第二阶段2为插入的触控扫描阶段。
在第一阶段1，第一时钟信号线CLK1提供高电平信号，由于第N级移位寄存器单元201的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第N级移位寄存器单元201的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元201的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元201的输出端OUT_N。需要说明的是，图7中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
接下来，如图7所示，开始进入第二阶段2，即触控扫描阶段。在第二阶段2，触控扫描控制信号线GCLA提供高电平信号，由于稳压电路100的触控扫描控制信号端GCL和触控扫描控制信号线GCLA连接，所以在此阶段稳压单元100的触控扫描控制端GCL输入高电平信号。例如，在一个示例中，如图3A所示，触控扫描控制端GCL输入高电平时，第一晶体管T1导通，同时，在此阶段，由于第N级移位寄存器单元201的上拉节点PU_N的电位为高电平，可以使第二晶体管T2导通，从而使得触控扫描控制端GCL输入的高电平通过第一晶体管T1和第二晶体管T2给第N级移位寄存器单元201的上拉节点PU_N进行充电，防止其在触控扫描阶段由于TFT漏电而衰减。同时，由于第N级移位寄存器单元201的上拉节点PU_N为高电平，所以第三晶体管T3导通，从而使得触控扫描控制端GCL输入的高电平可以通过第三晶体管T3给第N+1级移位寄存器单元202的上拉节点PU_N+1进行充电，使得上拉节点PU_N+1的电位被充电至第一高电平。
在另一个示例中，如图3B所示，第N级移位寄存器单元201的上拉节点PU_N的高电平使第三晶体管T3导通，从而使得触控扫描控制端GCL输入的高电平可以通过第三晶体管T3给第N+1级移位寄存器单元202的上拉节点PU_N+1进行充电，使得上拉节点PU_N+1的电位被充电至第一高电平。同时，在此阶段，触控扫描控制端GCL输入高电平时，第一晶体管T1导通，第N级移位寄存器单元201的上拉节点PU_N的高电平使第二晶体管T2导通，所以，触控扫描控制端GCL输入的高电平通过第三晶体管T3、第一晶体管T1和第二晶体管T2给第N级移位寄存器单元201的上拉节点PU_N进行充电，防止其在触控扫描阶段由于TFT漏电而衰减。
需要说明的是，在此阶段，由于各级移位寄存器单元的触控扫描控制信号端GCL和触控扫描控制信号线GCLA连接，所以在此阶段各级移位寄存器单元的触控扫描控制端GCL输入高电平信号。如图5所示，触控扫描控制端GCL输入的高电平还可以使第四晶体管T4导通，进而可以对输出端OUT的电位进一步拉低，从而输出低电平信号以降噪，该低电平信号使得显示阵列的相应像素单元的开关晶体管处于截止状态。
同时，在触控扫描阶段，触控扫描控制信号触发触控扫描驱动电路以进行触控面板或触控电路的扫描，该触控面板或触控电路可以为自电容触控电路或互电容触控电路，对此本公开的实施例对此不作限制。
接下来，如图7所示，在触控扫描阶段结束后进入第三阶段3。
在第三阶段3，第二时钟信号线CLK2提供高电平信号，由于第N+1级移位寄存器单元202的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第N+1级移位寄存器单元202的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+1级移位寄存器单元202的上拉节点PU_N+1的电位进一步被拉高至第二高电平。所以在上拉节点PU-_N+1高电平的控制下，时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元202的输出端OUT_N+1。
本公开一实施例还提供一种栅极驱动电路10，如图8所示，该栅极驱动电路10包括至少一个稳压电路100、多个级联的移位寄存器单元、触控扫描控制信号线GCLA、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。例如，该多个移位寄存器单元对于每个稳压电路100可以包括一个第一移位寄存器单元201和两个第二移位寄存器单元202。
例如，如图8所示，多个移位寄存器单元的每个还包括时钟信号端CLK，且配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3或第四时钟信号线CLK4连接以接收第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号。第一时钟信号线CLK1例如和第4n-3(n为大于0的整数)级移位寄存器单元的时钟信号端连接；第二时钟信号线CLK2例如和第4n-2级移位寄存器单元的时钟信号端连接；第三时钟信号线CLK3例如和第4n-1级移位寄存器单元的时钟信号端连接；第四时钟信号线CLK4例如和第4n级移位寄存器单元的时钟信号端连接。
例如，如图8所示，稳压电路100位于第N(N为大于2的整数)级移位寄存器单元和第N+1级移位寄存器单元之间。第N-1级为第一移位寄存器单元201。第N-1级移位寄存器单元201的上拉节点PU和稳压电路100连接。第N+1级移位寄存器单元和第N+2级移位寄存器单元为第二移位寄存器单元202，且第N+1级移位寄存器单元202和第N+2级移位寄存器单元202的输入端INPUT和稳压电路100的输出端INPUT_202连接。
例如，如图8所示，除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔一级的下级移位寄存器单元的输出端OUT连接；除第一级、第二级、第N+1级和第N+2级移位寄存器单元202外，其余各级移位寄存器单元的输入端INPUT和与其相隔一级的上级移位寄存器单元的输出端OUT连接。
需要说明的是，在本公开的实施例中，一个移位寄存器单元B是另一个移位寄存器单元A的下级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上晚于移位寄存器单元A输出的栅极扫描信号。相应地，一个移位寄存器单元B是另一个移位寄存器单元A的上级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上早于移位寄存器单元A输出的栅极扫描信号。以下各实施例与此相同，不再赘述。
例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图8中未示出。
例如，如图8所示，该栅极驱动电路10还可以包括时序控制器300。例如，该时序控制器300可以被配置为和触控扫描控制信号线GCL、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4连接，以向各移位寄存器单元提供触控扫描控制信号和时钟信号。时序控制器300还可以被配置为提供触发信号STV以及复位信号RESET。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4上提供的时钟信号时序可以采用图9中所示的信号时序，以实现栅极驱动电路10逐行输出栅极扫描信号的功能。
时钟信号线上的时钟信号在传输的过程中会产生衰减，可能会造成对后面的栅线的充电电压不足。通过多条时钟信号线向栅极驱动电路的各级移位寄存器单元提供时钟信号，可以降低每一条时钟信号线上的负载，进而提高充电率。
需要说明的是，本公开的实施例中提供的栅极驱动电路还可以包括六条、八条等更多条时钟信号线，本公开的实施例对此不作限定。
下面结合图9所示的信号时序图，对图8所示的栅极驱动电路10的工作原理进行说明，在图9所示的第一阶段1至第五阶段5共五个阶段中，该栅极驱动电路10可以分别进行如下操作。
需要说明的是，如图9所示，在本示例中，第三阶段为插入的一个触控扫描阶段。
在第一阶段1，第一时钟信号线CLK1提供高电平信号，由于第N-1级移位寄存器单元201的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第N-1级移位寄存器单元201的时钟信号端CLK输入高电平信号；又由于第N-1级移位寄存器单元201的上拉节点PU_N-1为高电平，所以在上拉节点PU_N-1高电平的控制下，时钟信号端CLK输入的高电平输出至第N-1级移位寄存器单元101的输出端OUT_N-1。需要说明的是，图9中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。
在第二阶段2，第二时钟信号线CLK2提供高电平信号，由于第N级移位寄存器单元200的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第N级移位寄存器单元200的时钟信号端CLK输入高电平信号；又由于第N级移位寄存器单元200的上拉节点PU_N为高电平，所以在上拉节点PU_N高电平的控制下，时钟信号端CLK输入的高电平输出至第N级移位寄存器单元101的输出端OUT_N。
接下来，如图9所示，开始进入触控扫描阶段，即第三阶段3。在第三阶段3，触控扫描控制信号线GCLA提供高电平信号，由于稳压电路100的触控扫描控制信号端GCL和触控扫描控制信号线GCLA连接，所以在此阶段稳压单元100的触控扫描控制端GCL输入高电平信号。在一个示例中，如图3A所示，触控扫描控制端GCL输入高电平时，第一晶体管T1导通，同时，在此阶段，由于第N-1级移位寄存器单元201的上拉节点PU_N-1的电位为高电平，可以使第二晶体管T2导通，从而使得触控扫描控制端GCL输入的高电平通过第一晶体管T1和第二晶体管T2给第N-1级移位寄存器单元201的上拉节点PU_N-1进行充电，防止其在触控扫描阶段由于TFT漏电而衰减。同时，由于第N-1级移位寄存器单元201的上拉节点PU_N-1为高电平，所以第三晶体管T3导通，从而使得触控扫描控制端GCL输入的高电平可以通过第三晶体管T3给第N+1级移位寄存器单元202的上拉节点PU-_N+1和第N+2级移位寄存器单元202的上拉节点PU_N+2进行充电，使得第N+1级移位寄存器单元202的上拉节点PU_N+1和第N+2级移位寄存器单元202的上拉节点PU_N+2的电位被充电至第一高电平。
在另一个示例中，如图3B所示，第N-1级移位寄存器单元201的上拉节点PU_N-1的高电平使第三晶体管T3导通，从而使得触控扫描控制端GCL输入的高电平可以通过第三晶体管T3给第N+1级移位寄存器单元202的上拉节点PU_N+1和第N+2级移位寄存器单元202的上拉节点PU_N+2进行充电，使得第N+1级移位寄存器单元202的上拉节点PU_N+1和第N+2级移位寄存器单元202的上拉节点PU_N+2的电位被充电至第一高电平。同时，在此阶段，触控扫描控制端GCL输入高电平时，第一晶体管T1导通，第N-1级移位寄存器单元201的上拉节点PU_N-1的高电平使第二晶体管T2导通，所以，触控扫描控制端GCL输入的高电平通过第三晶体管T3、第一晶体管T1和第二晶体管T2给第N-1级移位寄存器单元201的上拉节点PU-_N-1进行充电，防止其在触控扫描阶段由于TFT漏电而衰减。
需要说明的是，在此阶段，由于各级移位寄存器单元的触控扫描控制信号端GCL和触控扫描控制信号线GCLA连接，所以在此阶段各级移位寄存器单元的触控扫描控制端GCL输入高电平信号。如图5所示，触控扫描控制端GCL输入的高电平还可以使第四晶体管T4导通，进而可以对输出端OUT的电位进一步拉低降噪。
同时，在触控扫描阶段，触控扫描控制信号触发触控扫描驱动电路以进行触控面板或触控电路的扫描。
接下来，如图9所示，在触控扫描阶段结束后进入第四阶段4。
在第四阶段4，第三时钟信号线CLK3提供高电平信号，由于第N+1级移位寄存器单元202的时钟信号端CLK和第三时钟信号线CLK3连接，所以在此阶段第N+1级移位寄存器单元202的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+1级移位寄存器单元202的上拉节点PU_N+1的电位进一步被拉高至第二高电平。所以在上拉节点PU_N+1高电平的控制下，时钟信号端CLK输入的高电平输出至第N+1级移位寄存器单元202的输出端OUT_N+1。
在第五阶段5，第四时钟信号线CLK4提供高电平信号，由于第N+2级移位寄存器单元202的时钟信号端CLK和第四时钟信号线CLK4连接，所以在此阶段第N+2级移位寄存器单元202的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第N+2级移位寄存器单元202的上拉节点PU_N+2的电位进一步被拉高至第二高电平。所以在上拉节点PU-_N+2高电平的控制下，时钟信号端CLK输入的高电平输出至第N+2级移位寄存器单元202的输出端OUT_N+2。
本实施例提供的栅极驱动电路10，可以在触控扫描阶段通过稳压电路对前几个移位寄存器单元的上拉节点进行充电，从而可以避免由于触控扫描阶段结束后的前几个移位寄存器单元的上拉节点的电位太低而造成例如固定位置出现横线等输出异常的现象，进而可以提高显示质量。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级移位寄存器单元的输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。
本公开的实施例还提供一种触控显示装置1，如图10所示，该触控显示装置1包括本公开实施例提供的栅极驱动电路10。该触控显示装置1包括控制部分20、栅极驱动电路10、数据驱动电路40、触摸驱动及检测电路50以及触控显示面板30。例如，数据驱动电路40和触摸驱动及检测电路50可以集成在一个集成电路中。例如，数据驱动电路40和触摸驱动及检测电路50分时工作。
控制电路20是分别响应于外部提供的图像信号而提供控制信号到栅极驱动电路10、数据驱动电路40和触摸驱动及检测电路50，以控制它们彼此同步操作。
触控显示面板30包括液晶显示面板31和触控检测面板32。例如，触控显示面板30为内嵌式触控显示面板，即该触控检测面板32位于液晶显示面板31的上基板的下面。需要注意的是，不限于此，例如，还可以是表层式触控显示面板等其他类型的触控显示面板。
例如，液晶显示面板31包括多个像素阵列(图中未示出)。数据驱动电路40用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路40通过数据线12与像素阵列电连接，栅极驱动电路10通过栅线11与像素阵列电连接。
例如，该触控检测面板32为自电容型触控传感器，包括如图所示横向延伸的触摸驱动电极和纵向延伸的触摸检测电极，二者在彼此交叉位置处形成阵列排布的检测电容。触摸驱动及检测电路50通过驱动引线13与触摸驱动电极和触摸检测电极相连。
在触摸检测操作中，一方面，触摸驱动及检测电路50用于提供触摸检测驱动信号到触摸驱动电极以驱动触摸检测扫描。例如，为了提高触控报点率，在一帧画面的显示阶段中分段插入多个触控扫描阶段。即在栅极驱动电路10的扫描过程中，触摸驱动及检测电路50多次提供触摸检测驱动信号至触摸驱动电极，从而对触控检测面板32进行触摸检测扫描，并将触摸检测电极响应于例如手指或触控笔等的触摸操作产生的触摸检测信号传输至触摸驱动及检测电路50。
另一方面，该触摸驱动及检测电路50还基于从控制部分20提供的控制信号和从触摸检测电极产生的触摸检测信号检测触摸操作是否存在以及确定具体的触摸位置。
需要说明的是，本实施例中的触控显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有触控显示功能的产品或部件。该触控显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的触控显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
例如，本公开实施例的一个示例提供一种驱动方法，包括两条时钟信号线，其可以适用于例如图6中所示的栅极驱动电路10，例如该栅极驱动电路10中的第N(N为大于1的整数)级移位寄存器单元为第一移位寄存器单元201，第N+2级移位寄存器单元为第二移位寄存器单元202。该驱动方法可以依次包括如下操作。
第一阶段：第N级移位寄存器单元201的输出端OUT_N输出栅极扫描信号；
第二阶段，通过触控扫描控制信号线GCLA输入触控扫描控制信号，以对第N级移位寄存器单元201的上拉节点PU_N和第N+1级移位寄存器单元202的上拉节点PU_N+1进行充电；
栅极驱动电路进入触控扫描阶段；
第三阶段，第N+1级移位寄存器单元202的输出端OUT_N+1输出栅极扫描信号。
例如，本公开实施例的另一个示例提供一种驱动方法，包括四条时钟信号线，其可以适用于例如图8中所示的栅极驱动电路10，例如该栅极驱动电路10中的第N-1级(N为大于2的整数)级移位寄存器单元为第一移位寄存器单元201，第N+1级移位寄存器单元和第N+2级移位寄存器单元为第二移位寄存器单元202。该驱动方法可以依次包括如下操作。
第一阶段，第N-1级移位寄存器单元201的输出端OUT_N-1输出栅极扫描信号；
第二阶段，第N级移位寄存器单元的输出端OUT_N输出栅极扫描信号；
第三阶段，通过触控扫描控制信号线GCLA输入触控扫描控制信号，以对第N-1级移位寄存器单元201的上拉节点PU_N-1、第N+1级移位寄存器单元202的上拉节点PU_N+1和第N+2级移位寄存器单元202的上拉节点PU_N+2进行充电；
栅极驱动电路进入触控扫描阶段；
第四阶段，第N+1级移位寄存器单元202的输出端OUT_N+1输出栅极扫描信号；
第五阶段，第N+2级移位寄存器单元202的输出端OUT_N+2输出栅极扫描信号。
需要说明的是，例如该栅极驱动电路10的驱动方法在包括两条时钟信号线时，关于该驱动方法的详细描述以及技术效果可以参考图6所示的栅极驱动电路10中的相应描述。又例如该栅极驱动电路10的驱动方法在包括四条时钟信号线时，关于该驱动方法的详细描述以及技术效果可以参考图8所示的栅极驱动电路10中的相应描述，这里不再赘述。本领域技术人员容易理解，本示例中提供的驱动方法在包括多条时钟信号线时，例如六条时钟信号线或八条时钟信号线，上述驱动方法中的第一移位寄存器单元201和第二移位寄存器单元202相应发生变化。
本公开的实施例提供的栅极驱动电路10的驱动方法的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种栅极驱动电路，包括：
多个级联的移位寄存器单元，其中，所述多个级联的移位寄存器单元每个包括输入端、输出端、触控扫描控制端和复位端以及用于控制所述输出端的上拉节点，所述触控扫描控制端配置为接收触控扫描控制信号；以及
稳压电路，连接到所述多个级联的移位寄存器单元中在前的第一移位寄存器单元和在后的一组第二移位寄存器单元之间，
其中，所述稳压电路与所述第一移位寄存器单元的上拉节点电连接，与所述一组第二移位寄存器单元的输入端电连接，且配置为在所述触控扫描控制信号和所述第一移位寄存器单元的上拉节点的电平的控制下，将所述触控扫描控制信号输出至所述一组第二移位寄存器单元的输入端。
2.根据权利要求1所述的栅极驱动电路，其中，所述稳压电路包括输入子电路、稳压开关子电路和输出子电路；其中，
所述输入子电路配置为响应于所述触控扫描控制信号将所述触控扫描控制信号输入所述稳压开关子电路；
所述稳压开关子电路配置为对所述第一移位寄存器单元的上拉节点进行充电；
所述输出子电路配置为在所述第一移位寄存器单元的上拉节点的电平的控制下，将所述触控扫描控制信号输出至所述第二移位寄存器单元的输入端。
3.根据权利要求2所述的栅极驱动电路，其中，
所述输入子电路包括：
第一晶体管，其中，所述第一晶体管的栅极和第一极连接，且配置为和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第一晶体管的第二极配置为和所述稳压开关子电路连接；
所述稳压开关子电路包括：
第二晶体管，其中，所述第二晶体管的第一极配置为和所述第一晶体管的第二极连接，所述第二晶体管的栅极和第二极连接，且配置为和所述第一移位寄存器单元的上拉节点连接以对所述第一移位寄存器单元的上拉节点进行充电；
所述输出子电路包括：
第三晶体管，其中，所述第三晶体管的栅极配置为和所述第一移位寄存器单元的上拉节点连接，所述第三晶体管的第一极配置和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第三晶体管的第二极配置为和所述第二移位寄存器单元的输入端连接。
4.根据权利要求2所述的栅极驱动电路，其中，
所述输入子电路包括：
第一晶体管，其中，所述第一晶体管的栅极配置为和所述触控扫描控制端连接以接收所述触控扫描控制信号，所述第一晶体管的第一极和所述第二移位寄存器单元的输入端连接，所述第一晶体管的第二极配置为和所述稳压开关子电路连接；
所述稳压开关子电路包括：
第二晶体管，其中，所述第二晶体管第一极配置为和所述第一晶体管的第二极连接，所述第二晶体管的栅极和第二极连接，且配置为和所述第一移位寄存器单元的上拉节点连接以对所述第一移位寄存器单元的上拉节点进行充电；
所述输出子电路包括：
第三晶体管，其中，所述第三晶体管的栅极配置为和所述第一移位寄存器单元的上拉节点连接，所述第三晶体管的第一极配置和所述触控扫描控制端连接以接收触控扫描控制信号，所述第三晶体管的第二极配置为和所述第二移位寄存器单元的输入端连接。
5.根据权利要求1-4任一所述的栅极驱动电路，其中，所述移位寄存器单元包括：输入电路、上拉节点复位电路、输出电路和触控降噪电路；其中，
所述输入电路配置为响应于输入信号对上拉节点进行充电；
所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；
所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至所述输出端；
所述触控降噪电路配置为响应于触控扫描控制信号对所述输出端进行复位。
6.根据权利要求5所述的栅极驱动电路，其中，所述移位寄存器单元还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，
所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对下拉节点的电平进行控制；
所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；
所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；
所述输出降噪电路，配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
7.根据权利要求1所述的栅极驱动电路，还包括第一时钟信号线和第二时钟信号线；其中
所述多个移位寄存器单元的每个还包括时钟信号端，且配置为和所述第一时钟信号线或所述第二时钟信号线连接以接收第一时钟信号或第二时钟信号；以及
所述第一时钟信号线和第2n-1级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第2n级移位寄存器单元的时钟信号端连接；
n为大于0的整数。
8.根据权利要求7所述的栅极驱动电路，其中，所述一组第二移位寄存器单元包括一个第二移位寄存器单元，所述稳压电路连接到所述第一移位寄存器单元和所述一个第二移位寄存器单元之间，
第N级移位寄存器单元为所述第一移位寄存器单元，且所述第N级移位寄存器单元的上拉节点和所述稳压电路连接；
第N+1级移位寄存器单元为所述第二移位寄存器单元，且所述第N+1级移位寄存器单元的输入端和所述稳压电路连接；
除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的输出端连接；
除第一级和所述第N+1级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接；
N为大于1的整数。
9.根据权利要求1所述的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，
所述多个移位寄存器单元的每个还包括时钟信号端，且配置为和所述第一时钟信号线、第二时钟信号线、第三时钟信号线或第四时钟信号线连接以接收第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号；以及
所述第一时钟信号线和第4n-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4n-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4n-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4n级移位寄存器单元的时钟信号端连接；
n为大于0的整数。
10.根据权利要求9所述的栅极驱动电路，其中，所述一组第二移位寄存器单元包括两个第二移位寄存器单元，所述稳压电路连接到所述第一移位寄存器单元和所述两个第二移位寄存器单元之间，
第N-1级移位寄存器单元为所述第一移位寄存器单元，且所述第N-1级移位寄存器单元的上拉节点和所述稳压电路连接；
第N+1级移位寄存器单元和第N+2级移位寄存器单元为第二移位寄存器单元，且所述第N+1级和第N+2级移位寄存器单元的输入端和所述稳压电路连接；
除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；
除第一级、第二级、第N+1级和第N+2级移位寄存器单元外，其余各级移位寄存器单元的输入端和与其相隔一级的上级移位寄存器单元的输出端连接；
N为大于2的整数。
11.根据权利要求1-10任一所述的栅极驱动电路，还包括一条触控扫描控制信号线；其中，
每一个移位寄存器单元的触控扫描控制端以及所述稳压电路的触控扫描控制端和所述触控扫描控制信号线连接，以接收所述触控扫描控制信号。
12.一种触控显示装置，包括如权利要求1-11任一所述的栅极驱动电路。
13.一种如权利要求8所述的栅极驱动电路的驱动方法，包括：
第一阶段：所述第N级移位寄存器单元的输出端输出栅极扫描信号；
第二阶段，通过触控扫描控制信号线输入所述触控扫描控制信号，以对所述第N级移位寄存器单元的上拉节点和所述第N+1级移位寄存器单元的上拉节点进行充电；
所述栅极驱动电路进入触控扫描阶段；
第三阶段，所述第N+1级移位寄存器单元的输出端输出栅极扫描信号。
14.一种如权利要求10所述的栅极驱动电路的驱动方法，包括：
第一阶段，所述第N-1级移位寄存器单元的输出端输出栅极扫描信号；
第二阶段，所述第N级移位寄存器单元的输出端输出栅极扫描信号；
第三阶段，通过触控扫描控制信号线输入所述触控扫描控制信号，以对所述第N-1级移位寄存器单元的上拉节点、所述第N+1级移位寄存器单元的上拉节点和所述第N+2级移位寄存器单元的上拉节点进行充电；
所述栅极驱动电路进入触控扫描阶段；
第四阶段，所述第N+1级移位寄存器单元的输出端输出栅极扫描信号；
第五阶段，所述第N+2级移位寄存器单元的输出端输出栅极扫描信号。
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