CN109545156B - 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。该移位寄存器单元包括输入电路、上拉节点复位电路、输出电路和耦合电路。输入电路配置为响应于输入信号对上拉节点进行充电；上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至第一输出端；耦合电路配置为响应于第二时钟信号，对上拉节点的电位进行耦合控制。该移位寄存器单元可以减小第一输出端输出信号的下降沿时间，提高驱动能力。

Description

移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
背景技术
在显示技术领域，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gatedriver On Array)来对栅线进行驱动。
例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、上拉节点复位电路、输出电路和耦合电路。所述输入电路配置为响应于输入信号对上拉节点进行充电；所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至第一输出端；所述耦合电路配置为响应于第二时钟信号，对所述上拉节点的电位进行耦合控制。
例如，本公开一实施例提供的移位寄存器单元还包括下拉节点控制电路、上拉节点降噪电路和输出降噪电路。所述下拉节点控制电路配置为对下拉节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述第一输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述耦合电路包括第一晶体管和存储电容。所述第一晶体管的栅极和存储电容的第一极配置为和所述上拉节点连接，所述第一晶体管的第一极配置为和第二时钟信号端连接以接收所述第二时钟信号，所述第一晶体管的第二极配置为和所述存储电容的第二极连接。
例如，本公开一实施例提供的移位寄存器单元还包括第二输出端。所述耦合电路还配置为输出所述第二时钟信号至所述第二输出端，所述第二输出端配置为和所述第一晶体管的第二极连接。
例如，本公开一实施例提供的移位寄存器单元还包括耦合复位电路。所述耦合复位电路配置为在所述下拉节点的电平的控制下，对所述第二输出端进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述耦合复位电路包括：第二晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第二输出端连接，第二极配置为和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括：第三晶体管，其栅极和第一极连接，且配置为和输入端连接以接收所述输入信号，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点复位电路包括：第四晶体管，其栅极配置为和复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括：第五晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，第二极配置为和所述第一输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括：第六晶体管，其栅极和第一极连接，且配置为和第二电压端连接以接收第二电压，第二极配置为和所述下拉节点连接；以及第七晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述下拉节点连接，第二极配置为和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点降噪电路包括：第八晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述上拉节点连接以对所述上拉节点进行降噪，第二极配置为和第一电压端连接以接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出降噪电路包括：第九晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第一输出端连接，第二极配置为和第一电压端连接以接收第一电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开实施例所述的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第一输出端连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第一输出端连接。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开实施例所述的移位寄存器单元。除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第二输出端连接；除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第二输出端连接。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出电路输出所述第一时钟信号的低电平至所述第一输出端；第二阶段，所述上拉节点的电位被所述第一时钟信号和所述第二时钟信号的高电平耦合升高，所述输出电路输出所述第一时钟信号的高电平至所述第一输出端；第三阶段，所述上拉节点的电位被所述第一时钟信号的低电平耦合降低，所述第一输出端通过所述输出电路放电；第四阶段，所述上拉节点的电位被所述第二时钟信号的低电平进一步耦合拉低；第五阶段，所述上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位；其中，在所述第三阶段和所述第四阶段中，所述第一时钟信号的下降沿时刻早于所述第二时钟信号的下降沿时刻。
例如，在本公开一实施例提供的驱动方法中，在所述第二阶段中，所述第一时钟信号的上升沿时刻与所述第二时钟信号的上升沿时刻保持一致。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出电路输出所述第一时钟信号的低电平至所述第一输出端，所述耦合电路输出所述第二时钟信号的低电平至所述第二输出端；第二阶段，所述上拉节点的电位被所述第一时钟信号和所述第二时钟信号的高电平耦合拉高，所述输出电路输出所述第一时钟信号的高电平至所述第一输出端，所述耦合电路输出所述第二时钟信号的高电平至所述第二输出端；第三阶段，所述上拉节点的电位被所述第一时钟信号的低电平耦合拉低，所述第一输出端通过所述输出电路放电至低电平，所述耦合电路输出所述第二时钟信号的高电平至所述第二输出端；第四阶段，所述上拉节点的电位被所述第二时钟信号的低电平进一步耦合拉低，所述第二输出端通过所述耦合电路放电至低电平；第五阶段，所述上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位；在所述第三阶段和所述第四阶段中，所述第一时钟信号的下降沿时刻早于所述第二时钟信号的下降沿时刻。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种移位寄存器单元的电路示意图；
图2为对应于图1中所示的移位寄存器单元工作时的信号时序图；
图3为本公开一实施例的一个示例提供的一种移位寄存器单元的示意框图；
图4为本公开一实施例的另一个示例提供的一种移位寄存器单元的示意框图；
图5为图4中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图6为图3中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图7为对应于图5中所示的移位寄存器单元工作时的信号时序图；
图8为对图1和图5中所示的移位寄存器单元中的上拉节点PU的电位进行仿真的示意图；
图9为对图1和图5中所示的移位寄存器单元中的第一输出端OUT1的输出信号进行仿真的示意图；
图10为本公开一实施例提供的一种栅极驱动电路的示意图；
图11为本公开一实施例提供的另一种栅极驱动电路的示意图；以及
图12为本公开一实施例提供的一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver OnArray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低装配成本等优势。该显示面板可以为液晶显示(LCD)面板或有机发光二极管(OLED)显示面板。
图1示出了一种移位寄存器单元的电路结构，该移位寄存器单元可以被级联以形成栅极驱动电路。如图1所示，该移位寄存器单元包括九个晶体管(T1至T9)和存储电容(C1)。
第一晶体管T1，其栅极和上拉节点PU连接，第一极和第一时钟信号端CLK连接，第二极和第二输出端OUT2连接。
第二晶体管T2，其栅极和下拉节点PD连接，第一极和第二输出端OUT2连接，第二极和第一电压端VGL连接。
第三晶体管T3，其栅极和第一极连接且配置为和输入端INPUT连接，第二极和上拉节点PU连接。
第四晶体管T4，其栅极和复位端RST连接，第一极和上拉节点PU连接，第二极和第一电压端VGL连接。
第五晶体管T5，其栅极和上拉节点PU连接，第一极和第一时钟信号端CLK连接，第二极和第一输出端OUT1连接。
第六晶体管T6，其栅极和第一极连接且配置为和第二电压端VGH(例如保持输入直流高电平信号)连接，第二极和下拉节点PD连接。
第七晶体管T7，其栅极和上拉节点PU连接，第一极和下拉节点PD连接，第二极和第一电压端VGL连接。
第八晶体管T8，其栅极和下拉节点PD连接，第一极和上拉节点PU连接，第二极和第一电压端VGL(例如保持输入直流低电平信号)连接。
第九晶体管T9，其栅极和下拉节点PD连接，第一极和第一输出端OUT1连接，第二极和第一电压端VGL连接。
存储电容C1，其第一极和上拉节点PU连接，第二极和第一输出端OUT1连接。
例如上述晶体管均为N型晶体管。下面也以N型晶体管为例进行说明，但是本公开的实施例不限于这种情形，例如这些晶体管中至少部分可以替换为P型晶体管。
下面结合图2所示的信号时序来说明图1所示的移位寄存器单元的工作原理，在图2所示的第一阶段A、第二阶段B、第三阶段C以及第四阶段D共四个阶段中，该移位寄存器单元进行如下操作。
在第一阶段A，第一时钟信号端CLK输入低电平信号，输入端INPUT输入高电平信号。由于输入端INPUT输入高电平信号，第三晶体管T3导通，使得输入端INPUT输入的高电平对存储电容C1进行充电，上拉节点PU的电位被上拉至第一高电平。
例如第二电压端VGH可以设置为保持输入直流高电平信号，第六晶体管T6保持导通，第二电压端VGH输入的高电平对下拉节点PD进行充电。又由于上拉节点PU的电位为第一高电平，第七晶体管T7导通，从而使得下拉节点PD和第一电压端VGL电连接。这里，例如第一电压端VGL可以设置为保持输入直流低电平信号。在晶体管的设计上，可以将第六晶体管T6和第七晶体管T7配置为(例如对二者的尺寸比、阈值电压等配置)在T6和T7均导通时，下拉节点PD的电位被下拉到一个较低的电平，该低电平不会使第八晶体管T8开启。需要说明的是，图2中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。
由于上拉节点PU处于第一高电平，第一晶体管T1和第五晶体管T5导通，此时第一时钟信号端CLK输入低电平，所以在此阶段，第一输出端OUT1和第二输出端OUT2均输出该低电平信号。
在第二阶段B，第一时钟信号端CLK输入高电平信号，输入端INPUT输入低电平信号。由于输入端INPUT输入低电平信号，第三晶体管T3截止，上拉节点PU保持上一阶段的第一高电平，从而使得第一晶体管T1和第五晶体管T5保持导通，由于在此阶段第一时钟信号端CLK输入高电平，所以第一输出端OUT1和第二输出端OUT2输出该高电平信号。
同时，由于第一时钟信号端CLK、第一输出端OUT1以及第二输出端OUT2为高电平，该高电平可以通过第一晶体管T1的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)、第五晶体管T5的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)和存储电容C1对上拉节点PU的电位进行耦合升高。上拉节点PU耦合的电压幅值可以由公式1计算得到：
ΔV_PU＝ΔV_CLK×(C_T1+C_T5+C_C1)/C_PU； (1)
其中，ΔV_PU为上拉节点PU耦合的电压幅值，ΔV_CLK为第一时钟信号端的电压幅值变化量，C_T1为第一晶体管T1的寄生电容值，C_T5为第五晶体管T5的寄生电容值，C_C1为存储电容C1的电容值，C_PU为和上拉节点PU连接的所有电容总和。
上拉节点PU的电位被耦合升高，达到第二高电平，使得第五晶体管T5的导通更充分。由于上拉节点PU的电位为高电平，第七晶体管T7继续导通，使得下拉节点PD的电位继续保持在低电平。由于下拉节点PD的电位为低电平，第二晶体管T2、第八晶体管T8和第九晶体管T9保持截止状态，从而不会影响上拉节点PU的电位以及移位寄存器单元正常输出移位信号。
在第三阶段C，第一时钟信号端CLK输入的信号由高电平变为低电平，输入端INPUT继续输入低电平。这里与第二阶段对上拉节点PU的耦合升高类似，由于第一时钟信号端CLK输入的信号变为低电平，上拉节点PU的电位被耦合降低至第一高电平(如图2中虚线椭圆标示)，耦合降低的电压幅值依然可以采用公式1计算获得。
同时，由于上拉节点PU的电位依然为高电平，第五晶体管T5保持开启，第一输出端OUT1通过第五晶体管T5向处于低电平的第一时钟信号端CLK放电；同样的，第一晶体管T1保持开启，第二输出端OUT2通过第一晶体管T1向处于低电平的第一时钟信号端CLK放电。通过放电，第一输出端OUT1和第二输出端OUT2的电位下降为低电平。
在第四阶段D，由于复位端RST输入高电平信号，第四晶体管T4导通，上拉节点PU与第一电压端VGL电连接，上拉节点PU的电位被下拉到低电平，从而第一晶体管T1和第五晶体管T5截止。
由于上拉节点PU的电位处于低电平，第七晶体管T7截止，下拉节点PD的放电路径被截止，下拉节点PD的电位被充电至高电平，由此使得第八晶体管T8、第二晶体管T2和第九晶体管T9导通，分别将上拉节点PU、第二输出端OUT2以及第一输出端OUT1的电位下拉到第一电压端VGL输入的低电平，进一步消除了移位寄存器单元在非输出阶段其输出端(包括第一输出端OUT1和第二输出端OUT2)和上拉节点PU处可能产生的噪声。
例如，图1中所示的移位寄存器单元可以被级联以形成栅极驱动电路，该栅极驱动电路用于驱动显示面板时，每一级移位寄存器单元例如对应一条栅线。第一输出端OUT1可以和对应栅线连接以提供逐行扫描信号，第二输出端OUT2可以和上一级移位寄存器单元的复位端RST以及下一级移位寄存器单元的输入端INPUT连接，分别提供复位信号和输入信号。采用这种连接方式可以提高移位寄存器单元的负载能力。
上述移位寄存器单元在工作时，第一输出端OUT1在通过第五晶体管T5放电时，由于上拉节点PU的电位下降，会影响第五晶体管T5的导通程度，进而影响第一输出端OUT1的放电速度。第一输出端OUT1放电越慢，其下降沿时间就越长。
在高分辨率LCD(Liquid Crystal Display)产品中，可以用于充电的时间大幅度缩减，例如对于采用α-Si(非晶硅)TFT(薄膜晶体管)作为像素开关元件且分辨率为8K的显示产品，一行像素单元的开启时间例如只有3.7μs，实际有效的充电时间则更少，因此充电时间0.1μs量级的增加都可以对充电率有明显的提升。
本公开至少一实施例提供一种移位寄存器单元，其包括输入电路、上拉节点复位电路、输出电路和耦合电路。该输入电路配置为响应于输入信号对上拉节点进行充电；该上拉节点复位电路配置为响应于复位信号对上拉节点进行复位；该输出电路配置为在上拉节点的电平的控制下，将第一时钟信号输出至第一输出端；该耦合电路配置为响应于第二时钟信号，对上拉节点的电位进行耦合控制。
本公开至少一实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置以及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，可以通过耦合电路控制上拉节点的电位，使其在第一输出端放电时保持在一个较高的电位，从而可以减小第一输出端输出信号的下降沿时间，增大显示面板中的像素单元的充电时间，从而可以提高驱动能力。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开实施例的一个示例提供一种移位寄存器单元100，如图3所示，该移位寄存器单元100包括输入电路110、上拉节点复位电路120、输出电路130和耦合电路140。
该输入电路110配置为响应于输入信号对上拉节点PU进行充电。例如，该输入电路110可以配置为使上拉节点PU和输入端INPUT电连接，从而可以使输入端INPUT输入的高电平信号对上拉节点PU进行充电。
该上拉节点复位电路120配置为响应于复位信号对上拉节点PU进行复位。例如，该上拉节点复位电路120可以配置为和复位端RST连接，从而可以在复位端RST输入的复位信号的控制下，使得上拉节点PU和低电平信号或低电压端电连接，该低电压端例如为第一电压端VGL，从而可以对上拉节点PU进行下拉复位。需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，以下本公开的各实施例与此相同，不再赘述。
输出电路130配置为在上拉节点PU的电平的控制下，将第一时钟信号输出至第一输出端OUT1。例如，该输出电路130可以配置为在上拉节点PU的电平的控制下，使第一时钟信号端CLK和第一输出端OUT1电连接，从而可以将第一时钟信号端CLK输入的第一时钟信号输出至第一输出端OUT1。同时，第一输出端OUT1还可以通过输出电路130进行放电。
该耦合电路140配置为响应于第二时钟信号，对上拉节点PU的电位进行耦合控制。例如，该耦合电路140可以和第二时钟信号端CLKA连接，从而在第二时钟信号端CLKA输入的第二时钟信号为高电平时，耦合电路140对上拉节点PU的电位进行耦合控制使其电位升高；在第二时钟信号端CLKA输入的第二时钟信号为低电平时，耦合电路140对上拉节点PU的电位进行耦合控制使其电位降低。
例如，可以采用多个级联的上述移位寄存器单元100构成一栅极驱动电路。当使用该栅极驱动电路驱动显示面板时，可以通过输出电路130和耦合电路140，以及在第一时钟信号和第二时钟信号的相互配合下，对上拉节点PU的电位进行控制，使其在第一输出端OUT1放电时保持在一个较高的电位，从而可以减小第一输出端OUT1输出信号的下降沿时间，增大显示面板中的像素单元的充电时间，从而可以提高驱动能力。
例如，如图4所示，在本实施例的另一个示例中，该移位寄存器单元100还可以包括下拉节点控制电路150、上拉节点降噪电路160和输出降噪电路170。
该下拉节点控制电路150配置为对下拉节点PD的电平进行控制，进而对上拉节点降噪电路160和输出降噪电路170进行控制。
该上拉节点降噪电路160配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，该上拉节点降噪电路160可以配置为和第一电压端VGL连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第一电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
该输出降噪电路170配置为在下拉节点PU的电平的控制下，对第一输出端OUT1进行降噪。例如，该输出降噪电路170可以配置为在下拉节点PD的电平的控制下，使第一输出端OUT1和第一电压端VGL电连接，从而对第一输出端OUT1进行下拉降噪。
例如，如图4所示，在本实施例的另一个示例中，该移位寄存器单元100还可以包括第二输出端OUT2和耦合复位电路180。
耦合电路140还配置为输出第二时钟信号至第二输出端OUT2。例如，当图4中所示的移位寄存器单元100被级联以形成栅极驱动电路时，第二输出端OUT2可以和上一级移位寄存器单元的复位端RST以及下一级移位寄存器单元的输入端INPUT连接，分别提供复位信号和输入信号。采用两个输出端可以提高移位寄存器单元的负载能力。
该耦合复位电路180配置为在下拉节点PU的电平的控制下，对第二输出端OUT2进行复位。例如，该耦合复位电路180可以配置为和第一电压端VGL连接，以在下拉节点PU的电平的控制下，将第二输出端OUT2和第一电压端VGL电连接，从而实现对第二输出端OUT2的下拉复位。
例如，图4中所示的移位寄存器单元100在一个示例中可以具体实现为图5所示的电路结构。如图5所示，该移位寄存器单元100包括：第一至第九晶体管T1-T9以及存储电容C1。
如图5所示，在该示例中，更详细地，耦合电路140可以实现为包括第一晶体管T1和存储电容C1。第一晶体管T1的栅极配置为和上拉节点PU连接，第一极配置为和第二时钟信号端CLKA连接以接收第二时钟信号，第二极配置为和第二输出端OUT2连接；存储电容C1的第一极配置为和上拉节点PU连接，第二极配置为和第二输出端OUT2连接。
耦合复位电路180可以实现为第二晶体管T2。第二晶体管T2的栅极配置为和下拉节点PU连接，第一极配置为和第二输出端OUT2连接，第二极配置为和第一电压端VGL连接以接收第一电压。
需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压；第二电压端VGH例如保持输入直流高电平信号，将该直流高电平称为第二电压。以下各实施例与此相同，不再赘述。
输入电路110可以实现为第三晶体管T3。第三晶体管T3的栅极和第一极连接，且配置为和输入端INPUT连接以接收输入信号，第二极配置为和上拉节点PU连接以对上拉节点PU进行充电。
上拉节点复位电路120可以实现为第四晶体管T4。第四晶体管T4的栅极配置为和复位端RST连接以接收复位信号，第一极配置为和上拉节点PU连接以对上拉节点PU进行复位，第二极配置为和第一电压端VGL连接以接收第一电压。
输出电路130可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和上拉节点PU连接，第一极配置为和第一时钟信号端CLK连接以接收第一时钟信号，第二极配置为和第一输出端OUT1连接。
下拉节点控制电路150可以实现为包括第六晶体管T6和第七晶体管T7。第六晶体管T6的栅极和第一极连接，且配置为和第二电压端VGH连接以接收第二电压，第二极配置为和下拉节点PD连接；第七晶体管T7的栅极配置为和上拉节点PU连接，第一极配置为和下拉节点PD连接，第二极配置为和第一电压端VGL连接以接收第一电压。
上拉节点降噪电路160可以实现为第八晶体管T8。第八晶体管T8的栅极配置为和下拉节点PU连接，第一极配置为和上拉节点PU连接以对上拉节点PU进行降噪，第二极配置为和第一电压端VGL连接以接收第一电压。
输出复位电路170可以实现为第九晶体管T9。第九晶体管T9的栅极配置为和下拉节点PD连接，第一极配置为和第一输出端OUT1连接，第二极配置为和第一电压端VGL连接以接收第一电压。
需要说明的是，对于图5中所示的移位寄存器单元100，第二晶体管T2和第九晶体管T9的栅极也可以不和下拉节点PD连接，而和复位端RST电连接，从而可以在复位端RST输入的复位信号的控制下，实现复位降噪的效果。本公开的实施例对此不作限定。
例如，对应于图3中所示的移位寄存器单元100，可以具体实现为图6所示的电路结构。图6中所示的各个晶体管以及存储电容C1的连接关系可以参考图5中所示的移位寄存器单元100中的相应描述，这里不再赘述。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，第一极可以是漏极，第二极可以是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管，此时，第一极可以是源极，第二极可以是漏极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
例如，如图5所示，该移位寄存器单元100中的晶体管均采用N型晶体管，第一电压端VGL保持输入直流低电平的第一电压，第二电压端VGH保持输入直流高电平的第二电压，第一时钟信号端CLK输入第一时钟信号，第二时钟信号端CLKA输入第二时钟信号。
下面结合图7所示的信号时序图，对图5所示的移位寄存器单元100的工作原理进行说明，在图7所示的第一阶段A、第二阶段B、第三阶段C、第四阶段D以及第五阶段E共五个阶段中，该移位寄存器单元100进行如下操作。
在第一阶段A，第一时钟信号端CLK输入低电平信号，第二时钟信号端CLKA输入低电平信号，输入端INPUT输入高电平信号。由于输入端INTPUT输入高电平信号，第三晶体管T3导通，使得输入端INPUT输入的高电平对存储电容C1进行充电，上拉节点PU的电位被上拉至第一高电平。
由于第二电压端VGH保持输入直流高电平信号，第六晶体管T6保持导通，第二电压端VGH输入的高电平对下拉节点PD进行充电。又由于上拉节点PU的电位为第一高电平，第七晶体管T7导通，从而使得下拉节点PD和第一电压端VGL电连接。在晶体管的设计上，可以将第六晶体管T6和第七晶体管T7配置为(例如对二者的尺寸比、阈值电压等配置)在T6和T7均导通时，下拉节点PD的电位被下拉到一个较低的电平，该低电平不会使第一晶体管T1开启。需要说明的是，图7中所示的信号时序图的电位高低仅是示意性的，不代表真实电位值。
由于上拉节点PU处于第一高电平，第一晶体管T1和第五晶体管T5导通，此时第一时钟信号端CLK和第二时钟信号端CLKA输入低电平信号，所以在此阶段，第一输出端OUT1和第二输出端OUT2均输出低电平信号。
在第二阶段B，第一时钟信号端CLK输入高电平信号，第二时钟信号端CLKA输入高电平信号，输入端INPUT输入的信号继续保持一段时间的高电平后下降为低电平。由于上拉节点PU为高电平，使得第一晶体管T1和第五晶体管T5保持导通，由于在此阶段第一时钟信号端CLK和第二时钟信号端CLKA均输入高电平，所以第一输出端OUT1和第二输出端OUT2输出高电平信号。
由于第一时钟信号端CLK、第一输出端OUT1为高电平，该高电平可以通过第五晶体管T5的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)对上拉节点PU的电位进行耦合升高。第一时钟信号端CLK输入的高电平对上拉节点PU耦合的电压幅值可以由公式2计算得到：
ΔV_PU1＝ΔV_CLK×C_T5/C_PU； (2)
其中，ΔV_PU1为上拉节点PU由于第一时钟信号端CLK的电位的变化而耦合的电压幅值，ΔV_CLK为第一时钟信号端的电压幅值变化量，C_T5为第五晶体管T5的寄生电容值，C_PU为和上拉节点PU连接的所有电容总和。
由于第二时钟信号端CLKA、第二输出端OUT2为高电平，该高电平可以通过第一晶体管T1的寄生电容(包括栅极和第一极之间的寄生电容，以及栅极和第二级之间的寄生电容)以及存储电容C1对上拉节点PU的电位进行耦合升高。第二时钟信号端CLKA输入的高电平对上拉节点PU耦合的电压幅值可以由公式3计算得到：
ΔV_PU2＝ΔV_CLKA×(C_T1+C_C1)/C_PU； (3)
其中，ΔV_PU2为上拉节点PU由于第二时钟信号端CLKA的电位的变化而耦合的电压幅值，ΔV_CLKA为第二时钟信号端的电压幅值变化量，C_T1为第一晶体管T1的寄生电容值，C_C1为存储电容C1的电容值，C_PU为和上拉节点PU连接的所有电容总和。
如上所述，在第二阶段B，通过第一时钟信号端CLK和第二时钟信号端CLKA输入的高电平对上拉节点PU的共同作用，使其电位被耦合升高至第二高电平。
上拉节点PU的电位被耦合升高，达到第二高电平，使得第五晶体管T5的导通更充分。由于上拉节点PU的电位为高电平，第七晶体管T7继续导通，使得下拉节点PD的电位继续保持在低电平。由于下拉节点PD的电位为低电平，第二晶体管T2、第八晶体管T8和第九晶体管T9保持截止状态，从而不会影响上拉节点PU的电位以及移位寄存器单元正常输出移位信号。
在第三阶段C，第一时钟信号端CLK输入的信号由高电平变为低电平，第二时钟信号端CLKA继续保持输入高电平信号。这里与第二阶段B中，第一时钟信号端CLK输入的高电平信号对上拉节点PU的耦合升高类似，由于在此阶段第一时钟信号端CLK输入的信号从高电平变为低电平，上拉节点PU的电位被耦合降低一个较小幅度至一高电平(如图7中虚线椭圆标示，该高电平大于第一高电平且小于第二高电平)，耦合降低的电压幅值可以采用公式2计算获得。
由于上拉节点PU的电位依然为高电平，第五晶体管T5保持开启，第一输出端OUT1通过第五晶体管T5向处于低电平的第一时钟信号端CLK放电，通过放电，第一输出端OUT1电位下降为低电平。同时，第一晶体管T1保持开启，第二输出端OUT2输出第二时钟信号端CLKA输入的高电平信号。
在第四阶段D，第二时钟信号端CLKA输入的信号由高电平变为低电平。这里与第二阶段B中，第二时钟信号端CLKA输入的高电平信号对上拉节点PU的耦合升高类似，由于在此阶段第二时钟信号端CLKA输入的信号从高电平变为低电平，上拉节点PU的电位被耦合降低至第一高电平，耦合降低的电压幅值可以采用公式3计算获得。
由于上拉节点PU的电位依然为高电平，第一晶体管T1保持开启，第二输出端OUT2通过第一晶体管T1向处于低电平的第二时钟信号端CLKA放电，通过放电，第二输出端OUT2电位下降为低电平。
从公式2和公式3中可以看出，在第一晶体管T1和第五晶体管T5的参数确定的情形下，可以通过调整存储电容C1的电容值C_C1来调整ΔV_PU1和ΔV_PU2的比例关系，进而控制上拉节点PU在第三阶段C中的电位。
在第五阶段E，由于复位端RST输入高电平信号，第四晶体管T4导通，上拉节点PU与第一电压端VGL电连接，上拉节点PU的电位被下拉到低电平，从而第一晶体管T1和第五晶体管T5截止。
由于上拉节点PU的电位处于低电平，第七晶体管T7截止，下拉节点PD的放电路径被截止，下拉节点PD的电位充电至高电平，由此使得第八晶体管T8、第二晶体管T2和第九晶体管T9导通，分别将上拉节点PU、第二输出端OUT2以及第一输出端OUT1的电位下拉到第一电压端VGL输入的低电平，进一步消除了移位寄存器单元在非输出阶段其输出端(包括第一输出端OUT1和第二输出端OUT2)和上拉节点PU处可能产生的噪声。
与图1中所示的移位寄存器单元相比，图5中所示的移位寄存器单元100在工作时，例如如图7所示，在第三阶段C和第四阶段D中，第一时钟信号端CLK输入的信号(第一时钟信号)的下降沿时刻早于第二时钟信号端CLKA输入的信号(第二时钟信号)的下降沿时刻。采用这样的时序设置，可以使该移位寄存器单元100工作在第三阶段C时，使上拉节点PU的电位先下降一个较小的幅度(如图7中虚线椭圆标示)，使得第一输出端OUT1在放电时，上拉节点PU的电位可以保持在一个较高的电位(与图2中虚线椭圆标示相比)。
需要说明的是，如图7所示，在第二阶段B中，第一时钟信号端CLK输入的信号(第一时钟信号)的上升沿时刻和第二时钟信号端CLKA输入的信号(第二时钟信号)的上升沿时刻保持一致，本公开的实施例包括但不限于这种情形。例如，在一个示例中，第一时钟信号端CLK输入的信号(第一时钟信号)的上升沿时刻还可以早于或晚于第二时钟信号端CLKA输入的信号(第二时钟信号)的上升沿时刻。
对图1中所示的移位寄存器单元和图5中所示的移位寄存器单元中的上拉节点PU的电位进行仿真，仿真结果如图8所示。图8中虚线对应图1中上拉节点PU的电位，实线对应图5中上拉节点PU的电位，横坐标为时间，纵坐标为电压。
如图7所示，在第三阶段C中，由于上拉节点PU的电位可以保持在一个较高的电位，该高电位可以提高第一输出端OUT1的放电速度，从而降低第一输出端OUT1输出信号的下降沿时间。
需要说明的是，本公开的实施例中描述的第一输出端OUT1输出信号的下降沿时间是指：输出信号从高电平幅值的90％下降到高电平幅值的10％所用的时间。
对图1中所示的移位寄存器单元和图5中所示的移位寄存器单元中的第一输出端OUT1的输出信号进行仿真，仿真结果如图9所示。图9中虚线对应图1中的第一输出端OUT1的输出信号，实线对应图5中的第一输出端OUT1的输出信号，横坐标为时间，纵坐标为电压。在一次仿真中，实线曲线的下降沿时间为1.1μs，虚线曲线的下降沿时间为1.8μs，从仿真结果可以得出，采用如图5所示的移位寄存器单元，可以使第一输出端OUT1的输出信号的下降沿时间降低，从而可以增大充电时间，提高驱动能力。
本公开的至少一实施例提供一种栅极驱动电路10，如图10所示，该栅极驱动电路10包括多个级联的移位寄存器单元100，例如移位寄存器单元100可以采用上述实施例中提供的移位寄存器单元，例如该移位寄存器单元只具有第一输出端OUT1。该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，实现逐行扫描驱动功能。
例如，如图10所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的第一输出端OUT1连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的第一输出端OUT1连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET。
例如，当采用该栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括N行栅线(N为大于零的整数)，栅极驱动电路10中的各级移位寄存器单元100的第一输出端OUT1可以配置为依序和该N行栅线连接，以用于输出逐行扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定，例如还可以在显示面板的一侧设置栅极驱动电路10以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路10以用于驱动偶数行栅线。
例如，如图10所示，可以通过四个系统时钟信号CLK1、CLK2、CLKA1以及CLKA2向每个移位寄存器单元100中的时钟信号端(第一时钟信号端CLK和第二时钟信号端CLKA)提供时钟信号。
例如，如图10所示，栅极驱动电路10还可以包括时序控制器200。该时序控制器200例如被配置为向各级移位寄存器单元100提供时钟信号(CLK1，CLK2，CLKA1，CLKA2)，时序控制器200还可以被配置为提供触发信号STV以及复位信号RESET。
采用本实施例提供的栅极驱动电路10，可以降低第一输出端OUT1输出的信号的下降沿时间，增大显示面板中的像素单元的充电时间，从而可以提高该栅极驱动电路的驱动能力。
本公开的至少一实施例还提供一种栅极驱动电路10，如图11所示，与图10中所示的栅极驱动电路所不同的是，图11中的栅极驱动电路10采用的移位寄存器单元100除了第一输出端OUT1外，还具有第二输出端OUT2。
例如，如图11所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的第二输出端OUT2连接。除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和下一级移位寄存器单元的第二输出端OUT2连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后一级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET。
在本实施例提供的栅极驱动电路10中，和上一实施例相同，各级移位寄存器单元100的第一输出端OUT1输出逐行扫描信号，而第二输出端OUT2的输出信号可以用作上一级移位寄存器单元的复位信号和下一级移位寄存器单元的输入信号。采用这种方式，可以提高该栅极驱动电路10的负载能力。
关于本实施例提供的栅极驱动电路的其他部分以及技术效果可以参考上一实施例中相应描述，这里不再赘述。
本公开的至少一实施例还提供一种显示装置1，如图12所示，该显示装置1包括上述实施例中提供的任一栅极驱动电路10。
需要说明的是，本实施例中的显示装置可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限制。
本公开的实施例提供的显示装置1的技术效果，可以参考上述实施例中关于移位寄存器单元100的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的任一移位寄存器单元100以及采用该移位寄存器单元的栅极驱动电路。例如，该驱动方法包括如下操作。
在第一阶段，输入电路110响应于输入信号对上拉节点PU进行充电，输出电路130输出第一时钟信号的低电平至第一输出端OUT1。
在第二阶段，上拉节点PU的电位被第一时钟信号和第二时钟信号的高电平耦合升高，输出电路130输出第一时钟信号的高电平至第一输出端OUT1。
在第三阶段，上拉节点PU的电位被第一时钟信号的低电平耦合降低，第一输出端OUT1通过输出电路130放电。
在第四阶段，上拉节点PU的电位被第二时钟信号的低电平进一步耦合拉低。
在第五阶段，上拉节点复位电路120在复位信号的控制下对上拉节点PU进行复位。
其中，在第三阶段和第四阶段中，第一时钟信号的下降沿时刻早于第二时钟信号的下降沿时刻。
需要说明的是，关于该驱动方法的详细描述可以参考本公开实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。
本公开的至少一实施例还提供一种驱动方法，可以用于驱动本公开的实施例中提供的具有第二输出端OUT2的移位寄存器单元100。例如，该驱动方法包括如下操作。
在第一阶段，输入电路110响应于输入信号对上拉节点PU进行充电，输出电路130输出第一时钟信号的低电平至第一输出端OUT1，耦合电路140输出第二时钟信号的低电平至第二输出端OUT2。
在第二阶段，上拉节点PU的电位被第一时钟信号和第二时钟信号的高电平耦合拉高，输出电路130输出第一时钟信号的高电平至第一输出端OUT1，耦合电路140输出第二时钟信号的高电平至第二输出端OUT2。
在第三阶段，上拉节点PU的电位被第一时钟信号的低电平耦合拉低，第一输出端OUT1通过输出电路130放电至低电平，耦合电路140输出第二时钟信号的高电平至第二输出端OUT2。
在第四阶段，上拉节点PU的电位被第二时钟信号的低电平进一步耦合拉低，第二输出端OUT2通过耦合电路140放电至低电平。
在第五阶段，上拉节点复位电路120在复位信号的控制下对上拉节点PU进行复位。
其中，在第三阶段和第四阶段中，第一时钟信号的下降沿时刻早于第二时钟信号的下降沿时刻。
需要说明的是，关于该驱动方法的详细描述可以参考本公开实施例中对于移位寄存器单元100的工作原理的描述，这里不再赘述。
在上述实施例中，在第二阶段中，第一时钟信号的上升沿时刻与所述第二时钟信号的上升沿时刻保持一致；或者，在第二阶段中，第一时钟信号的上升沿时刻早于或晚于第二时钟信号的上升沿时刻。
本公开的实施例中提供的移位寄存器单元的驱动方法，可以减小第一输出端OUT1输出信号的下降沿时间，增大显示面板中的像素单元的充电时间，从而可以提高驱动能力。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，包括：输入电路、上拉节点复位电路、输出电路和耦合电路；其中，
所述输入电路配置为响应于输入信号对上拉节点进行充电；
所述上拉节点复位电路配置为响应于复位信号对所述上拉节点进行复位；
所述输出电路配置为在所述上拉节点的电平的控制下，将第一时钟信号输出至第一输出端，且配置为响应于所述第一时钟信号，对所述上拉节点的电位进行耦合控制；
所述耦合电路配置为响应于第二时钟信号，对所述上拉节点的电位进行耦合控制，
其中，所述上拉节点的电位先由所述输入电路响应于所述输入信号充电至第一高电平，然后同时由所述输出电路响应于所述第一时钟信号的高电平和所述耦合电路响应于所述第二时钟信号的高电平耦合拉高至第二高电平，然后由所述输出电路响应于所述第一时钟信号的低电平耦合拉低，再然后由所述耦合电路响应于所述第二时钟信号的低电平进一步耦合拉低至所述第一高电平，最后由所述上拉节点复位电路响应于所述复位信号进一步拉低而复位。
2.根据权利要求1所述的移位寄存器单元，还包括下拉节点控制电路、上拉节点降噪电路和输出降噪电路，其中，
所述下拉节点控制电路配置为对下拉节点的电平进行控制；
所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；
所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述第一输出端进行降噪。
3.根据权利要求2所述的移位寄存器单元，其中，所述耦合电路包括第一晶体管和存储电容；
所述第一晶体管的栅极和存储电容的第一极配置为和所述上拉节点连接，所述第一晶体管的第一极配置为和第二时钟信号端连接以接收所述第二时钟信号，所述第一晶体管的第二极配置为和所述存储电容的第二极连接。
4.根据权利要求3所述的移位寄存器单元，还包括第二输出端，其中，
所述耦合电路还配置为输出所述第二时钟信号至所述第二输出端，
所述第二输出端配置为和所述第一晶体管的第二极连接。
5.根据权利要求4所述的移位寄存器单元，还包括耦合复位电路，其中，
所述耦合复位电路配置为在所述下拉节点的电平的控制下，对所述第二输出端进行复位。
6.根据权利要求5所述的移位寄存器单元，其中，所述耦合复位电路包括：
第二晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第二输出端连接，第二极配置为和第一电压端连接以接收第一电压。
7.根据权利要求1-6任一所述的移位寄存器单元，其中，所述输入电路包括：
第三晶体管，其栅极和第一极连接，且配置为和输入端连接以接收所述输入信号，第二极配置为和所述上拉节点连接以对所述上拉节点进行充电。
8.根据权利要求1-5任一所述的移位寄存器单元，其中，所述上拉节点复位电路包括：
第四晶体管，其栅极配置为和复位端连接以接收所述复位信号，第一极配置为和所述上拉节点连接以对所述上拉节点进行复位，第二极配置为和第一电压端连接以接收第一电压。
9.根据权利要求1-6任一所述的移位寄存器单元，其中，所述输出电路包括：
第五晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，第二极配置为和所述第一输出端连接。
10.根据权利要求2-5任一所述的移位寄存器单元，其中，所述下拉节点控制电路包括：
第六晶体管，其栅极和第一极连接，且配置为和第二电压端连接以接收第二电压，第二极配置为和所述下拉节点连接；以及
第七晶体管，其栅极配置为和所述上拉节点连接，第一极配置为和所述下拉节点连接，第二极配置为和第一电压端连接以接收第一电压。
11.根据权利要求2-5任一所述的移位寄存器单元，其中，所述上拉节点降噪电路包括：
第八晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述上拉节点连接以对所述上拉节点进行降噪，第二极配置为和第一电压端连接以接收第一电压。
12.根据权利要求2-5任一所述的移位寄存器单元，其中，所述输出降噪电路包括：
第九晶体管，其栅极配置为和所述下拉节点连接，第一极配置为和所述第一输出端连接，第二极配置为和第一电压端连接以接收第一电压。
13.一种栅极驱动电路，包括多个级联的如权利要求1-3任一所述的移位寄存器单元，其中，
除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第一输出端连接；
除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第一输出端连接。
14.一种栅极驱动电路，包括多个级联的如权利要求4-6任一所述的移位寄存器单元，其中，
除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的第二输出端连接；
除最后一级移位寄存器单元外，其余各级移位寄存器单元的复位端和下一级移位寄存器单元的第二输出端连接。
15.一种显示装置，包括如权利要求13或14所述的栅极驱动电路。
16.一种权利要求1所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出电路输出所述第一时钟信号的低电平至所述第一输出端；
第二阶段，所述上拉节点的电位被所述第一时钟信号和所述第二时钟信号的高电平耦合升高，所述输出电路输出所述第一时钟信号的高电平至所述第一输出端；
第三阶段，所述上拉节点的电位被所述第一时钟信号的低电平耦合降低，所述第一输出端通过所述输出电路放电；
第四阶段，所述上拉节点的电位被所述第二时钟信号的低电平进一步耦合拉低；
第五阶段，所述上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位；
其中，在所述第二阶段中，所述第一时钟信号的上升沿时刻与所述第二时钟信号的上升沿时刻保持一致；
在所述第三阶段和所述第四阶段中，所述第一时钟信号的下降沿时刻早于所述第二时钟信号的下降沿时刻。
17.一种权利要求4-6任一所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入电路响应于所述输入信号对所述上拉节点进行充电，所述输出电路输出所述第一时钟信号的低电平至所述第一输出端，所述耦合电路输出所述第二时钟信号的低电平至所述第二输出端；
第二阶段，所述上拉节点的电位被所述第一时钟信号和所述第二时钟信号的高电平耦合拉高，所述输出电路输出所述第一时钟信号的高电平至所述第一输出端，所述耦合电路输出所述第二时钟信号的高电平至所述第二输出端；
第三阶段，所述上拉节点的电位被所述第一时钟信号的低电平耦合拉低，所述第一输出端通过所述输出电路放电至低电平，所述耦合电路输出所述第二时钟信号的高电平至所述第二输出端；
第四阶段，所述上拉节点的电位被所述第二时钟信号的低电平进一步耦合拉低，所述第二输出端通过所述耦合电路放电至低电平；
第五阶段，所述上拉节点复位电路在所述复位信号的控制下对所述上拉节点进行复位；
其中，在所述第二阶段中，所述第一时钟信号的上升沿时刻与所述第二时钟信号的上升沿时刻保持一致；
在所述第三阶段和所述第四阶段中，所述第一时钟信号的下降沿时刻早于所述第二时钟信号的下降沿时刻。
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