CN102779493B - 移位寄存器单元、移位寄存器及液晶显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、移位寄存器及液晶显示装置。移位寄存器单元包括：输入模块、处理模块和输出模块，其中，处理模块，包括十六个薄膜晶体管和两个电容器，用于根据输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在至少两个薄膜晶体管形成的第一结点处生成发送至下一个移位寄存器单元的触发信号，在至少两个薄膜晶体管形成的第二结点处生成发送至下一个移位寄存器单元的第一信号，还生成栅极驱动信号；输出模块，用于将生成的触发信号和第一信号发送至下一个移位寄存器单元，并输出生成的栅极驱动信号。采用本发明能够避免延迟的累加。

Description

移位寄存器单元、移位寄存器及液晶显示装置

技术领域

本发明涉及显示器驱动技术，尤其涉及一种移位寄存器单元、移位寄存器及液晶显示装置。

背景技术

为了达到显示目的，一些显示器中通常会用到移位寄存器。

以液晶显示器为例，液晶显示器显示图像时通常采用逐行扫描的方式，每一行子像素区域的薄膜晶体管的导通和截止由一条栅线控制。用于驱动各个薄膜晶体管的栅极的栅极驱动信号由移位寄存器产生，移位寄存器通常包括多个移位寄存器单元。

目前，移位寄存器单元顺序触发进行工作的过程中，第n+1行的触发信号通常是由第n行的输出信号即栅极驱动信号提供的，这样，第n行的延迟会累加到第n+1行，从而导致分辨率较高的液晶显示器面板和双栅的产品在垂直方向上会发生靠下的行无法正常工作的现象。另外，由于第n行的输出信号为第n+1行提供触发，也就增加了第n行的负载。

发明内容

有鉴于此，本发明的主要目的在于提供一种移位寄存器单元、移位寄存器及液晶显示装置，以避免延迟的累加。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供一种移位寄存器单元，包括：

输入模块，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块，与所述输入模块连接，包括十六个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、触发信号和第一信号，生成栅极驱动信号；

输出模块，与所述处理模块连接，用于输出所述处理模块生成的所述栅极驱动信号。

进一步地，所述移位寄存器单元为中间级移位寄存器单元，包括：

输入模块，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块，与所述输入模块连接，包括十六个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在至少两个薄膜晶体管形成的第一结点处生成发送至下一个移位寄存器单元的触发信号，在至少两个薄膜晶体管形成的第二结点处生成发送至下一个移位寄存器单元的第一信号，还生成栅极驱动信号；

输出模块，与所述处理模块连接，用于将所述处理模块生成的触发信号和第一信号发送至下一个移位寄存器单元，并输出所述处理模块生成的所述栅极驱动信号。

进一步地，所述处理模块包括：

电平信号生成单元，与所述输入模块以及所述输出模块连接，包括十五个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在至少两个薄膜晶体管形成的第一结点处生成发送至下一个移位寄存器单元的触发信号，在至少两个薄膜晶体管形成的第二结点处生成发送至下一个移位寄存器单元的第一信号；

栅极驱动信号生成单元，与所述输入模块、所述电平信号生成单元以及所述输出模块连接，包括一个薄膜晶体管，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，生成栅极驱动信号。

进一步地，所述输入模块包括：

第一时钟信号输入端，用于输入第一时钟信号；

第二时钟信号输入端，用于输入第二时钟信号；

低电平信号输入端，用于输入低电平信号；

复位信号输入端，用于输入复位信号；

触发信号输入端，用于输入上一个移位寄存器单元的触发信号；

第一信号输入端，用于输入上一个移位寄存器单元的第一信号。

进一步地，所述电平信号生成单元包括：

第一薄膜晶体管(T1)，其源极与第一时钟信号输入端连接；

第二薄膜晶体管(T2)，其漏极与低电平信号输入端连接；

第三薄膜晶体管(T3)，其栅极与第一薄膜晶体管的漏极以及第二薄膜晶体管的栅极连接，源极与低电平信号输入端连接；

第四薄膜晶体管(T4)，其栅极与第三薄膜晶体管的漏极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管的漏极、第二薄膜晶体管的栅极以及第三薄膜晶体管的栅极连接；

第五薄膜晶体管(T5)，其栅极与第二薄膜晶体管的源极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管的漏极、第二薄膜晶体管的栅极、第三薄膜晶体管的栅极以及第四薄膜晶体管的漏极连接；

第六薄膜晶体管(T6)，其栅极与漏极连接，并均与第二时钟信号输入端连接，源极与第二薄膜晶体管的源极以及第五薄膜晶体管的栅极连接；

第七薄膜晶体管(T7)，其栅极与第一薄膜晶体管的栅极连接，源极与第四薄膜晶体管的栅极连接，漏极与低电平信号输入端连接；

第八薄膜晶体管(T8)，其源极与第一信号输入端连接，漏极与第一薄膜晶体管的栅极以及第七薄膜晶体管的栅极连接；

第九薄膜晶体管(T9)，其栅极与第四薄膜晶体管的栅极、第三薄膜晶体管的漏极、以及第七薄膜晶体管的源极连接，漏极与第七薄膜晶体管的栅极、第八薄膜晶体管的漏极、第一薄膜晶体管的栅极连接；

第十薄膜晶体管(T10)，其栅极与触发信号输入端连接，源极与第八薄膜晶体管的栅极连接，漏极与第二时钟信号输入端连接；

第十一薄膜晶体管(T11)，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第四薄膜晶体管的栅极、第三薄膜晶体管的漏极、第七薄膜晶体管的漏极以及第九薄膜晶体管的栅极连接；

第十二薄膜晶体管(T12)，其栅极与复位信号输入端连接，源极与第一薄膜晶体管的栅极、第八薄膜晶体管的漏极连接，漏极与低电平信号输入端连接；

第十三薄膜晶体管(T13)，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管的源极连接；

第十四薄膜晶体管(T14)，其栅极与第九薄膜晶体管的栅极、第四薄膜晶体管的栅极、第三薄膜晶体管的漏极以及第七薄膜晶体管的源极连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管的源极以及第十三薄膜晶体管的漏极连接；

第十五薄膜晶体管(T15)，其栅极与复位信号输入端连接，源极与第十三薄膜晶体管的漏极以及第九薄膜晶体管的源极连接；漏极与低电平信号输入端连接；

第一电容器，其第一端与第八薄膜晶体管的漏极、第一薄膜晶体管的栅极连接、第二端与第九薄膜晶体管的源极、第十三薄膜晶体管的漏极、第十四薄膜晶体管的漏极以及第十五薄膜晶体管的源极连接；

第二电容器，其第一端与低电平信号输入端连接，第二端与第一薄膜晶体管的漏极、第四薄膜晶体管的漏极、第五薄膜晶体管的漏极、第二薄膜晶体管的栅极以及第三薄膜晶体管的栅极连接。

进一步地，所述栅极驱动信号生成单元包括：

第十六薄膜晶体管(T16)，其栅极与第八薄膜晶体管的漏极、第一电容器的第一端、第九薄膜晶体管的漏极以及第七薄膜晶体管的栅极连接，源极与第一时钟信号输入端连接，漏极与第一电容器的第二端、第九薄膜晶体管的源极、第十三薄膜晶体管的漏极、第十四薄膜晶体管的漏极以及第十五薄膜晶体管的源极连接。

进一步地，所述第十二薄膜晶体管的源极、第一薄膜晶体管的栅极、第八薄膜晶体管的漏极、第九薄膜晶体管的漏极、第七薄膜晶体管的栅极、第十六薄膜晶体管的栅极以及第一电容器的第一端的汇聚处形成第一结点；

所述第一薄膜晶体管的漏极、第二电容器的第二端、第三薄膜晶体管的栅极、第四薄膜晶体管的漏极、第五薄膜晶体管的漏极、第二薄膜晶体管的栅极的汇聚处形成第二结点。

进一步地，所述输出模块包括：

栅极驱动信号输出端，与第一电容器的第二端以及第十六薄膜晶体管的漏极连接，用于将所述处理模块生成的栅极驱动信号发送出去；

触发信号输出端，与第一结点连接，并与下一个移位寄存器单元的触发信号输入端连接，用于将第一结点处生成的触发信号发送至下一个移位寄存器单元；

第一信号输出端，与第二结点连接，并与下一个移位寄存器单元的第一信号输入端连接，用于将第二结点处生成的第一信号发送至下一个移位寄存器单元；所述第一信号输出端还与上一个移位寄存器单元的复位信号输入端连接，用于将第二结点处生成的第一信号发送至上一个移位寄存器单元，作为上一个移位寄存器单元的复位信号。

本发明实施例提供一种移位寄存器，其特征在于，包括顺次连接的n个如上任一项所述的移位寄存器单元；n为自然数；

除第一个移位寄存器单元和最后一个移位寄存器单元之外，每个移位寄存器单元的输出模块均和上一个移位寄存器单元的输入模块以及下一个移位寄存器单元的输入模块连接，每个移位寄存器单元输出的触发信号和第一信号被发送至下一个移位寄存器单元；每个移位寄存器单元输出的第一信号被发送至上一个移位寄存器单元，作为上一个移位寄存器单元的复位信号；

第一个移位寄存器单元的输出模块与第二个移位寄存器单元的输入模块连接；

最后一个移位寄存器单元的输出模块与倒数第二个移位寄存器单元的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送至倒数第二个移位寄存器单元，作为倒数第二个移位寄存器单元的复位信号；最后一个移位寄存器单元的输出模块与自身的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送给自身的输入模块，作为自身的复位信号。

本发明实施例提供一种液晶显示装置，包括如上所述的移位寄存器。

由以上技术方案可以看出，第n+1行的触发信号不是由第n行的栅极驱动信号提供的，因此第n行的延迟不会累加到第n+1行，从而避免了分辨率较高的液晶显示器面板和双栅的产品在垂直方向上会发生靠下的行无法正常工作的现象；并且，第n行的输出信号不再为第n+1行提供触发，因此减轻了第n行的负载。

附图说明

图1为本发明实施例移位寄存器单元的结构示意图；

图2为本发明另一实施例移位寄存器单元的结构示意图；

图3为本发明实施例移位寄存器单元的电路示意图；

图4为本发明实施例移位寄存器单元的连接方式的示意图；

图5为本发明实施例移位寄存器单元处于空闲状态时的电路示意图；

图6为本发明实施例移位寄存器单元处于等待输出状态时的电路示意图；

图7为本发明实施例移位寄存器单元处于输出状态时的电路示意图；

图8为本发明实施例移位寄存器单元处于复位状态时的电路示意图。

具体实施方式

下面结合附图及具体实施例对本发明再作进一步详细的说明。

本发明实施例提供一种移位寄存器单元，包括：

输入模块，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块，与所述输入模块连接，包括十六个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、触发信号和第一信号，生成栅极驱动信号；

输出模块，与所述处理模块连接，用于输出所述处理模块生成的所述栅极驱动信号。

本发明实施例的移位寄存器单元可以处于移位寄存器的第一级、最后一级以及中间级。下面以该移位寄存器单元处于中间级时的情况，进行详细阐述。

如图1所示，本发明实施例的移位寄存器单元包括输入模块100、处理模块200以及输出模块300，其中，

输入模块100，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、上一个移位寄存器单元发送的触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块200，与输入模块100连接，包括十六个薄膜晶体管和两个电容器，用于根据输入模块100输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在至少两个薄膜晶体管形成的第一结点处生成发送至下一个移位寄存器单元的触发信号，在至少两个薄膜晶体管形成的第二结点处生成发送至下一个移位寄存器单元的第一信号，还生成栅极驱动信号；

输出模块300，与处理模块200连接，用于将处理模块200生成的触发信号和第一信号发送至下一个移位寄存器单元，并输出处理模块200生成的栅极驱动信号。

如图2所示，处理模块200可进一步包括电平信号生成单元201和栅极驱动信号生成单元202，其中，

电平信号生成单元201，与输入模块100以及输出模块300连接，包括十五个薄膜晶体管和两个电容器，用于根据输入模块100输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在至少两个薄膜晶体管形成的第一结点处生成发送至下一个移位寄存器单元的触发信号，在至少两个薄膜晶体管形成的第二结点处生成发送至下一个移位寄存器单元的第一信号；

栅极驱动信号生成单元202，与输入模块100、电平信号生成单元201以及输出模块300连接，包括一个薄膜晶体管，用于根据输入模块100输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，生成栅极驱动信号。

如图3所示，输入模块100包括：

第一时钟信号输入端CLK，用于输入第一时钟信号；

第二时钟信号输入端CLKB，用于输入第二时钟信号；

低电平信号输入端Vss，用于输入低电平信号；

复位信号输入端Reset，用于输入复位信号；

触发信号输入端Input 1，用于输入上一个移位寄存器单元的触发信号；

第一信号输入端Input 2，用于输入上一个移位寄存器单元的第一信号。

电平信号生成单元201包括：

第一薄膜晶体管T1，其源极与第一时钟信号输入端连接；

第二薄膜晶体管T2，其漏极与低电平信号输入端连接；

第三薄膜晶体管T3，其栅极与第一薄膜晶体管T1的漏极以及第二薄膜晶体管T2的栅极连接，源极与低电平信号输入端连接；

第四薄膜晶体管T4，其栅极与第三薄膜晶体管T3的漏极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管T1的漏极、第二薄膜晶体管T2的栅极以及第三薄膜晶体管T3的栅极连接；

第五薄膜晶体管T5，其栅极与第二薄膜晶体管T2的源极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管T1的漏极、第二薄膜晶体管T2的栅极、第三薄膜晶体管T3的栅极以及第四薄膜晶体管T4的漏极连接；

第六薄膜晶体管T6，其栅极与漏极连接，并均与第二时钟信号输入端连接，源极与第二薄膜晶体管T2的源极以及第五薄膜晶体管T5的栅极连接；

第七薄膜晶体管T7，其栅极与第一薄膜晶体管T1的栅极连接，源极与第四薄膜晶体管T4的栅极连接，漏极与低电平信号输入端连接；

第八薄膜晶体管T8，其源极与第一信号输入端连接，漏极与第一薄膜晶体管T1的栅极以及第七薄膜晶体管T7的栅极连接；

第九薄膜晶体管T9，其栅极与第四薄膜晶体管T4的栅极、第三薄膜晶体管T3的漏极、以及第七薄膜晶体管T7的源极连接，漏极与第七薄膜晶体管T7的栅极、第八薄膜晶体管T8的漏极、第一薄膜晶体管T1的栅极连接；

第十薄膜晶体管T10，其栅极与触发信号输入端连接，源极与第八薄膜晶体管T8的栅极连接，漏极与第二时钟信号输入端连接；

第十一薄膜晶体管T11，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第四薄膜晶体管T4的栅极、第三薄膜晶体管T3的漏极、第七薄膜晶体管T7的漏极以及第九薄膜晶体管T9的栅极连接；

第十二薄膜晶体管T12，其栅极与复位信号输入端连接，源极与第一薄膜晶体管T1的栅极、第八薄膜晶体管T8的漏极连接，漏极与低电平信号输入端连接；

第十三薄膜晶体管T13，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管T9的源极连接；

第十四薄膜晶体管T14，其栅极与第九薄膜晶体管T9的栅极、第四薄膜晶体管T4的栅极、第三薄膜晶体管T3的漏极以及第七薄膜晶体管T7的源极连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管T9的源极以及第十三薄膜晶体管T13的漏极连接；

第十五薄膜晶体管T15，其栅极与复位信号输入端连接，源极与第十三薄膜晶体管T13的漏极以及第九薄膜晶体管T9的源极连接；漏极与低电平信号输入端连接；

第一电容器C1，其第一端与第八薄膜晶体管T8的漏极以及第一薄膜晶体管T1的栅极连接、第二端与第九薄膜晶体管T9的源极、第十三薄膜晶体管T13的漏极、第十四薄膜晶体管T14的漏极以及第十五薄膜晶体管T15的源极连接；

第二电容器C2，其第一端与低电平信号输入端连接，第二端与第一薄膜晶体管T1的漏极、第四薄膜晶体管T4的漏极、第五薄膜晶体管T5的漏极、第二薄膜晶体管T2的栅极以及第三薄膜晶体管T3的栅极连接。

栅极驱动信号生成单元202包括：第十六薄膜晶体管T16，其栅极与第八薄膜晶体管T8的漏极、第一电容器C1的第一端、第九薄膜晶体管T9的漏极以及第七薄膜晶体管T7的栅极连接，源极与第一时钟信号输入端连接，漏极与第一电容器C1的第二端、第九薄膜晶体管T9的源极、第十三薄膜晶体管T13的漏极、第十四薄膜晶体管T14的漏极以及第十五薄膜晶体管T15的源极连接。

其中，第十二薄膜晶体管T12的源极、第一薄膜晶体管T1的栅极、第八薄膜晶体管T8的漏极、第九薄膜晶体管T9的漏极、第七薄膜晶体管T7的栅极、第十六薄膜晶体管T16的栅极以及第一电容器C1的第一端的汇聚处形成第一结点PU；第一薄膜晶体管T1的漏极、第二电容器C2的第二端、第三薄膜晶体管T3的栅极、第四薄膜晶体管T4的漏极、第五薄膜晶体管T5的漏极、第二薄膜晶体管T2的栅极的汇聚处形成第二结点Q。

输出模块300包括：

栅极驱动信号输出端Output，与第一电容器C1的第二端以及第十六薄膜晶体管T16的漏极连接，用于将处理模块100生成的栅极驱动信号发送出去；

触发信号输出端，与第一结点PU连接，并与下一个移位寄存器单元的触发信号输入端Input 1连接，用于将第一结点PU处生成的触发信号发送至下一个移位寄存器单元，作为下一个移位寄存器单元的触发信号；

第一信号输出端，与第二结点Q连接，并与下一个移位寄存器单元的第一信号输入端Input 2连接，用于将第二结点Q处生成的第一信号发送至下一个移位寄存器单元；第一信号输出端还与上一个移位寄存器单元的复位信号输入端连接，用于将第二结点Q处生成的第一信号发送至上一个移位寄存器单元的复位信号输入端，作为上一个移位寄存器单元的复位信号。

本发明实施例还提供一种移位寄存器，其包括顺次连接的n个上述实施例所述的移位寄存器单元；n为自然数。除第一个移位寄存器单元和最后一个移位寄存器单元之外，每个移位寄存器单元的输出模块均和上一个移位寄存器单元的输入模块以及下一个移位寄存器单元的输入模块连接，每个移位寄存器单元输出的触发信号和第一信号被发送至下一个移位寄存器单元；每个移位寄存器单元输出的第一信号被发送至上一个移位寄存器单元，作为上一个移位寄存器单元的复位信号。第一个移位寄存器单元的输出模块与第二个移位寄存器单元的输入模块连接。最后一个移位寄存器单元的输出模块与倒数第二个移位寄存器单元的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送至倒数第二个移位寄存器单元，作为倒数第二个移位寄存器单元的复位信号；最后一个移位寄存器单元的输出模块与自身的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送给自身的输入模块，作为自身的复位信号。

图4为本发明实施例移位寄存器中移位寄存器单元的连接方式的示意图。从图4可以看出，第n个移位寄存器单元的第二结点Q_n处生成的第一信号被发送至第n+1个移位寄存器单元，作为第n+1个移位寄存器单元的第一信号；并被发送至第n-1个移位寄存器单元，作为第n-1个移位寄存器单元的复位信号。

下面介绍移位寄存器单元的工作原理。

如图5所示，当移位寄存器单元处于空闲状态时，触发信号输入端Input 1和第一信号输入端Input 2处没有触发信号输入，均为低电平，因此，无论第一时钟信号CLK是否为高电平，移位寄存器单元没有栅极驱动信号输出，也没有触发信号和第一信号输出。

如图6所示，移位寄存器单元进入等待输出状态，触发信号输入端Input 1处有触发信号输入，触发信号输入端Input 1变为高电平、第一信号输入端Input2处有第一信号输入，第一信号输入端Input 2变为高电平。相应地，T10的栅极变为高电平，使得T10的源漏极导通，从而使T10开启；又由于T10的漏极连接的第二时钟信号CLKB此时为高电平，因此使得与T10的源极连接的T8的栅极的电平变高，从而开启T8；进而，与T8的源极连接的第一信号输入端Input 2使得第一结点PU的电平变高，并因此开启T16，使C1充电。虽然T16已经开启，但由于第一时钟信号CLK此时为低电平，因此没有栅极驱动信号输出。

如图7所示，移位寄存器单元进入输出状态。此时触发信号输入端Input 1和第一信号输入端Input 2变为低电平，第一时钟信号输入端CLK变为高电平。虽然触发信号输入端Input 1和第一信号输入端Input 2的低电平使得T10和T8关断，但是由于电容对电荷的保持作用，T16的栅极和漏极间的电压差将被保持。当T16的源极因第一时钟信号的高电平通过T16输出升高时，由于电容器的“bootstrapping”效应，第一结点PU的电平也会随之升高，维持T16的栅极和漏极间电压和开启状态，从而输出栅极驱动信号。第一结点PU为高电平时，生成高电平的触发信号，该触发信号通过触发信号输出端被发送至下一个移位寄存器单元。由于第一结点PU连接T1的栅极，因此T1开启，由于T1的源极连接高电平的第一时钟信号，因此使得第二结点Q的第二端处的电平变高，从而为C2充电，并生成高电平的第一信号，该第一信号通过第一信号输出端被发送至下一个移位寄存器单元。另外，该第一信号还通过第一信号输出端被发送至上一个移位寄存器单元的复位信号输入端，作为上一个移位寄存器单元的复位信号。其中，“bootstrapping”效应是指：在电容电荷不变的情况下，提高其中一端的电压值的话，电容另一端的电压值也会随之升高，因为要保持电容两端的电压差不变。其中，T1开启、第一时钟信号为高电平时，第n行的C2被充电，同时第n+1行的C1也被充电。当第一时钟信号为低电平时，第n行C2的电荷再充向第n+1行的C1，以此延长第n+1行C1的充电时长。

如图8所示，移位寄存器单元复位。移位寄存器单元的复位信号输入端Vss输入高电平的复位信号，使得T12开启，拉低第一结点PU的电平。高电平的第二时钟信号使得T6、T5开启，拉低第二结点Q的电平。高电平的第二时钟信号使得T13开启、高电平的复位信号使得T15开启，T13、T15共同拉低栅极驱动信号输出端的电平。

由上述移位寄存器单元的工作原理可以看出，第n行的触发信号由第n-1行的第一结点PU提供，这样就避免了由第n-1行的栅极驱动信号为第n行提供触发信号带来的延迟。第n行开始输出时，第n+1行的T16已经为开启状态，但是由于第n+1行的时钟信号处于低电平，所以不会发生写入错误。

现有技术中，第n行的输出信号除连接该行栅极扫描线外，还与第n+1行移位寄存器单元的触发信号输入端以及第n-1行的复位信号输入端相连，所以第n行的输出信号端(即栅极驱动信号输出端)的负载包括第n行栅极扫描线、下一行移位寄存器单元与触发信号端相连的移位寄存器组成器件的负载和上一行移位寄存器单元与复位信号端相连的移位寄存器组成器件的负载。而本发明中，第n行移位寄存器单元的输出信号(即栅极驱动信号)仅连接该行栅极扫描线，从而减轻了第n行移位寄存器单元输出端的负载。

现有技术中，触发信号既提供电压也提供电流。而本发明中，为了减小由于提供电流后导致的第一结点PU电位下降，将触发信号分开，这样第n行的PU点不会因为触发第n+1行导致电位降低，第n+1行的C1充电的电流由第n行的第二结点Q提供而不是由第一结点PU提供。采用本发明能够避免延迟的累加。

本发明实施例提供一种液晶显示装置，包括如上所述的移位寄存器。所述液晶显示装置，可以为液晶面板、电视、笔记本电脑、手机、导航仪等。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (7)

1.一种移位寄存器单元，其特征在于，包括：

输入模块，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块，与所述输入模块连接，包括十六个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、触发信号和第一信号，生成栅极驱动信号；

输出模块，与所述处理模块连接，用于输出所述处理模块生成的所述栅极驱动信号；其中，

第一薄膜晶体管(T1)，其源极与第一时钟信号输入端连接；

第二薄膜晶体管(T2)，其漏极与低电平信号输入端连接；

第三薄膜晶体管(T3)，其栅极与第一薄膜晶体管的漏极以及第二薄膜晶体管的栅极连接，源极与低电平信号输入端连接；

第四薄膜晶体管(T4)，其栅极与第三薄膜晶体管的漏极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管的漏极、第二薄膜晶体管的栅极以及第三薄膜晶体管的栅极连接；

第五薄膜晶体管(T5)，其栅极与第二薄膜晶体管的源极连接，源极与低电平信号输入端连接，漏极与第一薄膜晶体管的漏极、第二薄膜晶体管的栅极、第三薄膜晶体管的栅极以及第四薄膜晶体管的漏极连接；

第六薄膜晶体管(T6)，其栅极与漏极连接，并均与第二时钟信号输入端连接，源极与第二薄膜晶体管的源极以及第五薄膜晶体管的栅极连接；

第七薄膜晶体管(T7)，其栅极与第一薄膜晶体管的栅极连接，源极与第四薄膜晶体管的栅极连接，漏极与低电平信号输入端连接；

第八薄膜晶体管(T8)，其源极与第一信号输入端连接，漏极与第一薄膜晶体管的栅极以及第七薄膜晶体管的栅极连接；

第九薄膜晶体管(T9)，其栅极与第四薄膜晶体管的栅极、第三薄膜晶体管的漏极、以及第七薄膜晶体管的源极连接，漏极与第七薄膜晶体管的栅极、第八薄膜晶体管的漏极、第一薄膜晶体管的栅极连接；

第十薄膜晶体管(T10)，其栅极与触发信号输入端连接，源极与第八薄膜晶体管的栅极连接，漏极与第二时钟信号输入端连接；

第十一薄膜晶体管(T11)，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第四薄膜晶体管的栅极、第三薄膜晶体管的漏极、第七薄膜晶体管的漏极以及第九薄膜晶体管的栅极连接；

第十二薄膜晶体管(T12)，其栅极与复位信号输入端连接，源极与第一薄膜晶体管的栅极、第八薄膜晶体管的漏极连接，漏极与低电平信号输入端连接；

第十三薄膜晶体管(T13)，其栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管的源极连接；

第十四薄膜晶体管(T14)，其栅极与第九薄膜晶体管的栅极、第四薄膜晶体管的栅极、第三薄膜晶体管的漏极以及第七薄膜晶体管的源极连接，源极与低电平信号输入端连接，漏极与第九薄膜晶体管的源极以及第十三薄膜晶体管的漏极连接；

第十五薄膜晶体管(T15)，其栅极与复位信号输入端连接，源极与第十三薄膜晶体管的漏极以及第九薄膜晶体管的源极连接；漏极与低电平信号输入端连接；

第一电容器，其第一端与第八薄膜晶体管的漏极、第一薄膜晶体管的栅极连接、第二端与第九薄膜晶体管的源极、第十三薄膜晶体管的漏极、第十四薄膜晶体管的漏极以及第十五薄膜晶体管的源极连接；

第二电容器，其第一端与低电平信号输入端连接，第二端与第一薄膜晶体管的漏极、第四薄膜晶体管的漏极、第五薄膜晶体管的漏极、第二薄膜晶体管的栅极以及第三薄膜晶体管的栅极连接；

第十六薄膜晶体管(T16)，其栅极与第八薄膜晶体管的漏极、第一电容器的第一端、第九薄膜晶体管的漏极以及第七薄膜晶体管的栅极连接，源极与第一时钟信号输入端连接，漏极与第一电容器的第二端、第九薄膜晶体管的源极、第十三薄膜晶体管的漏极、第十四薄膜晶体管的漏极以及第十五薄膜晶体管的源极连接。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元为中间级移位寄存器单元，包括：

输入模块，用于输入第一时钟信号、第二时钟信号、低电平信号、复位信号、触发信号和第一信号；其中，第一时钟信号与第二时钟信号的反相信号相同，且第一时钟信号为奇行移位寄存器单元提供时钟信号，第二时钟信号为偶行移位寄存器单元提供时钟信号；

处理模块，与所述输入模块连接，包括十六个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在第一结点处生成发送至下一个移位寄存器单元的触发信号，在第二结点处生成发送至下一个移位寄存器单元的第一信号，还生成栅极驱动信号；

输出模块，与所述处理模块连接，用于将所述处理模块生成的触发信号和第一信号发送至下一个移位寄存器单元，并输出所述处理模块生成的所述栅极驱动信号；

所述第一结点在所述第十二薄膜晶体管的源极、第一薄膜晶体管的栅极、第八薄膜晶体管的漏极、第九薄膜晶体管的漏极、第七薄膜晶体管的栅极、第十六薄膜晶体管的栅极以及第一电容器的第一端的汇聚处形成；

所述第二结点在所述第一薄膜晶体管的漏极、第二电容器的第二端、第三薄膜晶体管的栅极、第四薄膜晶体管的漏极、第五薄膜晶体管的漏极、第二薄膜晶体管的栅极的汇聚处形成。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述处理模块包括：

电平信号生成单元，与所述输入模块以及所述输出模块连接，包括十五个薄膜晶体管和两个电容器，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，在所述第一结点处生成发送至下一个移位寄存器单元的触发信号，在所述第二结点处生成发送至下一个移位寄存器单元的第一信号；

栅极驱动信号生成单元，与所述输入模块、所述电平信号生成单元以及所述输出模块连接，包括一个薄膜晶体管，用于根据所述输入模块输入的第一时钟信号、第二时钟信号、上一个移位寄存器单元发送的触发信号和第一信号，生成栅极驱动信号；其中，

所述电平信号生成单元包括的十五个薄膜晶体管为：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管、第十二薄膜晶体管、第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管；

所述两个电容器为：第一电容器和第二电容器；

所述栅极驱动信号生成单元包括的一个薄膜晶体管为：第十六薄膜晶体管。

4.如权利要求2或3所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一时钟信号输入端，用于输入第一时钟信号；

第二时钟信号输入端，用于输入第二时钟信号；

低电平信号输入端，用于输入低电平信号；

复位信号输入端，用于输入复位信号；

触发信号输入端，用于输入上一个移位寄存器单元的触发信号；

第一信号输入端，用于输入上一个移位寄存器单元的第一信号。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述输出模块包括：

栅极驱动信号输出端，与第一电容器的第二端以及第十六薄膜晶体管的漏极连接，用于将所述处理模块生成的栅极驱动信号发送出去；

触发信号输出端，与第一结点连接，并与下一个移位寄存器单元的触发信号输入端连接，用于将第一结点处生成的触发信号发送至下一个移位寄存器单元；

第一信号输出端，与第二结点连接，并与下一个移位寄存器单元的第一信号输入端连接，用于将第二结点处生成的第一信号发送至下一个移位寄存器单元；所述第一信号输出端还与上一个移位寄存器单元的复位信号输入端连接，用于将第二结点处生成的第一信号发送至上一个移位寄存器单元，作为上一个移位寄存器单元的复位信号。

6.一种移位寄存器，其特征在于，包括顺次连接的n个如权利要求1至5任一项所述的移位寄存器单元；n为自然数；

除第一个移位寄存器单元和最后一个移位寄存器单元之外，每个移位寄存器单元的输出模块均和上一个移位寄存器单元的输入模块以及下一个移位寄存器单元的输入模块连接，每个移位寄存器单元输出的触发信号和第一信号被发送至下一个移位寄存器单元；每个移位寄存器单元输出的第一信号被发送至上一个移位寄存器单元，作为上一个移位寄存器单元的复位信号；

第一个移位寄存器单元的输出模块与第二个移位寄存器单元的输入模块连接；

最后一个移位寄存器单元的输出模块与倒数第二个移位寄存器单元的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送至倒数第二个移位寄存器单元，作为倒数第二个移位寄存器单元的复位信号；最后一个移位寄存器单元的输出模块与自身的输入模块连接，最后一个移位寄存器单元输出的第一信号被发送给自身的输入模块，作为自身的复位信号。

7.一种液晶显示装置，其特征在于，包括如权利要求6所述的移位寄存器。