CN102024500B - 移位寄存器单元及液晶显示器栅极驱动装置 - Google Patents

移位寄存器单元及液晶显示器栅极驱动装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元及液晶显示器栅极驱动装置，其中第十薄膜晶体管的栅极和漏极均与第五薄膜晶体管的源极连接，源极和低电压信号输入端连接，第八薄膜晶体管和第九薄膜晶体管的阈值电压等于或小于第十薄膜晶体管的阈值电压。本发明提供的移位寄存器单元及液晶显示器栅极驱动装置，能够使得移位寄存器单元中用于抑制噪声的薄膜晶体管保持导通，保证移位寄存器单元的可靠性。

Description

移位寄存器单元及液晶显示器栅极驱动装置
技术领域
本发明涉及液晶显示领域，尤其涉及一种移位寄存器单元及液晶显示器栅极驱动装置。
背景技术
现有技术中的移位寄存器单元，包括用于输出栅极驱动信号的信号输出端。栅极驱动信号为高电平时，移位寄存器单元控制一行薄膜晶体管导通；栅极驱动信号为低电平时，移位寄存器单元控制一行薄膜晶体管截止。
液晶显示器通常采用逐行扫描的方式，当扫描到某一行时，相应的移位寄存器单元输出高电平的栅极驱动信号，其余的移位寄存器输出低电平的栅极驱动信号，可见，对于一个移位寄存器单元来说，大部分时间栅极驱动信号为低电平。
在栅极驱动信号为低电平期间，栅极驱动信号很容易受到输入的时钟信号的干扰而产生噪声。为了抑制噪声，移位寄存器单元通常包括用于在栅极驱动信号为低电平期间将栅极驱动信号的拉低的下拉薄膜晶体管。与下拉薄膜晶体管的栅极连接的结点控制下拉薄膜晶体管导通，从而能够拉低信号输出端的栅极驱动信号的电平。
现有技术中的移位寄存器单元存在的问题是：通常与下拉薄膜晶体管的栅极连接的节点大部分时间保持高电平，这样大部分时间下拉薄膜晶体管保持导通，从而使得下拉薄膜晶体管的阈值电压产生较大偏移。如果下拉薄膜晶体管的阈值电压不断升高，会导致下拉薄膜晶体管无法导通，从而无法起到抑制噪声的作用，影响整个移位寄存器单元的性能。
发明内容
本发明的目的在于针对现有技术存在的问题，提供一种移位寄存器单元及液晶显示器栅极驱动装置，能够使得移位寄存器单元中用于抑制噪声的薄膜晶体管保持导通，保证移位寄存器单元的可靠性。
为了实现上述目的，本发明提供一种移位寄存器单元，包括：
第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与信号输出端连接；
第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；
第三薄膜晶体管，其漏极和栅极均与信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；
第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；
第五薄膜晶体管，其漏极与高电压信号输入端连接，栅极与所述复位信号输入端连接；
第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述第三薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第七薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与帧起始信号输入端连接，源极与所述第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与所述第五薄膜晶体管的源极连接；
第九薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其漏极和栅极均与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
所述第八薄膜晶体管和第九薄膜晶体管的阈值电压等于或小于所述第十薄膜晶体管的阈值电压。
本发明还提供了一种移位寄存器单元，包括：
第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与信号输出端连接；
第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；
第三薄膜晶体管，其漏极和栅极均与信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；
第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；
第五薄膜晶体管，其漏极与高电压信号输入端连接，栅极与所述复位信号输入端连接；
第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述信号输入端连接，源极与所述低电压信号输入端连接；
第七薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与帧起始信号输入端连接，源极与所述第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与所述第五薄膜晶体管的源极连接；
第九薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其漏极和栅极均与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十一薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与所述信号输出端连接；
所述第八薄膜晶体管和第九薄膜晶体管的阈值电压等于或小于所述第十薄膜晶体管的阈值电压。
本发明还提供了一种液晶显示器栅极驱动装置，包括：沉积在液晶显示器阵列基板上的如前所述的多个移位寄存器单元；
除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端均和与其相邻下一个移位寄存器单元的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第二个移位寄存器单元的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入第一时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入第二时钟信号；
每个移位寄存器的低电压信号输入端输入低电压信号；
每个移位寄存器的高电压信号输入端输入高电压信号。
本发明提供的移位寄存器单元及液晶显示器栅极驱动装置，第八薄膜晶体管和第九薄膜晶体的阈值电压升高的同时，第八薄膜晶体管和第九薄膜晶体管的栅电极上施加的电压也增大，从而能够使得移位寄存器单元中用于抑制噪声的第八薄膜晶体管和第九薄膜晶体管保持导通，保证移位寄存器单元的可靠性。
下面通过具体实施例并结合附图对本发明做进一步的详细描述。
附图说明
图1a所示为本发明移位寄存器单元结构示意图；
图1b所示为图1a所示的移位寄存器单元的输入输出时序图；
图2a所示为本发明移位寄存器单元第一实施例结构示意图；
图2b所示为图2a所示的移位寄存器单元的输入输出时序图；
图3所示为本发明液晶显示器栅极驱动装置中第一个移位寄存器单元的输入输出时序图；
图4a所示为本发明移位寄存器单元第二实施例结构示意图；
图4b所示为图4a所示的移位寄存器单元的输入输出时序图；
图5所示为本发明移位寄存器单元第三实施例结构示意图；
图6所示为本发明移位寄存器单元第四实施例结构示意图；
图7a所示为本发明液晶显示器栅极驱动装置结构示意图；
图7b所示为图7a所示液晶显示器栅极驱动装置的输入输出时序图。
具体实施方式
如图1a所示为本发明移位寄存器单元结构示意图，该移位寄存器单元包括：第一薄膜晶体管T101、第二薄膜晶体管T102、第三薄膜晶体管T103、第四薄膜晶体管T104、第五薄膜晶体管T105、第六薄膜晶体管T106、第七薄膜晶体管T107、第八薄膜晶体管T108、第九薄膜晶体管T109和第十薄膜晶体管T110。第一薄膜晶体管T101的漏极与第一时钟信号输入端(CLKIN)连接，源极与信号输出端(OUTPUT)连接；第二薄膜晶体管T102的漏极与T101的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电压信号输入端(VSSIN)连接；第三薄膜晶体管T103的漏极和栅极均与信号输入端(INPUT-1)连接，源极与第一薄膜晶体管T101的栅极连接；第四薄膜晶体管T104的漏极与第三薄膜晶体管T103的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电压信号输入端(VSSIN)连接；第五薄膜晶体管T105的漏极与高电压信号输入端(VDDIN)连接，栅极与复位信号输入端(RESETIN)连接；第六薄膜晶体管T106的漏极与第五薄膜晶体管T105的源极连接，栅极与第三薄膜晶体管T103的源极连接，源极与低电压信号输入端(VSSIN)连接；第七薄膜晶体管T107的漏极与高电压信号输入端(VDDIN)连接，栅极与帧起始信号输入端(STVIN)连接，源极与第六薄膜晶体管T106的漏极连接；第八薄膜晶体管T108的栅极与第五薄膜晶体管T105的源极连接，漏极与第一薄膜晶体管T101的源极连接，源极与低电压信号输入端(VSSIN)连接；第九薄膜晶体管T109的漏极与第三薄膜晶体管T103的源极连接，栅极与第五薄膜晶体管T105的源极连接，源极与低电压信号输入端(VSSIN)连接；第十薄膜晶体管T110的漏极和栅极均与第五薄膜晶体管T105的源极连接，源极与低电压信号输入端(VSSIN)连接。第五薄膜晶体管T105的源极、第六薄膜晶体管T106的漏极、第九薄膜晶体管T109的栅极、第十薄膜晶体管T110的栅极和第八薄膜晶体管T108的栅极连接处的结点为PD结点。第三薄膜晶体管T103的源极和第六薄膜晶体管T106的栅极连接处的结点为PU结点。本发明的各个实施例中，第八薄膜晶体管T108和第九薄膜晶体管T109是用于抑制噪声的下拉薄膜晶体管，PD结点是与下拉薄膜晶体管连接的结点。
需要说明的是，对于液晶显示领域的薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。
如图1b所示为图1a所示的移位寄存器单元的输入输出时序图。液晶显示器栅极驱动装置通常包括多个移位寄存器单元，第奇数个移位寄存器单元的第一时钟信号输入端(CLKIN)中输入第一时钟信号(CLK)，第偶数个移位寄存器单元的第一时钟信号输入端(CLKIN)中输入第二时钟信号(CLKB)，第一个移位寄存器单元的信号输入端(INPUT-1)中输入帧起始信号(STV)，其余的移位寄存器单元的信号输入端(INPUT-1)中输入相邻上一级移位寄存器单元的输出信号，各个移位寄存器单元的帧起始信号输入端(STVIN)中均输入帧起始信号(STV)，PD为PD结点处的信号，PU为PU结点处的信号，OUTPUT为移位寄存器单元的输出信号，RESET为复位信号，复位信号(RESET)输入复位信号输入端(RESETIN)，高电压信号(VDD)输入到高电压信号输入端(VDDIN)，低电压信号(VSS)输入到低电压信号输入端(VSSIN)。高电压信号(VDD)是一个一直保持高电平的信号，低电压信号(VSS)是一个一直保持低电平的信号，图1b中没有示出这两个信号。
下面结合图1a和图1b，来说明本发明移位寄存器单元的工作原理。
选择图1b所示时序图的一部分并将其划分为六个阶段，在第一阶段，PU结点处信号为低电平，复位信号输入端(RESETIN)输入信号(RESET)为低电平，第五薄膜晶体管T105和第六薄膜晶体管T106截止，信号输出端(OUT)输出信号(OUTPUT)为低电平。帧起始信号(STV)为高电平，第七薄膜晶体管T107导通，第七薄膜晶体管T107给PD结点充电，PD节点电压升高。在第七薄膜晶体管T107和第十薄膜晶体管T110的尺寸比例满足要求时，可以使得PD节点为高电平。
在第二阶段，PU节点处为低电平，帧起始信号(STV)为低电平，复位信号(RESET)也为低电平，第五薄膜晶体管T105、第六薄膜晶体管T106和第七薄膜晶体管T107截止，信号输出端(OUT)输出信号(OUTPUT)为低电平。第十薄膜晶体管T110在PD结点的高电平作用下导通，PD结点的高电平通过第十薄膜晶体管T110释放，直到PD结点处的电压等于第十薄膜晶体管T110的阈值电压。这样，第八薄膜晶体管T108和第九薄膜晶体管T109受到了等于或略高于各自的阈值电压的偏置电压作用。在制作移位寄存器单元时，应当使得第八薄膜晶体管T108、第九薄膜晶体管T109的阈值电压等于或小于第十薄膜晶体管T110的阈值电压，在相同的偏置电压作用下，第八薄膜晶体管T108、第九薄膜晶体管T109和第十薄膜晶体管T110的阈值电压偏移能够保持相同。当第八薄膜晶体管T108、第九薄膜晶体管T109和第十薄膜晶体管T110的阈值电压上升时，PD结点处电压相应增大，能够保证第八薄膜晶体管T108和第九薄膜晶体管T109的导通。
在第三阶段，信号输入端(INPUT-1)输入信号(INPUT)为高电平，第三薄膜晶体管T103导通，PU结点为高电平，第一薄膜晶体管T101和第六薄膜晶体管T106导通，由于第六薄膜晶体管T106的源极连接低电压信号输入端(VSSIN)，所以PD结点变为低电平。PD结点变为低电平，第八薄膜晶体管T108和第九薄膜晶体管T109截止。复位信号(RESET)和帧起始信号(STV)为低电平，第五薄膜晶体管T105和第七薄膜晶体管T107截止。复位信号(RESET)为低电平，第二薄膜晶体管T102和第四薄膜晶体管T104截止。第一时钟信号(CLK)为低电平，所以信号输出端(OUT)输出的信号(OUTPUT)为低电平。
在第四阶段，信号输入端(INPUT-1)输入信号(INPUT)为低电平，第三薄膜晶体管T103截止。复位信号(RESET)为低电平，第二薄膜晶体管T102、第四薄膜晶体管T104和第五薄膜晶体管T105截止，于是PU结点保持高电平，第一薄膜晶体管T101和第六薄膜晶体管T106保持导通。帧起始信号(STV)为低电平，第七薄膜晶体管T107截止，PD结点保持低电平，第八薄膜晶体管T108和第九薄膜晶体管T109截止。第一时钟信号(CLK)变为高电平，所以信号输出端(OUT)输出的信号(OUTPUT)为高电平。
在第五阶段，信号输入端(INPUT-1)输入的信号(INPUT)为低电平，第三薄膜晶体管T103截止。复位信号(RESET)为高电平，第二薄膜晶体管T102和第四薄膜晶体管T104导通，由于第二薄膜晶体管T102和第四薄膜晶体管T104的源极与低电压信号输入端(VSSIN)连接，PU结点处变为低电平，第一薄膜晶体管T101和第六薄膜晶体管T106截止。帧起始信号(STV)为低电平，第七薄膜晶体管T107截止。复位信号(RESET)为高电平，第五薄膜晶体管T105导通，由于第五薄膜晶体管T105的漏极与高电压信号输入端(VDDIN)连接，第六薄膜晶体管T106截止，PD结点变为高电平，第八薄膜晶体管T108和第九薄膜晶体管T109导通。由于第八薄膜晶体管T108的源极与低电压信号输入端(VSSIN)连接，所以信号输出端(OUT)输出的信号(OUTPUT)为低电平。
在第六阶段，信号输入端(INPUT-1)输入的信号(INPUT)为低电平，第三薄膜晶体管T103截止，PU结点处保持低电平，第一薄膜晶体管T101和第六薄膜晶体管T106截止。复位信号(RESET)为低电平，第五薄膜晶体管T105截止。帧起始信号(STV)为低电平，第七薄膜晶体管T107截止。由于第五薄膜晶体管T105和第七薄膜晶体管T107截止，PD结点处保持高电平，第十薄膜晶体管T110导通，PD结点通过第十薄膜晶体管T110释放电压，PD结点下降，直到PD结点处的电压等于第十薄膜晶体管T110的阈值电压。第八薄膜晶体管T108和第九薄膜晶体管T109受到等于或高于各自的阈值电压的偏置电压作用。由于第八薄膜晶体管T108的源极与低电压信号输入端(VSSIN)连接，所以信号输出端(OUT)输出信号(OUTPUT)为低电平。
以上六个阶段中，第三阶段中信号输入端(INPUT)输入高电平，第四阶段中信号输出端(OUT)输出高电平，完成了一次移位，第五阶段中复位信号输入端(RESETIN)为高电平，进行了复位操作，使信号输出端(OUT)输出低电平，第六阶段之后，信号输出端(OUT)保持低电平输出，PD结点处的电压保持第六阶段之后的状态，直到再次出现如第一阶段、第二阶段、第三阶段、第四阶段和第五阶段所示的时序。将该移位寄存器单元应用到液晶显示器栅极驱动装置中，第三、四、五阶段可以看作是该移位寄存器单元的工作时间，图1b中仅画出了移位寄存器单元的部分时序图，液晶显示器每显示一帧图像，控制某一行液晶像素的移位寄存器单元都会输出一个高电平，信号输入端(INPUT-1)、复位信号输入端(RESETIN)和第一时钟信号输入端(CLKIN)都会重复一次第三、四、五阶段的输入时序。
如图2a所示为本发明移位寄存器单元第一实施例结构示意图，图2b所示为图2a所示的移位寄存器单元的输入输出时序图。图2a所示的实施例在图1a所示为移位寄存器单元的基础上增加了第一电容C1，第一电容C1的两端分别与第一薄膜晶体管T101的栅极和信号输出端(OUT)连接。图2b所示的时序图与图1b所示的时序图的区别之处在于：在第四阶段，图2b中PU结点处的信号的电平，由于第一电容C1的耦合作用，要比图1b中高。
图2a所示的实施例中，第十薄膜晶体管的阈值电压等于或高于第八薄膜晶体管和第九薄膜晶体管的阈值电压，这样就能够保证第八薄膜晶体管和第九薄膜晶体管的导通，使得第八薄膜晶体管和第九薄膜晶体管能够起到抑制噪声的作用，保证移位寄存器单元的可靠性。
对于液晶显示器栅极驱动装置中除第一个移位寄存器单元之外的其他移位寄存器单元，移位寄存器单元的输入输出时序与图2b所示的时序相类似。对于液晶显示器栅极驱动装置中的第一个移位寄存器单元，帧起始信号(STV)和信号输入端(INPUT-1)输入的信号(INPUT)均为高电平，如图3所示为本发明液晶显示器栅极驱动装置中第一个移位寄存器单元的输入输出时序图，对于第一个移位寄存器单元，第一阶段、第二阶段分别与第三阶段和第四阶段重合，需要用第三阶段和第四阶段的时序图分别代替第一阶段和第二阶段的时序图，即没有图2b中的第一和第二阶段。
如图4a所示为本发明移位寄存器单元第二实施例结构示意图，图4b所示为图4a所示的移位寄存器单元模块的输入输出时序图。图4a所示的移位寄存器单元，在图2a所示的移位寄存器单元的基础上，增加了第二电容C2，第二电容C2的两端分别与第五薄膜晶体管T105的源极和低电压信号输入端(VSSIN)连接。当薄膜晶体管截止时，薄膜晶体管可以看成是一个电阻，但是薄膜晶体管本身会有轻微的漏电，加入第二电容C2，可以使得PD节点电压因与PD节点连接的第八薄膜晶体管T108、第九薄膜晶体管T109和第十薄膜晶体管T110的漏电而降低的速度减缓。另外，如图4b所示，由于第二电容C2的加入，使得第一、五阶段PD节点电压上升缓慢，第二、六阶段PD节点电压下降缓慢。
如图5所示为本发明移位寄存器单元第三实施例结构示意图，图5和图2a所示的移位寄存器单元结构上的区别之处在于：图5中，增加了一个第十一薄膜晶体管T111，第十一薄膜晶体管T111的漏极与第五薄膜晶体管T105的源极连接，源极与低电压信号输入端(VSSIN)连接，栅极与信号输出端(OUT)连接；图5中，第六薄膜晶体管T106的栅极是与信号输入端(INPUT-1)连接，图4a中，第六薄膜晶体管T106的栅极是与第三薄膜晶体管T103的源极连接。图5所示的移位寄存器单元，通过增加第十一薄膜晶体管T111，可以快速拉低PD结点的电压，从而尽快使得第八薄膜晶体管T108和第九薄膜晶体管T109截止，使得PU结点电压更高，有利于缩短信号输出端(OUT)输出的信号的上升时间。图5所示的移位寄存器单元的工作原理与图2a所示的移位寄存器单元的工作原理类似，此处不再赘述。
如图6所示为本发明移位寄存器单元第四实施例结构示意图，图6所示的移位寄存器单元在图5所示的移位寄存器单元的基础上，增加了第一电容C1和第二电容C2，第一电容C1和第二电容C2在图6所示的移位寄存器单元中所起的作用与在图4a所示的移位寄存器单元中所起的作用相同。
如图7a所示为本发明液晶显示器栅极驱动装置结构示意图，如图7b所示为图7a所示液晶显示器栅极驱动装置的输入输出时序图，STV为帧起始信号，STV只输入到第一移位寄存器单元的信号输入端(INPUT-1)，高电压信号输入到每个移位寄存器单元的高电压信号输入端(VDDIN)，低电压信号输入到每个移位寄存器单元的低电压信号输入端(VSSIN)，第一时钟信号(CLK)输入到第奇数个移位寄存器单元的第一时钟信号输入端(CLKIN)，第二时钟信号(CLKB)输入到第偶数个移位寄存器单元的第一时钟信号输入端(CLKIN)，除第一个移位寄存器单元和最后一个移位寄存器单元之外，每个移位寄存器单元的信号输出端均和与其相邻的上一移位寄存器单元的复位信号输入端(RETSETIN)以及与其相邻的下一移位寄存器的信号输入端(INPUT-1)连接，第一个移位寄存器单元的信号输出端(OUTPUT)只与第二个移位寄存器单元的信号输入端(INPUT-1)连接，最后一个移位寄存器单元(如图7a所示图中的第n+1移位寄存器单元)的输出端(OUTPUT)分别和与其相邻的第n个移位寄存器单元的复位信号输入端(RETSETIN)以及自身的复位信号输入端(RETSETIN)连接。图7b中未示出高电压信号(VDD)和低电压信号(VSS)，高电压信号(VDD)是一个一直保持高电平的信号，低电压信号(VSS)是一个一直保持低电平的信号。薄膜晶体管液晶显示器采用逐行扫描的方式，同一行中与液晶像素串联的薄膜晶体管的栅极均与同一移位寄存器单元相连，液晶显示器栅极驱动装置中的移位寄存器可以控制处于同行中的全部薄膜晶体管的导通和截止。图7a中液晶显示器栅极驱动装置的具体原理为：假设液晶显示器面板中有n行液晶像素，参见图7b所示时序图，在第一阶段帧起始信号输入到第一移位寄存器单元的信号输入端(INPUT-1)；第二阶段，第移位寄存器单元的信号输出端(OUT)输出高电平信号(OUTPUT1)，同时该高电平信号(OUTPUT1)输入到第二移位寄存器单元的信号输入端(INPUT-1)；第三阶段，第二移位寄存器单元的信号输出端(OUT)输出高电平信号(OUTPUT2)，此后每个移位寄存器单元依次输出高电平信号，用于控制与该移位寄存器相连的同行薄膜晶体管的导通，原理同第二、三阶段；到第四阶段，第n移位寄存器单元输出高电平信号(OUTPUTn)，同时第n移位寄存器单元输出的高电平信号(OUTPUTn)作为第n+1移位寄存器单元的信号输入端(INPUT-1)的输入信号；第五阶段，第n+1移位寄存器单元输出高电平信号(OUTPUTn+1)，该第n+1移位寄存器单元输出的高电平信号(OUTPUTn+1)不用于驱动负载，即第n+1移位寄存器单元不负责驱动控制一行液晶像素的薄膜晶体管，其输出的高电平信号(OUTPUTn+1)仅用于作为第n移位寄存器单元和其自身的复位信号。
图7a中，最后一个移位寄存器单元，即第n+1移位寄存器单元不用于驱动薄膜晶体管，可以看作是冗余移位寄存器单元。图7a所示的栅极驱动装置中，只包括一个冗余移位寄存器单元，实际上，还可以包括更多个冗余移位寄存器单元，各个冗余移位寄存器单元可以组合起来保证液晶显示器栅极驱动装置更可靠地复位。
图7a中的各个移位寄存器单元可以是如图1a、2a、图4a、图5或6所示的移位寄存器单元。
本发明实施例提供的移位寄存器单元及液晶显示器栅极驱动装置，第十薄膜晶体管的阈值电压等于或高于第八薄膜晶体管和第九薄膜晶体管的阈值电压，这样能够保证第八薄膜晶体管和第九薄膜晶体管的导通，使得第八薄膜晶体管和第九薄膜晶体管能够作为下拉薄膜晶体管抑制噪声，从而保证移位寄存器单元的可考性
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种移位寄存器单元，其特征在于，包括：
第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与信号输出端连接；
第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；
第三薄膜晶体管，其漏极和栅极均与信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；
第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；
第五薄膜晶体管，其漏极与高电压信号输入端连接，栅极与所述复位信号输入端连接；
第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述第三薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第七薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与帧起始信号输入端连接，源极与所述第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与所述第五薄膜晶体管的源极连接；
第九薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其漏极和栅极均与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
所述第八薄膜晶体管和第九薄膜晶体管的阈值电压等于或小于所述第十薄膜晶体管的阈值电压。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第一电容，其两端分别与所述第一薄膜晶体管的栅极和信号输出端连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括：
第二电容，其两端分别与所述第五薄膜晶体管的源极和所述低电压信号输入端连接。
4.一种移位寄存器单元，其特征在于，包括：
第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与信号输出端连接；
第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；
第三薄膜晶体管，其漏极和栅极均与信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；
第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；
第五薄膜晶体管，其漏极与高电压信号输入端连接，栅极与所述复位信号输入端连接；
第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述信号输入端连接，源极与所述低电压信号输入端连接；
第七薄膜晶体管，其漏极与所述高电压信号输入端连接，栅极与帧起始信号输入端连接，源极与所述第六薄膜晶体管的漏极连接；
第八薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与所述第五薄膜晶体管的源极连接；
第九薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其漏极和栅极均与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十一薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，源极与所述低电压信号输入端连接,栅极与所述信号输出端连接；
所述第八薄膜晶体管和第九薄膜晶体管的阈值电压等于或小于所述第十薄膜晶体管的阈值电压。
5.根据权利要求4所述的移位寄存器单元，其特征在于，还包括第一电容，其两端分别与所述第一薄膜晶体管的栅极和信号输出端连接。
6.根据权利要求5所述的移位寄存器单元，其特征在于，还包括：
第二电容，其两端分别与所述第五薄膜晶体管的源极和所述低电压信号输入端连接。
7.一种液晶显示器栅极驱动装置，其特征在于，包括：沉积在液晶显示器阵列基板上的如权利要求1-6中任一权利要求所述的多个移位寄存器单元；
除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的信号输出端均和与其相邻下一个移位寄存器单元的信号输入端以及与其相邻的上一个移位寄存器单元的复位信号输入端连接，第一个移位寄存器单元的信号输出端与第二个移位寄存器单元的信号输入端连接，最后一个移位寄存器单元的信号输出端和与其相邻的上一个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器单元的信号输入端输入帧起始信号；
第奇数个移位寄存器单元的第一时钟信号输入端输入第一时钟信号；第偶数个移位寄存器单元的第一时钟信号输入端输入第二时钟信号；
每个移位寄存器单元的低电压信号输入端输入低电压信号；
每个移位寄存器单元的高电压信号输入端输入高电压信号。
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