TWI421881B

TWI421881B - 移位暫存器

Info

Publication number: TWI421881B
Application number: TW098128189A
Authority: TW
Inventors: Chih Lung Lin; Chun Da Tu; Yung Chih Chen
Original assignee: Au Optronics Corp
Priority date: 2009-08-21
Filing date: 2009-08-21
Publication date: 2014-01-01
Also published as: US8081731B2; US20110044423A1; TW201108245A

Description

移位暫存器

本發明係相關於一種移位暫存器，尤指一種可改善輸出節點之下拉電壓之移位暫存器。

液晶顯示器之閘極驅動器利用移位暫存器來產生循序之掃描訊號。目前移位暫存器可透過非晶矽(amorphous silicon,a-Si)薄膜電晶體(thin film transistors,TFTs)以及低溫多晶矽(low temperature polycrystalline silicon,LTPS)薄膜電晶體製造於液晶顯示器之玻璃基板上。移位暫存器通常具有多級的電路，所以某些薄膜電晶體會導通一段很長的時間。然而，當電壓持續或頻繁的施加至薄膜電晶體以及低溫多晶矽薄膜電晶體一段很長的時間時，將使得薄膜電晶體退化而無法適當的運作，降低了移位暫存器的可靠度。

請參考第1圖，第1圖為先前技術之移位暫存器之示意圖。在第N個移位暫存器100中，第一電晶體Q1用來驅動第二電晶體Q2。第一電晶體Q1之控制端與第一端電性連接於移位暫存器的輸入端，用以接收來自上一級SR(N-1)之輸出訊號。第一電晶體Q1之第二端電性連接於第二電晶體Q2之控制端。第二電晶體Q2之第一端用來接收第一訊號CK1，第二電晶體Q2之第二端電性連接於移位暫存器的輸出端OUT，以根據驅動節點G之電壓將第一訊號CK1傳輸至輸出端OUT。移位暫存器100包含一第一下拉模組110以及一第二下拉模組120。第三電晶體Q3以及第九電晶體Q9電性連接於輸出端OUT，用來在輸出端OUT輸出高準位電壓後，將輸出端OUT之電壓拉至低準位電壓VSS。第六電晶體Q6以及第十電晶體Q10電性連接於驅動節點G，用來在輸出端OUT輸出高準位電壓後將驅動節點G之電壓拉至低準位電壓VSS以關閉第二電晶體Q2。第一下拉模組110以及第二下拉模組120根據第一訊號CK1以及第二訊號CK2分別執行下拉任務約50%的時間。在第一下拉模組110中，第九電晶體Q9與第十電晶體Q10之控制端電性連接於節點K，節點K之電壓由第十二電晶體Q12與第十三電晶體Q13所決定。在第二下拉模組中，第三電晶體Q3與第六電晶體Q6之控制端電性連接於節點P，節點P之電壓由第四電晶體Q4與第五電晶體Q5所決定。第十一電晶體Q11用來將節點K之電壓拉至低準位電壓VSS。第七電晶體Q7用來在輸出端OUT輸出高準位電壓時，將節點P之電壓拉至低準位電壓VSS。另外，第八電晶體Q8電性連接於節點P，用來在輸出端OUT輸出高準位電壓時，將節點P之電壓拉至低準位電壓VSS。

第二訊號CK2與第一訊號CK1為互補訊號。因此，當第一訊號CK1為高準位電壓，第二訊號CK2為之低準位電壓VSS時，節點P之電壓為低準位電壓VSS，節點K之電壓為高準位電壓，除了在輸出端OUT為高準位電壓時，節點K之電壓將被第十一電晶體Q11拉至低準位電壓VSS。同樣地，當第一訊號CK1為低準位電壓VSS，第二訊號CK2為之高準位電壓時，節點K之電壓為低準位電壓VSS，節點P之電壓為高準位電壓，除了在輸出端OUT為高準位電壓時，節點P之電壓將被第七電晶體Q7以及第八電晶體Q8拉至低準位電壓VSS。

節點K及節點P之電壓分別約50%的時間在高準位電壓以及約50%的時間在低準位電壓VSS。在高準位電壓時，電晶體導通，此時電晶體之臨界值漂移增加，而在低準位電壓時，電晶體之臨界值漂移減少。當高準位電壓與低準位電壓為反相時，臨界值漂移增加量等於臨界值漂移減少量，臨界值漂移之淨值大體上為零，移位暫存器之運作便視為穩定的。然而，目前的高準位電壓約等於+18V，而低準位電壓VSS約等於-6V。因此，由節點K以及節點P所控制之第三電晶體Q3、第六電晶體Q6、第九電晶體Q9以及第十電晶體Q10之臨界值漂移將隨時間而增加，使得移位暫存器不穩定。

因此，本發明之一目的在於提供一種移位暫存器。

本發明係提供一種移位暫存器，包含複數個電性連接之移位單元，其中每一個移位單元包含一提升電路、一提升驅動電路、一下拉驅動電路以及一下拉電路。該提升電路用來根據一第一信號以及一驅動節點之電壓輸出該第一信號至一輸出節點。該提升驅動電路電性連接於該提升電路，用來根據上一個移位單元之輸出電壓驅動該提升電路。該下拉驅動電路電性連接於該提升驅動電路，用來根據該第一信號以及一第二信號輸出一低準位電壓至該驅動節點以及該輸出節點。該下拉電路電性連接於該提升電路以及該提升驅動電路，用來根據該輸出節點之電壓重置該提升驅動電路，並根據一第三信號以及一第四信號輸出該低準位電壓至該驅動節點以及該輸出節點。

請參考第2圖，第2圖為本發明之移位暫存器之第一實施例之示意圖。移位暫存器包含複數個電性連接之移位單元200，每一個移位單元200包含一提升電路210、一提升驅動電路220、一下拉驅動電路230以及一下拉電路240。提升電路210包含一第一電晶體M1以及一第十三電晶體M13。提升驅動電路220包含一第二電晶體M2。下拉驅動電路230包含一第三電晶體M3、一第四電晶體M4、一第五電晶體M5、一第六電晶體M6以及一第七電晶體M7。下拉電路240包含一第八電晶體M8、一第9電晶體M9、一第十電晶體M10、一第十一電晶體M11以及一第十四電晶體M14。提升電路210來根據第一信號CK1以及驅動節點Q之電壓輸出第一信號CK至輸出節點OUT(n)。提升驅動電路220根據上一個移位單元之輸出電壓驅動提升電路210。下拉驅動電路240根據第一信號CK1以及第二信號CK2輸出低準位電壓VSS至驅動節點Q以及輸出節點OUT。下拉電路230根據輸出節點Q之電壓重置提升驅動電路220，並根據第三信號CK3以及第四信號CK4輸出低準位電壓VSS至驅動節點Q以及輸出節點OUT(n)。

第一電晶體M1之第一端用來接收第一訊號CK1，第一電晶體M1之第二端電性連接於輸出節點OUT(n)。第二電晶體M2之第一端電性連接於上一個移位單元之輸出節點OUT(n-1)，第二電晶體M2之控制端電性連接於其第一端，第二電晶體M2之第二端電性連接於驅動節點Q。第三電晶體M3之第一端用來接收第一訊號CK1，第三電晶體M3之控制端電性連接於其第一端，第三電晶體M3之第二端電性連接於節點P。第四電晶體M4之第一端電性連接於節點P，第四電晶體M4之控制端電性連接於輸出節點OUT(n)，第四電晶體M4之第二端用來接收低準位電壓VSS。第五電晶體M5之第一端電性連接於輸出節點OUT(n)，第五電晶體M5之控制端電性連接於節點P，第五電晶體M5之第二端用來接收低準位電壓VSS。第六電晶體M6之第一端電性連接於驅動節點Q，第六電晶體M6之控制端用來接收第一訊號CK1，第六電晶體M6之第二端電性連接於輸出節點OUT(n)。第七電晶體M7之第一端電性連接於輸出節點OUT(n)，第七電晶體M7之控制端用來接收第二訊號CK2，第七電晶體M7之第二端用來接收低準位電壓VSS。第八電晶體M8之第一端電性連接於輸出節點OUT(n)，第八電晶體M8之控制端用來接收第三訊號CK3，第八電晶體M8之第二端用來接收低準位電壓VSS。第九電晶體M9之第一端電性連接驅動節點Q，第九電晶體M9之控制端用來接收第三訊號CK3，第九電晶體M9之第二端用來接收低準位電壓VSS。第十電晶體M10之第一端電性連接於第一電晶體M1之第一端，第十電晶體M10之控制端電性連接於輸出節點OUT(n)，第十電晶體M10之第二端用來接收低準位電壓VSS。第十一電晶體M11之第一端電性連接於輸出節點OUT(n)，第十一電晶體M11之控制端用來接收第四訊號CK4，第十一電晶體M11之第二端用來接收低準位電壓VSS。第十三電晶體M13之第一端用來接收第一訊號CK1，第十三電晶體M13之控制端電性連接於驅動節點Q，第十三電晶體M13之第二端電性連接於傳輸節點ST(n)。第十四電晶體M14之第一端電性連接於傳輸節點ST(n)，第十四電晶體M14之控制端用來接收第四訊號CK4，第十四電晶體M14之第二端用來接收低準位電壓VSS。在本發明實施例中，傳輸節點ST(n)之電壓與輸出節點OUT(n)相同，但利用傳輸節點ST(n)可增加對下一級的驅動能力。

請參考第3圖，第3圖為第2圖之移位暫存器之訊號之波形圖。第一信號CK1至第四信號CK4為循序之脈衝信號。在時序t0時，第(n-1)個移位單元之傳輸節點ST(n-1)為高準位電壓VDD，所以第二電晶體M2導通將高準位電壓VDD傳送至驅動節點Q。驅動節點Q之高準位電壓VDD將第一電晶體M1導通，在時序t1時，第一訊號CK1為高準位電壓VDD，因為第一電晶體M1之第一端以及控制端之間的電容耦合，所以驅動節點Q之電壓會被提升至第二高準位電壓VD2，使得第一電晶體M1之導通電阻更低，可以更快地將高準位電壓VDD傳送至輸出節點OUT(n)。在本發明中，利用輸出節點OUT(n)之電壓自我重置，當輸出節點OUT(n)為高準位電壓VDD時，第十電晶體M10導通，所以第二電晶體M2之控制端接收低準位電壓VSS而關閉。當第一訊號CK1為高準位電壓VDD時，第三電晶體M3以及第六電晶體M6導通，所以第一訊號CK1之高準位電壓VDD將透過第三電晶體M3傳送至節點P。另一方面，驅動節點Q之第二高準位電壓VD2將透過第六電晶體M6傳送至第四電晶體M4之控制端，使得第四電晶體M4導通，所以低電壓準位VSS將透過第四電晶體M4傳送至節點P。在時序t2時，第二訊號CK2為高準位電壓VDD，第七電晶體M7導通將低準位電壓VSS傳送至第四電晶體M4之控制端以及輸出節點OUT(n)，此時第一訊號CK1為低準位電壓VSS，但驅動節點Q為高準位電壓VDD使得第一電晶體M1導通，所以低準位電壓VSS也透過第一電晶體M1傳送至輸出節點OUT(n)。在時序t3時，第三訊號CK3為高準位電壓VDD，第八電晶體M8以及第九電晶體M9導通，將低準位電壓分別傳送至輸出節點OUT(n)以及驅動節點Q。在時序t4時，第四訊號CK4為高準位電壓VDD，第十一電晶體M11以及第十四電晶體M14導通，將低準位電壓分別傳送至輸出節點OUT(n)以及傳輸節點ST(n)。

請參考第4圖以及第5圖，第4圖為本發明之移位暫存器之第二實施例之示意圖，第5圖為第4圖之移位暫存器之訊號之波形圖。如第4圖所示，在本發明第二實施例中，移位暫存器之移位單元300另包含一第十二電晶體M12，第十二電晶體M12之第一端電性連接於輸出節點OUT(n)，第十二電晶體M12之控制端用來接收第五訊號CK5，第十二電晶體M12之第二端用來接收低準位電壓VSS。第十二電晶體M12由第第五訊號CK5所控制，可加強將輸出節點OUT(n)拉至低準位電壓VSS之能力。如第5圖所示，第一信號CK1至第五信號CK5為循序之脈衝信號。在第二實施例中，移位暫存器在時序t0~t4與第一實施例相同。在時序t5時，第五訊號CK4為高準位電壓VDD，第十二電晶體M12導通，將低準位電壓VSS傳送至輸出節點OUT(n)。

綜上所述，本發明之移位暫存器利用四組以上之訊號CK1~CK4來作控制，可加強將輸出節點OUT(n)拉至低準位電壓VSS之能力。移位暫存器之電晶體由訊號CK1~CK4所控制，可減少訊號因不正常的電壓耦合而影響電路操作。由於訊號CK1~CK4之操作頻率較低，可以降低移位暫存器之消耗功率。另外，移位暫存器之移位單元利用輸出節點OUT(n)之電壓自我重置，因此在不需要額外的訊號線來電性連接上一級之移位單元，可降低電路的佈局面積。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200、300．．．移位單元

110．．．第一下拉模組

120．．．第二下拉模組

200．．．移位單元

210．．．提升電路

220．．．提升驅動電路

230．．．下拉驅動電路

240．．．下拉電路

Q1~Q13．．．電晶體

M1~M14．．．電晶體

G、Q．．．驅動節點

OUT．．．輸出節點

ST．．．傳輸節點

P．．．節點

CK1．．．第一訊號

CK2．．．第二訊號

CK3．．．第三訊號

CK4．．．第四訊號

VDD．．．高準位電壓

VSS．．．低準位電壓

VD2．．．第二高準位電壓

第1圖為先前技術之移位暫存器之示意圖。

第2圖為本發明之移位暫存器之第一實施例之示意圖。

第3圖為第2圖之移位暫存器之訊號之波形圖。

第4圖為本發明之移位暫存器之第二實施例之示意圖。

第5圖為第4圖之移位暫存器之訊號之波形圖。

200‧‧‧移位單元

210‧‧‧提升電路

220‧‧‧提升驅動電路

230‧‧‧下拉驅動電路

240‧‧‧下拉電路

M1~M11、M13~M14‧‧‧電晶體

Q‧‧‧驅動節點

OUT‧‧‧輸出節點

ST‧‧‧傳輸節點

P‧‧‧節點

CK1‧‧‧第一訊號

CK2‧‧‧第二訊號

CK3‧‧‧第三訊號

CK4‧‧‧第四訊號

VSS‧‧‧低準位電壓

Claims

一種移位暫存器，包含複數個電性連接之移位單元，其中每一個移位單元包含：一提升電路，用來根據一第一信號以及一驅動節點之電壓輸出該第一信號至一輸出節點；一提升驅動電路，電性連接於該提升電路，用來根據上一個移位單元之輸出電壓驅動該提升電路；一下拉驅動電路，電性連接於該提升驅動電路，用來根據該第一信號以及一第二信號輸出一低準位電壓至該驅動節點以及該輸出節點；以及一下拉電路，電性連接於該提升電路以及該提升驅動電路，用來根據該輸出節點之電壓重置該提升驅動電路，並根據一第三信號以及一第四信號輸出該低準位電壓至該驅動節點以及該輸出節點。
如請求項1所述之移位暫存器，其中該提升電路包含：一第一電晶體，具有一第一端用來接收該第一信號，一控制端電性連接於該驅動節點，以及一第二端電性連接於該輸出節點。
如請求項2所述之移位暫存器，其中該提升驅動電路包含：一第二電晶體，具有一第一端電性連接於上一個移位單元之輸出節點，一控制端電性連接於該第一端，以及一第二端電性連接於該驅動節點。
如請求項3所述之移位暫存器，其中該下拉驅動電路包含：一第三電晶體，具有一第一端用來接收該第一信號，一控制端電性連接於該第一端，以及一第二端電性連接於一第一節點；一第四電晶體，具有一第一端電性連接於該第一節點，一控制端電性連接於該輸出節點，以及一第二端用來接收該低準位電壓；一第五電晶體，具有一第一端電性連接該輸出節點，一控制端電性連接於該第一節點，以及一第二端用來接收該低準位電壓；一第六電晶體，具有一第一端電性連接該驅動節點，一控制端用來接收該第一信號，以及一第二端電性連接於該輸出節點；以及一第七電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第二信號，以及一第二端用來接收該低準位電壓。
如請求項4所述之移位暫存器，其中該下拉電路包含：一第八電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第三信號，以及一第二端用來接收該低準位電壓；一第九電晶體，具有一第一端電性連接於該驅動節點，一控制端用來接收該第三信號，以及一第二端用來接收該低準位電壓；一第十電晶體，具有一第一端電性連接於該第二電晶體之第一端，一控制端電性連接於該輸出節點，以及一第二端用來接收該低準位電壓；以及一第十一電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第四信號，以及一第二端用來接收該低準位電壓。
如請求項5所述之移位暫存器，其中該第一信號、該第二信號、該第三信號以及該第四信號為循序之脈衝信號。
如請求項5所述之移位暫存器，其中該下拉電路另包含：一第十二電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收一第五信號，以及一第二端用來接收該低準位電壓。
如請求項7所述之移位暫存器，其中該第一信號、該第二信號、該第三信號、該第四信號以及該第五信號為循序之脈衝信號。
如請求項1所述之移位暫存器，其中該提升電路包含：一第一電晶體，具有一第一端用來接收該第一信號，一控制端電性連接於該驅動節點，以及一第二端電性連接於該輸出節點；以及一第十三電晶體，具有一第一端用來接收該第一信號，一控制端電性連接於該驅動節點，以及一第二端電性連接於一傳輸節點。
如請求項9所述之移位暫存器，其中該提升驅動電路包含：一第二電晶體，具有一第一端電性連接於上一個移位單元之傳輸節點，一控制端電性連接於該第一端，以及一第二端電性連接於該驅動節點。
如請求項10所述之移位暫存器，其中該下拉驅動電路包含：一第三電晶體，具有一第一端用來接收該第一信號，一控制端電性連接於該第一端，以及一第二端電性連接於一第一節點；一第四電晶體，具有一第一端電性連接於該第一節點，一控制端電性連接於該輸出節點，以及一第二端用來接收該低準位電壓；一第五電晶體，具有一第一端電性連接該輸出節點，一控制端電性連接於該第一節點，以及一第二端用來接收該低準位電壓；一第六電晶體，具有一第一端電性連接該驅動節點，一控制端用來接收該第一信號，以及一第二端電性連接於該輸出節點；以及一第七電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第二信號，以及一第二端用來接收該低準位電壓。
如請求項11所述之移位暫存器，其中該下拉電路包含：一第八電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第三信號，以及一第二端用來接收該低準位電壓；一第九電晶體，具有一第一端電性連接於該驅動節點，一控制端用來接收該第三信號，以及一第二端用來接收該低準位電壓；一第十電晶體，具有一第一端電性連接於該第二電晶體之第一端，一控制端電性連接於該輸出節點，以及一第二端用來接收該低準位電壓；一第十一電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第四信號，以及一第二端用來接收該低準位電壓；以及一第十四電晶體，具有一第一端電性連接於該傳輸節點，一控制端用來接收該第四信號，以及一第二端用來接收該低準位電壓。
如請求項12所述之移位暫存器，其中該第一信號、該第二信號、該第三信號以及該第四信號為循序之脈衝信號。
如請求項12所述之移位暫存器，其中該下拉電路另包含：一第十二電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收一第五信號，以及一第二端用來接收該低準位電壓。
如請求項14所述之移位暫存器，其中該第一信號、該第二信號、該第三信號、該第四信號以及該第五信號為循序之脈衝信號。
如請求項1所述之移位暫存器，其中該下拉驅動電路包含：一第六電晶體，具有一第一端電性連接該驅動節點，一控制端用來接收該第一信號，以及一第二端電性連接於該輸出節點；以及一第七電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第二信號，以及一第二端用來接收該低準位電壓。
如請求項3或10所述之移位暫存器，其中該下拉電路包含：一第九電晶體，具有一第一端電性連接於該驅動節點，一控制端用來接收該第三信號，以及一第二端用來接收該低準位電壓；以及一第十電晶體，具有一第一端電性連接於該第二電晶體之第一端，一控制端電性連接於該輸出節點，以及一第二端用來接收該低準位電壓。