TW202034339A - 移位暫存電路及閘極驅動器 - Google Patents

Abstract

一種移位暫存電路及包含移位暫存電路的閘極驅動器。移位暫存電路包含輸入電路、驅動電路及下拉電路。輸入電路用以接收第一時脈訊號並耦接於第一節點。驅動電路用以接收第一時脈訊號及第二時脈訊號並耦接於第一節點。下拉電路用以接收第一節點的電壓並耦接於第一節點及輸出端，下拉電路響應於第一節點的電壓而輸出第一電壓到輸出端。

Description

移位暫存電路及閘極驅動器

本揭示文件係關於一種移位暫存電路及閘極驅動器，特別是一種能夠穩定輸出低電壓的移位暫存電路及閘極驅動器。

在常見的顯示面板架構中，閘極驅動器由多個移位暫存電路組成，閘極驅動器運作時需要能夠輸出穩定訊號的移位暫存電路，然而傳統的移位暫存電路中控制輸出訊號的電路缺乏穩定控制驅動電壓的設計，進而影響輸出訊號的穩定性而造成輸出錯誤的訊號，因此需要設計能夠穩定控制驅動電壓的移位暫存電路。

本揭示內容的一實施例中，一種移位暫存電路包含輸入電路、驅動電路及下拉電路。輸入電路用以接收第一時脈訊號並耦接於移位暫存電路的第一節點，輸入電路響應於第一時脈訊號而輸出第一電壓到第一節點。驅動電路用以接收第一時脈訊號及第二時脈訊號並耦接於第一 節點，驅動電路響應於第一時脈訊號及第二時脈訊號而調整第一節點的第一電壓。下拉電路用以接收第一節點的第一電壓並耦接於移位暫存電路的輸出端，下拉電路響應於第一節點的第一電壓而輸出一第一電壓到輸出端。

本揭示內容的另一實施例中，一種包含複數個移位暫存電路的閘極驅動器。移位暫存電路彼此串接，移位暫存電路的第一移位暫存電路用以接收第一時脈訊號及第二時脈訊號，第一移位暫存電路響應於第一時脈訊號及第二時脈訊號以控制第一移位暫存電路當中的第一節點的電壓，第一移位暫存電路根據第一節點的電壓輸出第一電壓。移位暫存電路的第二移位暫存電路用以接收第三時脈訊號及第四時脈訊號，第二移位暫存電路響應於第三時脈訊號及第四時脈訊號以控制第二移位暫存電路的第二節點的電壓，第二移位暫存電路根據第二節點的電壓輸出第一電壓，第一時脈訊號及第三時脈訊號彼此反相，第二時脈訊號與第四時脈訊號於不同期間各自產生脈衝訊號。

綜上所述，藉由週期性地將第一節點耦合到比系統低電壓更低的電位，使輸出訊號能夠穩定地持續輸出低電壓，讓後續的電路能夠穩定操作以避免輸出錯誤的訊號。

100‧‧‧顯示面板

110‧‧‧時序控制電路

120‧‧‧閘極驅動器

122‧‧‧第n-1級移位暫存電路

124‧‧‧第n級移位暫存電路

126‧‧‧第n+1級移位暫存電路

128‧‧‧第n+2級移位暫存電路

124a‧‧‧輸入電路

124b‧‧‧驅動電路

124c‧‧‧下拉電路

124d‧‧‧穩壓電路

124e‧‧‧上拉電路

130‧‧‧源極驅動器

140‧‧‧影像顯示區

142‧‧‧顯示畫素

T1~T9‧‧‧電晶體

VGH、VGL‧‧‧電壓

C1、C2‧‧‧電容

EM[n-1]、EM[n]、EM[n+1]、EM[n+2]‧‧‧輸出訊號

Q、B、K、P‧‧‧節點

CK1~CK4‧‧‧時脈訊號

GL1、GL2、GL3、GLN、GLM‧‧‧掃描線

SL1、SL2、SL3、SLK‧‧‧資料線

TC1‧‧‧訊號線

TP1‧‧‧輸入時間

TP2‧‧‧上拉時間

TP3‧‧‧維持時間

TP4‧‧‧下拉時間

TP5‧‧‧穩壓時間

第1圖繪示根據本揭示文件之一實施例的顯示面板示 意圖。

第2圖繪示根據本揭示文件之一實施例的閘極驅動器功能方塊圖。

第3圖繪示根據本揭示文件之一實施例的移位暫存電路圖。

第4圖繪示對應於第3圖移位暫存電路的訊號時序圖。

第5圖繪示根據本揭示文件之一實施例的移位暫存電路於輸入時間的操作示意圖。

第6圖繪示根據本揭示文件之一實施例的移位暫存電路於上拉時間的操作示意圖。

第7圖繪示根據本揭示文件之一實施例的移位暫存電路於維持時間的操作示意圖。

第8圖繪示根據本揭示文件之一實施例的移位暫存電路於下拉時間的操作示意圖。

第9圖繪示根據本揭示文件之一實施例的移位暫存電路於穩壓時間的操作示意圖。

在本文中所使用的用詞「包含」、「具有」等等，均為開放性的用語，即意指「包含但不限於」。此外，本文中所使用之「及/或」，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。

於本文中，當一元件被稱為「連結」或「耦接」時，可指「電性連接」或「電性耦接」。「連結」或「耦 接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、...等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本揭示文件。

請參考第1圖，第1圖繪示根據本揭示文件之一實施例的顯示面板示意圖。如第1圖所示，顯示面板100包含時序控制電路110、閘極驅動器120、源極驅動器130及影像顯示區140。影像顯示區140由多個掃描線GL1~GLN及多個資料線SL1~SLN交錯配置而成，包含多個顯示畫素142，在此以數量N作為舉例說明，N的數量可以根據實際應用的面板尺寸而有所調整。時序控制電路110耦接於閘極驅動器120及源極驅動器130，藉由訊號線TC1發送時序控制訊號控制源極驅動器130電路操作的時序，時脈訊號CK1~CK4控制閘極驅動器120。閘極驅動器120藉由M個掃描線GL1~GLM輸出閘極驅動訊號到影像顯示區140給對應的顯示畫素142。源極驅動器130藉由K個資料線SL1~SLK輸出源極驅動訊號到影像顯示區140給對應的顯示畫素142。於一實施例中，顯示面板100為解析度1920x1080的螢幕，M為1080，K為1920。

請參考第2圖，第2圖繪示根據本揭示文件之一實施例的閘極驅動器功能方塊圖，閘極驅動器120包含複數個移位暫存電路彼此串接。第n級移位暫存電路124接收時脈訊號CK2及時脈訊號CK4，第n級移位暫存電路124的上 一級第n-1級移位暫存電路122或下一級第n+1級移位暫存電路126接收時脈訊號CK1及時脈訊號CK3，以此類推。換句話說，時脈訊號CK1、時脈訊號CK3及時脈訊號CK2、時脈訊號CK4兩組時脈訊號為交錯輸入到各級移位暫存電路，如第2圖所繪示。

應注意的是，為了方便說明，在第2圖中僅繪示第n-1級移位暫存電路122、第n級移位暫存電路124、第n+1級移位暫存電路126及第n+2級移位暫存電路128，實際數量不以此為限。第n-1級移位暫存電路122用以產生輸出訊號EM[n-1]，第n級移位暫存電路124用以產生輸出訊號EM[n]，以此類推。而每一級的移位暫存電路的輸出訊號會再輸入到下一級移位暫存電路，如第2圖所示，每一級的移位暫存電路都藉由上一級的輸出訊號當作輸入訊號，達到當前一級連動下一級的效果。

請參考第3圖，第3圖繪示根據本揭示文件之一實施例的移位暫存電路圖，在此以第n級移位暫存電路124作為例子說明。第n級移位暫存電路124包含輸入電路124a、驅動電路124b、下拉電路124c、穩壓電路124d及上拉電路124e，在此實施例中電壓VGH表示高電壓，例如5V，電壓VGL表示低電壓，例如-4V，以下介紹各個電路的結構及操作方式。於第n-1級移位暫存電路122或第n+1級移位暫存電路126中，時脈訊號CK2替換成時脈訊號CK1，時脈訊號CK4則替換成時脈訊號CK3。

輸入電路124a用以接收時脈訊號CK4並耦接 於節點Q，輸入電路124a響應於時脈訊號CK4將輸出訊號EM[n-1]輸出到節點Q，輸出訊號EM[n-1]於不同期間呈現高電壓及低電壓狀態，因此，輸入電路124a係響應於時脈訊號CK4將輸出訊號EM[n-1]代表之電壓寫到節點Q。輸入電路124a包含電晶體T1，電晶體T1包含第一端、第二端及控制端，電晶體T1的第一端用以接收輸出訊號EM[n-1]，電晶體T1的第二端耦接於節點Q，電晶體T1的控制端用以接收時脈訊號CK4，電晶體T1根據時脈訊號CK選擇性地導通。

驅動電路124b用以接收時脈訊號CK2及時脈訊號CK4並耦接於節點Q，驅動電路124b響應於時脈訊號CK2及時脈訊號CK4而控制或調整節點Q的電壓。在一實施例中，驅動電路124b包含電晶體T2、電晶體T3及電容C1，電晶體T2及電晶體T3包含第一端、第二端及控制端，電晶體T2的第一端用以接收電壓VGH，電晶體T2的第二端耦接於節點B，電晶體T2的控制端用以接收時脈訊號CK4，電晶體T2根據時脈訊號CK4選擇性地導通。電晶體T3的第一端耦接於電晶體T2的第二端及節點B，電晶體T3的第二端用以接收電壓VGL，電晶體T3的控制端用以接收時脈訊號CK2，電晶體T3根據時脈訊號CK2選擇性地導通。電容C1包含第一端及第二端，電容C1的第一端耦接於電晶體T2的第二端、電晶體T3的第一端及節點B，電容C1的第二端耦接於節點Q。

下拉電路124c用以接收節點Q的電壓並耦接 於節點Q及輸出端，下拉電路124c響應於節點Q的電壓而輸出電壓VGL到輸出端。下拉電路124c包含電晶體T4，電晶體T4包含第一端、第二端及控制端，電晶體T4的第一端用以接收電壓VGL，電晶體T4的第二端耦接於輸出端，電晶體T4的控制端用以接收節點Q的電壓，電晶體T4根據節點Q的電壓選擇性地導通。

穩壓電路124d用以接收輸出訊號EM[n-1]及節點Q的電壓並耦接於節點Q，穩壓電路124d響應於輸出訊號EM[n-1]而控制節點K的電壓，響應於節點Q的電壓而控制節點P的電壓，響應於節點P的電壓而輸出電壓VGH到節點Q。在一實施例中，穩壓電路124d包含電晶體T5~電晶體T8及電容C2，電晶體T5~電晶體T8均包含第一端、第二端及控制端，電晶體T5的第一端耦接於節點K，電晶體T5的第二端用以接收電壓VGH，電晶體T5的控制端用以接收輸出訊號EM[n-1]，電晶體T5根據輸出訊號EM[n-1]選擇性地導通。

此外，電晶體T6的第一端用以接收電壓VGL，電晶體T6的第二端耦接於節點P，電晶體T6的控制端耦接於節點K，電晶體T6根據節點K的電壓選擇性地導通。電晶體T7的第一端耦接於電晶體T6的第二端，電晶體T7的第二端用以接收電壓VGH，電晶體T7的控制端耦接於節點Q，電晶體T7根據節點Q的電壓選擇性地導通。電晶體T8的第一端耦接於節點Q，電晶體T8的第二端用以接收電壓VGH，電晶體T8的控制端耦接於節點P，電晶體T8根據節 點P的電壓選擇性地導通。電容C2包含第一端及第二端，電容C2的第一端用以接收時脈訊號CK4，電容C2的第二端耦接於節點K。

上拉電路124e用以接收節點P的電壓並耦接於輸出端，上拉電路124e響應於節點P的電壓而輸出第二電壓到輸出端。上拉電路包含電晶體T9，電晶體T9包含第一端、第二端及控制端，電晶體T9的第一端耦接於輸出端，電晶體T9的第二端用以接收電壓VGH，電晶體T9的控制端耦接於節點P，電晶體T9根據節點P的電壓選擇性地導通。

請參考第4圖，第4圖繪示對應於第3圖移位暫存電路的訊號時序圖。第4圖中包含時脈訊號CK1~時脈訊號CK4、輸出訊號EM[n-1]、輸出訊號EM[n]、節點Q、節點P及節點K的訊號時序。如第4圖所示，第n級移位暫存電路124操作於輸入時間TP1、上拉時間TP2、維持時間TP3、下拉時間TP4及穩壓時間TP5。以下詳細說明第n級移位暫存電路124操作於各時間區間時的操作方式。

請同時參考第4圖及第5圖，第5圖繪示根據本揭示文件之一實施例的移位暫存電路於輸入時間的操作示意圖。於輸入時間TP1時，時脈訊號CK2為高電位，時脈訊號CK4為低電位，上一級的輸出訊號EM[n-1]為電壓VGH。時脈訊號CK4為低電位使電晶體T1及電晶體T2導通，電晶體T1導通將輸出訊號EM[n-1]的高電位輸出到節點Q，電晶體T2導通將電壓VGH輸出到節點B，使電容C1充電，節點Q的電壓變為電壓VGH。時脈訊號CK4的低電 位充電到電容C2使得節點K變為低電位將電晶體T6導通將電壓VGL輸出到節點P，Q點的高電位使電晶體T7關閉，此時，由電晶體T6提供電壓VGL至節點P，節點P的電壓變為低電位，使電晶體T8及電晶體T9導通。Q點的高電位使電晶體T4關閉，電晶體T9導通使電壓VGH的輸出到輸出端，輸出訊號EM[n]為電壓VGH。

請同時參考第4圖及第6圖，第6圖繪示根據本揭示文件之一實施例的移位暫存電路於上拉時間的操作示意圖。於上拉時間TP2時，時脈訊號CK2為低電位，時脈訊號CK4為高電位，上一級的輸出訊號EM[n-1]為電壓VGH。時脈訊號CK4為高電位使電晶體T1、電晶體T2及電晶體T6關閉，節點P的電壓由於寄生電容而維持低電位一段時間使電晶體T8及電晶體T9導通，將電壓VGH輸出到節點Q，使節點Q為高電位，關閉電晶體T4。電晶體T9導通將電壓VGH輸出到輸出端，使輸出訊號EM[n]為電壓VGH。

請同時參考第4圖及第7圖，第7圖繪示根據本揭示文件之一實施例的移位暫存電路於維持時間的操作示意圖。於維持時間TP3時，時脈訊號CK2由低電位轉為高電位，時脈訊號CK4為高電位，上一級的輸出訊號EM[n-1]為電壓VGL。電晶體T5導通使節點K為高電位而使電晶體T6關閉。節點P維持低電位導通電晶體T8，使節點Q的電壓維持在高電位，節點Q的高電位將電晶體T4關閉。電晶體T9導通將電壓VGH輸出到輸出端，使輸出訊號EM[n]維持為電壓VGH。

請同時參考第4圖及第8圖，第8圖繪示根據本揭示文件之一實施例的移位暫存電路於下拉時間的操作示意圖。於下拉時間TP4時，時脈訊號CK2為高電位，時脈訊號CK4為低電位，上一級的輸出訊號EM[n-1]為電壓VGL。電晶體T1導通將輸出訊號EM[n-1]輸出到節點Q，此時節點Q的電壓為電壓VGL加上電晶體T1的臨界電壓V_TH1。由於輸出端位於電晶體T4的第二端，因此輸出訊號EM[n]的電壓會受到電晶體T4的控制端影響，是以輸出訊號EM[n]根據耦接於電晶體T4的控制端之節點Q的電壓，此階段電晶體T4處於飽和區，節點Q的電壓為電壓VGL加上電晶體T1的臨界電壓，輸出訊號EM[n]則是由電壓VGH被放電，直到輸出訊號EM[n]變成與節點Q的電壓相差電晶體T4的臨界電壓值，電晶體T4則會進入關閉的狀態，而使輸出訊號EM[n]的電壓為電壓VGL、臨界電壓VTH1及臨界電壓VTH4之和，此亦為輸出訊號EM[n]能夠輸出的最低電壓。

請同時參考第4圖及第9圖，第9圖繪示根據本揭示文件之一實施例的移位暫存電路於穩壓時間的操作示意圖。於穩壓時間TP5時，時脈訊號CK2為低電位，時脈訊號CK4為高電位，上一級的輸出訊號EM[n-1]為電壓VGL。此時節點B從上一階段的電壓VGH變為電壓VGL，因節點Q為浮接狀態，節點Q的電壓由於電容C1耦合而下降電壓△V，變為電壓VGL加臨界電壓V_TH1減電壓△V。使節點Q能夠下降到比電壓VGL更低的電位，電晶體T4進入線 性區，因此輸出訊號EM[n]的電壓可被完整放電至電壓VGL，而達到穩定輸出電壓VGL的效果。

綜上所述，藉由週期性地將節點Q耦合到比低電壓更低的電位，使輸出訊號能夠穩定地持續輸出低電壓，讓後續的電路能夠穩定操作以避免輸出錯誤的訊號。

本領域技術人員應當明白，在各個實施例中，各個電路單元可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現。各個元件亦可整合至單一的積體電路晶片。上述僅為例示，本揭示內容並不以此為限。電子元件如電阻、電容、二極體、電晶體開關等等，皆可由各種適當的元件。舉例來說，電晶體T1~T9可根據需求選用金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、雙極性接面型電晶體(Bipolar Junction Transistor，BJT)或其他各種類型的電晶體實作。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

124‧‧‧第n級移位暫存電路

124a‧‧‧輸入電路

124b‧‧‧驅動電路

124c‧‧‧下拉電路

124d‧‧‧穩壓電路

124e‧‧‧上拉電路

T1~T9‧‧‧電晶體

VGH、VGL‧‧‧電壓

C1、C2‧‧‧電容

EM[n-1]、EM[n]‧‧‧輸出訊號

Q、B、K、P‧‧‧節點

CK2、CK4‧‧‧時脈訊號

Claims (14)

1. 一種移位暫存電路，包含：一輸入電路，用以接收一第一時脈訊號並耦接於該移位暫存電路的一第一節點，其中該輸入電路響應於該第一時脈訊號而輸出一第一輸入訊號到該第一節點；一驅動電路，用以接收該第一時脈訊號及一第二時脈訊號並耦接於該第一節點，其中該驅動電路響應於該第一時脈訊號及該第二時脈訊號而調整該第一節點的該第一電壓；以及一下拉電路，用以接收該第一節點的該第一電壓並耦接於該移位暫存電路的一輸出端，其中該下拉電路響應於該第一節點的該第一電壓而輸出該第一電壓到該輸出端。
2. 如請求項1所述之移位暫存電路，更包含：一穩壓電路，用以接收該第一電壓，其中該穩壓電路響應於該第一輸入訊號而控制該移位暫存電路的一第二節點的電壓，響應於該第一節點的電壓而控制該移位暫存電路的一第三節點的電壓，響應於該第三節點的電壓而輸出一第二電壓到該第一節點。
3. 如請求項2所述之移位暫存電路，其中該穩壓電路包含：一第一電晶體，包含一第一端、一第二端及一控制端，該第一電晶體的該第一端耦接於該第二節點，該第一 電晶體的該第二端用以接收該第二電壓，該第一電晶體的該控制端用以接收該第一輸入訊號，其中該第一電晶體根據該該第一輸入訊號選擇性地導通；一第二電晶體，包含一第一端、一第二端及一控制端，該第二電晶體的該第一端用以接收該第一電壓，該第二電晶體的該第二端耦接於該第三節點，該第二電晶體的該控制端耦接於該第二節點，其中該第二電晶體根據該第二節點的電壓選擇性地導通；一第三電晶體，包含一第一端、一第二端及一控制端，該第三電晶體的該第一端耦接於該第二電晶體的該第二端，該第三電晶體的該第二端用以接收該第二電壓，該第三電晶體的該控制端耦接於該第一節點，其中該第三電晶體根據該第一節點的該第一電壓選擇性地導通；一第四電晶體，包含一第一端、一第二端及一控制端，該第四電晶體的該第一端耦接於該第一節點，該第四電晶體的該第二端用以接收該第二電壓，該第四電晶體的該控制端耦接於該第三節點，其中該第四電晶體根據該第三節點的電壓選擇性地導通；以及一電容，包含一第一端及一第二端，該電容的該第一端用以接收該第一時脈訊號，該電容的該第二端耦接於該第二節點。
4. 如請求項3所述之移位暫存電路，更包含：一上拉電路，用以接收該第三節點的電壓，其中該上 拉電路響應於該第三節點的電壓而輸出該第二電壓到該輸出端。
5. 如請求項4所述之移位暫存電路，其中該上拉電路包含：一電晶體，包含一第一端、一第二端及一控制端，該電晶體的該第一端耦接於該輸出端，該電晶體的該第二端用以接收該第二電壓，該電晶體的該控制端耦接於該第三節點，其中該電晶體根據該第三節點的電壓選擇性地導通。
6. 如請求項1所述之移位暫存電路，其中該輸入電路包含：一電晶體，包含一第一端、一第二端及一控制端，該第一電晶體的該第一端用以接收該第一輸入訊號，該電晶體的該第二端耦接於該第一節點，該第一電晶體的該控制端用以接收該第一時脈訊號，其中該電晶體根據該第一時脈訊號選擇性地導通。
7. 如請求項1所述之移位暫存電路，其中該驅動電路包含：一第一電晶體，包含一第一端、一第二端及一控制端，該第一電晶體的該第一端用以接收該第二電壓，該第一電晶體的該第二端耦接於一第二節點，該第一電晶體的 該控制端用以接收該第一時脈訊號，該第一電晶體根據該第一時脈訊號選擇性地導通；一第二電晶體，包含一第一端、一第二端及一控制端，該第二電晶體的該第一端耦接於該第一電晶體的該第二端及該第二節點，該第二電晶體的該第二端用以接收該第一電壓，該第二電晶體的該控制端用以接收該第二時脈訊號，其中該第二電晶體根據該第二時脈訊號選擇性地導通；以及一電容，包含一第一端及一第二端，該電容的該第一端耦接於該第二節點，該電容的該第二端耦接於該第一節點，其中該驅動電路用以響應於該第一時脈訊號及該第二時脈訊號而調降該第一節點的該第一電壓。
8. 如請求項1所述之移位暫存電路，其中該下拉電路包含：一電晶體，包含一第一端、一第二端及一控制端，該電晶體的該第一端用以接收該第一電壓，該電晶體的該第二端耦接於該輸出端，該電晶體的該控制端用以接收該第一節點的該第一電壓，其中該電晶體根據該第一節點的該第一電壓選擇性地導通。
9. 一種閘極驅動器，包含：複數個移位暫存電路，該些移位暫存電路彼此串接， 該些移位暫存電路的一第一移位暫存電路用以接收一第一時脈訊號及一第二時脈訊號，其中該第一移位暫存電路響應於該第一時脈訊號及該第二時脈訊號以調整該第一移位暫存電路的一第一節點的電壓，該第一移位暫存電路響應於該第一節點的電壓而輸出一第一電壓；以及該些移位暫存電路的一第二移位暫存電路用以接收一第三時脈訊號及一第四時脈訊號，其中該第二移位暫存電路響應於該第三時脈訊號及該第四時脈訊號以調整該第二移位暫存電路的一第二節點的電壓，該第二移位暫存電路響應於該第二節點的電壓輸出一第二電壓，其中該第一時脈訊號及該第三時脈訊號彼此反相，該第二時脈訊號與該第四時脈訊號於不同期間各自產生一脈衝訊號。
10. 如請求項9所述之閘極驅動器，其中該第一移位暫存電路操作於一輸入時間，於該輸入時間區間時該第一時脈訊號為低電位，該第一移位暫存電路接收該第一電壓，並儲存該第一電壓於該第一節點。
11. 如請求項9所述之閘極驅動器，其中該第一移位暫存電路操作於一上拉時間，於該上拉時間區間時該第二時脈訊號為低電位，第一移位暫存電路輸出該第二電壓，其中該第二電壓高於該第一電壓。
12. 如請求項11所述之閘極驅動器，其中該些移位暫存電路中其中一者操作於一維持時間，於該維持時間區間時該些移位暫存電路中其中一者維持該上拉時間的操作。
13. 如請求項9所述之閘極驅動器，其中該第一移位暫存電路操作於一下拉時間，於該下拉時間區間時該第二時脈訊號為低電位，第一移位暫存電路輸入該第一電壓到該第一節點。
14. 如請求項9所述之閘極驅動器，其中該第一移位暫存電路操作於一穩壓時間，於該穩壓時間區間時該第二時脈訊號為低電位並降低該第一節點的電壓，使第一移位暫存電路輸出該第一電壓。

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