CN111429830B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板 - Google Patents
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Abstract
本发明涉及显示技术领域，提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。该移位寄存器单元包括：输入电路、充电电路、反相器电路、输出电路、下拉电路。输入电路连接第二时钟信号端、信号输入端、第一节点；反相器电路连接信号输入端、第二时钟信号端、第一电源端、第二电源端、下拉节点；输出电路连接上拉节点、第一电源端、输出端；下拉电路连接下拉节点、第二电源端、上拉节点、输出端。该移位寄存器单元能够通过调节输入端有效信号的时长调节输出端有效信号的时长。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。
背景技术
在显示技术领域中，栅极驱动电路通常用于向像素驱动电路提供栅极驱动信号，该栅极驱动信号能够控制像素驱动电路中开关晶体管的断通。
在一些特殊情况下，栅极驱动电路需要根据实际需要调节其输出栅极驱动信号的有效时长。然而，栅极驱动电路输出的栅极驱动信号的有效时长通常不能调节。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板，该移位寄存器单元能够调节其输出信号的有效时长。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种移位寄存器单元，该移位寄存器单元包括：输入电路、充电电路、反相器电路、输出电路、下拉电路。输入电路连接第二时钟信号端、信号输入端、第一节点，用于响应所述第二时钟信号端的信号将所述信号输入端的信号传输到所述第一节点；充电电路连接所述第一节点、第一时钟信号端、上拉节点，用于响应所述第一节点、第一时钟信号端的信号将所述第一时钟信号端的信号传输到所述上拉节点；反相器电路连接所述信号输入端、第二时钟信号端、第一电源端、第二电源端、下拉节点，用于响应所述信号输入端的信号将所述第二电源端的信号传输到所述下拉节点，以及用于响应所述第二时钟信号端的信号将所述第一电源端的信号传输到所述下拉节点；输出电路连接所述上拉节点、第一电源端、输出端，用于响应所述上拉节点的信号将所述第一电源端的信号传输到所述输出端；下拉电路连接所述下拉节点、第二电源端、上拉节点、输出端，用于响应所述下拉节点的信号将所述第二电源端的信号传输到所述上拉节点、输出端。
本公开一种示例性实施例中，所述移位寄存器单元还包括复位电路，复位电路连接所述第一电源端、下拉节点、复位信号端，用于响应所述复位信号端的信号将所述第一电源端的信号传输到所述下拉节点。
本公开一种示例性实施例中，所述输入电路包括第一开关晶体管，第一开关晶体管的第一端连接信号输入端，第二端连接所述第一节点，控制端连接所述第二时钟信号端。
本公开一种示例性实施例中，所述充电电路包括第二开关晶体管、第三开关晶体管、第一电容，第二开关晶体管的第一端连接所述第一时钟信号端，第二端连接第二节点，控制端连接所述第一节点；第三开关晶体管的第一端连接所述第二节点，第二端连接所述上拉节点，控制端连接所述第一时钟信号端；第一电容连接于所述第一节点和第二节点之间。
本公开一种示例性实施例中，所述反相器电路包括：第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管，第四开关晶体管的第一端连接所述第二时钟信号端，控制端连接所述第一电源端；第五开关晶体管的第一端连接所述第一电源端，第二端连接所述下拉节点，控制端连接所述第四开关晶体管的第二端；第六开关晶体管的第一端连接所述第四开关晶体管的第二端，第二端连接所述第二电源端，控制端连接所述信号输入端；第七开关晶体管的第一端连接所述下拉节点，第二端连接所述第二电源端，控制端连接所述信号输入端。
本公开一种示例性实施例中，所述输出电路包括：第八开关晶体管、第二电容，第八开关晶体管的第一端连接所述第一电源端，第二端连接所述输出端，控制端连接所述上拉节点；第二电容连接于所述第一电源端和所述上拉节点之间。
本公开一种示例性实施例中，所述下拉电路包括：第九开关晶体管、第十开关晶体管、第三电容，第九开关晶体管的第一端连接所述上拉节点，第二端连接所述第二电源端，控制端连接所述下拉节点；第十开关晶体管的第一端连接所述第二电源端，第二端连接所述输出端，控制端连接所述下拉节点；第三电容连接于所述下拉节点和所述第二电源端之间。
本公开一种示例性实施例中，所述复位电路包括第十一开关晶体管，第十一开关晶体管的第一端连接所述第一电源端，第二端连接所述下拉节点，控制端连接所述复位信号端。
根据本发明的一个方面，提供一种移位寄存器单元驱动方法，用于驱动上述的移位寄存器单元，所述驱动方法按照时序依次包括：第一下拉阶段、第一移位阶段、充电阶段、输出阶段、第二移位阶段、第二下拉阶段；
其中，在第一下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向所述第二时钟信号端输入导通信号；
在第一移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；
在充电阶段，向第一时钟信号端输入关断信号，向信号输入端、第二时钟信号端输入导通信号；
在输出阶段，向第二时钟信号端输入关断信号，向信号输入端、第一时钟信号端输入导通信号；
在保持阶段，向第一时钟信号端输入关断信号，向第二时钟信号端、信号输入端输入导通信号；
在第二移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；
在第二下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向第二时钟信号端输入导通信号。
本公开一种示例性实施例中，所述驱动方法包括多个所述充电阶段和多个所述输出阶段；多个所述充电阶段和多个所述输出阶段按照时序位于所述在第一移位阶段和所述保持阶段之间，且所述充电阶段和所述输出阶段按照时序依次间隔分布。
根据本发明的一个方面，提供一种栅极驱动电路，其包括：多个上述的移位寄存器单元、第一时钟信号线、第二时钟信号线，所述移位寄存器单元级联设置；第一时钟信号线连接奇数级移位寄存器单元中的第一时钟信号端，以及偶数级移位寄存器单元的第二时钟信号端；第二时钟信号线连接奇数级移位寄存器单元中的第二时钟信号端，以及偶数级移位寄存器单元的第一时钟信号端。
根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的栅极驱动电路。
本公开提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板，该移位寄存器单元包括：输入电路、充电电路、反相器电路、输出电路、下拉电路。输入电路连接第二时钟信号端、信号输入端、第一节点，用于响应所述第二时钟信号端的信号将所述信号输入端的信号传输到所述第一节点；充电电路连接所述第一节点、第一时钟信号端、上拉节点，用于响应所述第一节点、第一时钟信号端的信号将所述第一时钟信号端的信号传输到所述上拉节点；反相器电路连接所述信号输入端、第二时钟信号端、第一电源端、第二电源端、下拉节点，用于响应所述信号输入端的信号将所述第二电源端的信号传输到所述下拉节点，以及用于响应所述第二时钟信号端的信号将所述第一电源端的信号传输到所述下拉节点；输出电路连接所述上拉节点、第一电源端、输出端，用于响应所述上拉节点的信号将所述第一电源端的信号传输到所述输出端；下拉电路连接所述下拉节点、第二电源端、上拉节点、输出端，用于响应所述下拉节点的信号将所述第二电源端的信号传输到所述上拉节点、输出端。一方面，该移位寄存器单元能够通过调节输入端有效信号的时长调节输出端有效信号的时长；另一方面，该移位寄存器单元结构简单。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种像素驱动电路的结构示意图；
图2为图1中像素驱动电路一种驱动方法中各节点的时序图；
图3为本公开移位寄存器单元一种示例性实施例的结构示意图；
图4为图3中移位寄存器单元一种示例性驱动方法中各节点的时序图；
图5为本公开移位寄存器单元在第一下拉阶段的状态结构示意图；
图6为本公开移位寄存器单元在第一移位阶段的状态结构示意图；
图7为本公开移位寄存器单元在充电阶段的状态结构示意图；
图8为本公开移位寄存器单元在输出阶段的状态结构示意图；
图9为本公开移位寄存器单元在保持阶段的状态结构示意图；
图10为本公开移位寄存器单元在第二移位阶段的状态结构示意图；
图11为本公开移位寄存器单元在第二下拉阶段的状态结构示意图；
图12为图3中移位寄存器单元另一种示例性驱动方法中各节点的时序图；
图13为本公开栅极驱动电路一种示例性实施例的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
在显示技术领域中，栅极驱动电路通常用于向像素驱动电路提供栅极驱动信号，该栅极驱动信号能够控制像素驱动电路中开关晶体管的断通。在一些特殊情况下，栅极驱动电路需要根据实际需要调节其输出栅极驱动信号的有效时长。例如，如图1所示，为相关技术中一种像素驱动电路的结构示意图。该像素驱动电路包括第一开关晶体管T1、第二开关晶体管T2、第三开关晶体管T3、驱动晶体管DT、电容C以及发光单元OLED。其中，第一开关晶体管T1的第一端连接数据信号端Data，第二端连接第一节点N1，控制端连接第一控制端G1，第二开关晶体管T2第一端连接第二信号端VIN2，第二端连接第一节点N1，控制端连接第二控制端G2，第三开关晶体管T3第一端连接第二节点，第二端连接第一信号端VIN1，控制端连接第三控制端G3，电容连接于第一节点N1和第二节点N2之间，驱动晶体管DT第一端连接第一电源端VDD，第二端连接第二节点N2，控制端连接第一节点N1，发光单元OLED连接于第二节点N2和第二电源端VSS之间。如图2所示，为图1中像素驱动电路一种驱动方法中各节点的时序图。该像素驱动电路的驱动方法包括三个阶段：复位阶段T1、阈值写入阶段T2、发光阶段T3。在复位阶段T1，第三控制端G3输出高电平信号导通第三开关晶体管T3，第一信号端VIN1向第二节点N2输入复位信号；在阈值写入阶段T2，第二控制端G2输出高电平信号以导通第二开关晶体管T2，第二信号端VIN2向第一节点N1写入参考电压信号，此时驱动晶体管DT导通，第一电源端VDD向第二节点N2充电，第二节点N2电压逐渐升高直到Vref-V2＝Vth，其中，Vref为参考电压信号的电压，V2为第二节点的电压，Vth为驱动晶体管DT的阈值电压；在发光阶段，第一控制端G1输入高电平信号以导通第一开关晶体管T1，数据信号端Data向第一节点写入数据信号，此时，驱动晶体管DT输出的驱动电流I＝(μWCox/2L)(Vgs-Vth)2，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。驱动晶体管DT输出的驱动电流I＝(μWCox/2L)(Vdata-Vref+Vth-Vth)2，从而该像素驱动电路能够消除由于显示面板中不同像素驱动电路中驱动晶体管阈值电压不同造成的显示不均匀。其中，在阈值写入阶段T2，需要将驱动晶体管的阈值电压充分写入到第二节点，因此，阈值写入阶段T2的时长与驱动晶体管的阈值电压相关。当显示面板长时间使用时，像素驱动电路中的驱动晶体管阈值发生漂移，因此，阈值写入阶段T2应当进行相应的调整。该像素驱动电路通常通过栅极驱动电路向第二控制端G2提供驱动信号，该栅极驱动电路需要根据实际需要调节其输出栅极驱动信号的有效时长。
基于此，本示例性实施例提供一种移位寄存器单元，如图3所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。该移位寄存器单元包括：输入电路1、充电电路2、反相器电路3、输出电路4、下拉电路5。输入电路1连接第二时钟信号端CLK2、信号输入端INPUT、第一节点N1，用于响应所述第二时钟信号端CLK2的信号将所述信号输入端INPUT的信号传输到所述第一节点N1；充电电路2连接所述第一节点N1、第一时钟信号端CLK1、上拉节点PU，用于响应所述第一节点N1、第一时钟信号端CLK1的信号将所述第一时钟信号端CLK1的信号传输到所述上拉节点PU；反相器电路3连接所述信号输入端INPUT、第二时钟信号端CLK2、第一电源端VDD、第二电源端VSS、下拉节点PD，用于响应所述信号输入端INPUT的信号将所述第二电源端VSS的信号传输到所述下拉节点PD，以及用于响应所述第二时钟信号端CLK2的信号将所述第一电源端VDD的信号传输到所述下拉节点PD；输出电路4连接所述上拉节点PU、第一电源端VDD、输出端OUT，用于响应所述上拉节点PU的信号将所述第一电源端VDD的信号传输到所述输出端OUT；下拉电路5连接所述下拉节点PD、第二电源端VSS、上拉节点PU、输出端OUT，用于响应所述下拉节点PD的信号将所述第二电源端VSS的信号传输到所述上拉节点PU、输出端OUT。
本示例性实施例中，所述移位寄存器单元还可以包括复位电路6，复位电路6连接所述第一电源端VDD、下拉节点PD、复位信号端Re，用于响应所述复位信号端Re的信号将所述第一电源端VDD的信号传输到所述下拉节点PD。
本示例性实施例中，如图3所示，所述输入电路1可以包括第一开关晶体管T1，第一开关晶体管T1的第一端连接信号输入端INPUT，第二端连接所述第一节点N1，控制端连接所述第二时钟信号端CLK2。所述充电电路2可以包括第二开关晶体管T2、第三开关晶体管T3、第一电容C1，第二开关晶体管T2的第一端连接所述第一时钟信号端CLK1，第二端连接第二节点N2，控制端连接所述第一节点N1；第三开关晶体管T3的第一端连接所述第二节点N2，第二端连接所述上拉节点PU，控制端连接所述第一时钟信号端CLK1；第一电容C1连接于所述第一节点N1和第二节点N2之间。所述反相器电路3可以包括：第四开关晶体管T4、第五开关晶体管T5、第六开关晶体管T6、第七开关晶体管T7，第四开关晶体管T4的第一端连接所述第二时钟信号端CLK2，控制端连接所述第一电源端VDD；第五开关晶体管T5的第一端连接所述第一电源端VDD，第二端连接所述下拉节点PD，控制端连接所述第四开关晶体管的第二端；第六开关晶体管T6的第一端连接所述第四开关晶体管的第二端，第二端连接所述第二电源端VSS，控制端连接所述信号输入端INPUT；第七开关晶体管T7的第一端连接所述下拉节点PD，第二端连接所述第二电源端VSS，控制端连接所述信号输入端INPUT。所述输出电路4可以包括：第八开关晶体管T8、第二电容C2，第八开关晶体管T8的第一端连接所述第一电源端VDD，第二端连接所述输出端OUT，控制端连接所述上拉节点PU；第二电容C2连接于所述第一电源端VDD和所述上拉节点PU之间。所述下拉电路5可以包括：第九开关晶体管T9、第十开关晶体管T10、第三电容C3，第九开关晶体管T9的第一端连接所述上拉节点PU，第二端连接所述第二电源端VSS，控制端连接所述下拉节点PD；第十开关晶体管T10的第一端连接所述第二电源端VSS，第二端连接所述输出端OUT，控制端连接所述下拉节点PD；第三电容连接于所述下拉节点PD和所述第二电源端VSS之间。所述复位电路6可以包括第十一开关晶体管T11，第十一开关晶体管T11的第一端连接所述第一电源端VDD，第二端连接所述下拉节点PD，控制端连接所述复位信号端Re。
应该理解的是，在其他示例性实施例中，输入电路1、充电电路2、反相器电路3、输出电路4、下拉电路5、复位电路6还可以有更多的结构可供选择，这些都属于本公开的保护范围。
本示例性实施例中，如图3所示，第一开关晶体管T1到第十一开关晶体管T11、驱动晶体管DT可以为N型晶体管。如图4所示，为图3中移位寄存器单元一种示例性驱动方法中各节点的时序图。第一电源端VDD可以持续为高电平，第二电源端VSS可以持续为低电平。该移位寄存器单元驱动方法按照时序可以依次包括：第一下拉阶段T1、第一移位阶段T2、充电阶段T3、输出阶段T4、保持阶段T5、第二移位阶段T6、第二下拉阶段T7。
其中，如图5所示，为本公开移位寄存器单元在第一下拉阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在第一下拉阶段T1，向信号输入端INPUT、第一时钟信号端CLK1、复位信号端Re输入关断信号(即低电平信号)，向所述第二时钟信号端CLK2输入导通信号(即高电平信号)。此时，第四开关晶体管T4在第一电源端VDD作用下导通，第二时钟信号端CLK2的高电平信号通过第四开关晶体管T4传输到第五开关晶体管T5的控制端，从而导通第五开关晶体管T5，第一电源端VDD的高电平信号通过第五开关晶体管T5传输到下拉节点PD，第十开关晶体管T10在下拉节点作用下导通，第二电源VSS的低电平信号通过第十开关晶体管T10传输到输出端OUT，此时，输出端OUT输出低电平信号，同时第一开关晶体管T1导通，信号输入端的低电平信号通过第一开关晶体管T1传输到第一节点N1，第九开关晶体管T9导通，第二电源端VSS的低电平信号通过第九开关晶体管T9传输到上拉节点PU。
如图6所示，为本公开移位寄存器单元在第一移位阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在第一移位阶段T2，向信号输入端INPUT、第二时钟信号端CLK2、复位信号端Re，输入关断信号向第一时钟信号端CLK1输入导通信号。下拉节点PD在第三电容C3的作用下持续为高电平信号，第九开关晶体管T9、第十开关晶体管T10导通，第二电源端VSS的低电平信号传输到输出端OUT，输出端OUT输出低电平信号，同时，第二电源端VSS的低电平信号通过第九开关晶体管T9传输到上拉节点PU，第一节点N1在第一电容C1作用下持续为低电平。
如图7所示，为本公开移位寄存器单元在充电阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在充电阶段T3，向第一时钟信号端CLK1、复位信号端Re输入关断信号，向信号输入端INPUT、第二时钟信号端CLK2输入导通信号。第七开关晶体管T7导通，第二电源端VSS的低电平信号通过第七开关晶体管T7传输到下拉节点，第九开关晶体管T9、第十开关晶体管T10在下拉节点作用下关断，输出端OUT保持上一阶段的低电平。同时，第一开关晶体管T1导通，信号输入端INPUT的高电平通过第一开关晶体管T1传输到第一节点N1，第二开关晶体管T2导通，第一时钟信号端CLK1的低电平信号通过第二开关晶体管T2传输到第二节点N2。
如图8所示，为本公开移位寄存器单元在输出阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在输出阶段T4，向第二时钟信号端CLK2、复位信号端Re输入关断信号，向信号输入端INPUT、第一时钟信号端CLK1输入导通信号。第七开关晶体管T7导通，第二电源端VSS的低电平通过第七开关晶体管T7写入下拉节点PD，第九开关晶体管T9、第十开关晶体管T10关断。第一开关晶体管T1关断，第一节点N1在第一电容C1作用下持续为高电平信号，第二开关晶体管T2导通，第一时钟信号端CLK1的高电平信号通过第二开关晶体管T2传输到第二节点N2，第三开关晶体管T3导通，第二节点N2的高电平信号通过第三开关晶体管T3传输到上拉节点PU，第八开关晶体管T8在上拉节点PU作用下导通，第一电源端VDD的高电平信号通过第八开关晶体管T8传输到输出端OUT。
如图9所示，为本公开移位寄存器单元在保持阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在保持阶段T5，向第一时钟信号端CLK1、复位信号端Re输入关断信号，向第二时钟信号端CLK2、信号输入端INPUT输入导通信号。第七开关晶体管T7导通，第二电源端VSS的低电平通过第七开关晶体管T7写入下拉节点PD，第九开关晶体管T9、第十开关晶体管T10关断。第一开关晶体管T1导通，信号输入端INPUT的高电平通过第一开关晶体管T1写入第一节点N1，第二开关晶体管T2导通，第一时钟信号端CLK1的低电平信号通过第二开关晶体管T2第二节点N2。第三开关晶体管T3关断，上拉节点PU在第二电容C2作用下维持高电平，第八开关晶体管T8导通，第一电源端VDD通过第八开关晶体管T8向输出端OUT输出高电平。
如图10所示，为本公开移位寄存器单元在第二移位阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在第二移位阶段T6，向信号输入端INPUT、第二时钟信号端CLK2、复位信号端Re输入关断信号，向第一时钟信号端CLK1输入导通信号。第七开关晶体管T7、第五开关晶体管T5关断，下拉节点PD在第三电容C3作用下维持低电平，第九开关晶体管T9、第十开关晶体管T10关断。第一开关晶体管T1关断，第一节点N1在第一电容C1作用下维持高电平。第二开关晶体管T2导通，第一时钟信号端CLK1的高电平通过第二开关晶体管T2传输到第二节点N2，第三开关晶体管T3导通，第二节点N2的高电平传输到上拉节点PU，第八开关晶体管T8导通，第一电源端VDD的高电平通过第八开关晶体管T8传输到输出端OUT。
如图11所示，为本公开移位寄存器单元在第二下拉阶段的状态结构示意图。其中，打叉号的开关晶体管表示其处于关断状态，未打叉号的开关晶体管表示其处于导通状态。在第二下拉阶段T7，向信号输入端INPUT、第一时钟信号端CLK1、复位信号端Re输入关断信号，向第二时钟信号端CLK2输入导通信号。第五开关晶体管T5在第二时钟信号端CLK2高电平作用下导通，第一电源端VDD向下拉节点PD输入高电平信号，第九开关晶体管T9、第十开关晶体管T10导通，第二电源端VSS的低电平端信号通过第十开关晶体管T10传输到输出端OUT，第二电源端VSS的低电平信号通过第九开关晶体管T9传输到上拉节点PU，从而关断第八开关晶体管T8。第一开关晶体管T1导通，信号输入端INPUT的低电平信号传输到第一节点N1，第二节点N2电压在第一电容C1自举作用下与第一节点同时下降。
此外，复位信号端用于显示面板在一帧结束或开始时输入高电平信号以导通第十一开关晶体管T11，以使输出端OUT复位为低电平。
本示例性实施例中，所述驱动方法可以包括多个所述充电阶段和多个所述输出阶段；多个所述充电阶段和多个所述输出阶段按照时序位于所述在第一移位阶段和所述保持阶段之间，且所述充电阶段和所述输出阶段按照时序依次间隔分布。通过设置充电阶段和和输出阶段的个数可以调剂输出端输出高电平的时长。例如，如图12所示，为图3中移位寄存器单元另一种示例性驱动方法中各节点的时序图。该驱动方法按照时序依次可以包括：第一下拉阶段T1、第一移位阶段T2、第一充电阶段T31、第一输出阶段T41、第二充电阶段T32、第二输出阶段T42、保持阶段T5、第二移位阶段T6、第二下拉阶段T7。该驱动方法通过设置两个充电阶段和两个输出阶段调节输出端的高电平时长。
其中，在第一下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向所述第二时钟信号端输入导通信号；在第一移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；在第一充电阶段，向第一时钟信号端输入关断信号，向信号输入端、第二时钟信号端输入导通信号；在第一输出阶段，向第二时钟信号端输入关断信号，向信号输入端、第一时钟信号端输入导通信号；在第二充电阶段，向第一时钟信号端输入关断信号，向信号输入端、第二时钟信号端输入导通信号；在第二输出阶段，向第二时钟信号端输入关断信号，向信号输入端、第一时钟信号端输入导通信号；在保持阶段，向第一时钟信号端输入关断信号，向第二时钟信号端、信号输入端输入导通信号；在第二移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；在第二下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向第二时钟信号端输入导通信号。如图12所示，相对比于图4，输出端高电平时段从T4、T5、T6增加到T41、T32、T42、T5、T6。
应该理解的是，在其他示例性实施例中，第一到第十一开关晶体管、驱动晶体管还可以为P型晶体管，相应的，导通信号即为低电平信号，关断信号即为高电平信号。
本公开提供的移位寄存器单元，一方面，能够通过调节输入端有效信号的时长调节输出端有效信号的时长；另一方面，该移位寄存器单元结构简单。
本示例性实施例还提供一种栅极驱动电路，如图13所示，为本公开栅极驱动电路一种示例性实施例的结构示意图。其包括：多个上述的移位寄存器单元GOA、第一时钟信号线CK1、第二时钟信号线CK2，所述移位寄存器单元级联设置，上一级移位寄存器单元的输出端OUT连接下一级移位寄存器单元的信号输入端INPUT；第一时钟信号线CK1连接奇数级移位寄存器单元中的第一时钟信号端CLK1，以及偶数级移位寄存器单元的第二时钟信号端CLK2；第二时钟信号线CK2连接奇数级移位寄存器单元中的第二时钟信号端CLK2，以及偶数级移位寄存器单元的第一时钟信号端CLK1。结合图4、图13可以看出，本级移位寄存器单元的输出阶段即是下一级移位寄存器单元的充电阶段。然而，第一时钟信号端在移位寄存器单元的充电阶段和输出阶段中电平逻辑相反，第二时钟信号端在移位寄存器单元的充电阶段和输出阶段中电平逻辑相反。为使本级移位寄存器单元的输出阶段可以同时作为下一级移位寄存器单元的充电阶段，同时鉴于第一时钟信号端和第二时钟信号端的信号正好反相，将栅极驱动电路如上述设置，可以使得在本级移位寄存器单元的输出阶段，即下一级移位寄存器单元的充电阶段，下一级移位寄存器单元的第一时钟信号端和第二时钟信号端的时序能够如图4中充电阶段T3所示。
本示例性实施例中，如图13所示，该栅极驱动电路仅示出了4个级联的移位寄存器单元，应该理解的是，该栅极驱动电路还可以包括其他数量的移位寄存器单元。
本示例性实施例中，该栅极驱动电路还可以包括复位信号线Reset，复位信号线Reset用于连接各个移位寄存器单元的复位信号端Re，复位信号线Reset用于向移位寄存器单元的复位信号端Re提供复位信号。
本示例性实施例还提供一种显示面板，该显示面板包括上述的栅极驱动电路。该显示面板能够应用于电视、手机、平板电脑等显示装置。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。
Claims (12)
1.一种移位寄存器单元，其特征在于，包括：
输入电路，连接第二时钟信号端、信号输入端、第一节点，用于响应所述第二时钟信号端的信号将所述信号输入端的信号传输到所述第一节点；
充电电路，连接所述第一节点、第一时钟信号端、上拉节点，用于响应所述第一节点、第一时钟信号端的信号将所述第一时钟信号端的信号传输到所述上拉节点；
反相器电路，连接所述信号输入端、第二时钟信号端、第一电源端、第二电源端、下拉节点，用于响应所述信号输入端的信号将所述第二电源端的信号传输到所述下拉节点，以及用于响应所述第二时钟信号端的信号将所述第一电源端的信号传输到所述下拉节点；
输出电路，连接所述上拉节点、第一电源端、输出端，用于响应所述上拉节点的信号将所述第一电源端的信号传输到所述输出端；
下拉电路，连接所述下拉节点、第二电源端、上拉节点、输出端，用于响应所述下拉节点的信号将所述第二电源端的信号传输到所述上拉节点、输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：
复位电路，连接所述第一电源端、下拉节点、复位信号端，用于响应所述复位信号端的信号将所述第一电源端的信号传输到所述下拉节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括：
第一开关晶体管，第一端连接信号输入端，第二端连接所述第一节点，控制端连接所述第二时钟信号端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述充电电路包括：
第二开关晶体管，第一端连接所述第一时钟信号端，第二端连接第二节点，控制端连接所述第一节点；
第三开关晶体管，第一端连接所述第二节点，第二端连接所述上拉节点，控制端连接所述第一时钟信号端；
第一电容，连接于所述第一节点和第二节点之间。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述反相器电路包括：
第四开关晶体管，第一端连接所述第二时钟信号端，控制端连接所述第一电源端；
第五开关晶体管，第一端连接所述第一电源端，第二端连接所述下拉节点，控制端连接所述第四开关晶体管的第二端；
第六开关晶体管，第一端连接所述第四开关晶体管的第二端，第二端连接所述第二电源端，控制端连接所述信号输入端；
第七开关晶体管，第一端连接所述下拉节点，第二端连接所述第二电源端，控制端连接所述信号输入端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括：
第八开关晶体管，第一端连接所述第一电源端，第二端连接所述输出端，控制端连接所述上拉节点；
第二电容，连接于所述第一电源端和所述上拉节点之间。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉电路包括：
第九开关晶体管，第一端连接所述上拉节点，第二端连接所述第二电源端，控制端连接所述下拉节点；
第十开关晶体管，第一端连接所述第二电源端，第二端连接所述输出端，控制端连接所述下拉节点；
第三电容，连接于所述下拉节点和所述第二电源端之间。
8.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位电路包括：
第十一开关晶体管，第一端连接所述第一电源端，第二端连接所述下拉节点，控制端连接所述复位信号端。
9.一种移位寄存器单元驱动方法，用于驱动权利要求1-8任一项所述的移位寄存器单元，其特征在于，所述驱动方法按照时序依次包括：第一下拉阶段、第一移位阶段、充电阶段、输出阶段、保持阶段、第二移位阶段、第二下拉阶段；
其中，在第一下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向所述第二时钟信号端输入导通信号；
在第一移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；
在充电阶段，向第一时钟信号端输入关断信号，向信号输入端、第二时钟信号端输入导通信号；
在输出阶段，向第二时钟信号端输入关断信号，向信号输入端、第一时钟信号端输入导通信号；
在保持阶段，向第一时钟信号端输入关断信号，向第二时钟信号端、信号输入端输入导通信号；
在第二移位阶段，向信号输入端、第二时钟信号端输入关断信号，向第一时钟信号端输入导通信号；
在第二下拉阶段，向信号输入端、第一时钟信号端输入关断信号，向第二时钟信号端输入导通信号。
10.根据权利要求9所述的移位寄存器单元驱动方法，其特征在于，所述驱动方法包括多个所述充电阶段和多个所述输出阶段；
多个所述充电阶段和多个所述输出阶段按照时序位于所述在第一移位阶段和所述保持阶段之间，且所述充电阶段和所述输出阶段按照时序依次间隔分布。
11.一种栅极驱动电路，其特征在于，包括：
多个权利要求1-8任一项所述的移位寄存器单元，所述移位寄存器单元级联设置，上一级移位寄存器单元的输出端连接下一级移位寄存器单元的信号输入端；
第一时钟信号线，连接奇数级移位寄存器单元中的第一时钟信号端，以及偶数级移位寄存器单元的第二时钟信号端；
第二时钟信号线，连接奇数级移位寄存器单元中的第二时钟信号端，以及偶数级移位寄存器单元的第一时钟信号端。
12.一种显示面板，其特征在于，包括权利要求11所述的栅极驱动电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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