CN110648638B - 栅极驱动电路、像素电路、显示面板和显示设备 - Google Patents

栅极驱动电路、像素电路、显示面板和显示设备 Download PDF

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Abstract

本发明公开了一种栅极驱动电路、像素电路、显示面板和显示设备，其中，栅极驱动电路包括：下拉维持模块包括：第一晶体管，控制极用于输入第一时钟信号或下下级栅极驱动电路输出的驱动信号；第一电容；第二晶体管，控制极用于输入上一级栅极驱动电路输出的驱动信号；下拉模块，包括：第三晶体管，控制极与第一电容的第一端连接，第一极与输出模块连接；第四晶体管，控制极与第一电容的第一端连接，第一极与输出模块连接。该电路利用下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。

Description

栅极驱动电路、像素电路、显示面板和显示设备
技术领域
本发明涉及显示器技术领域，特别涉及一种栅极驱动电路、一种像素电路、一种显示面板和一种显示设备。
背景技术
液晶显示器一般由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极驱动信号，逐行扫描访问各像素。
相关技术中，栅极驱动电路需要通过反相器控制下拉节点PD点的电位，因此，需要利用大量TFT(Thin Film Transistor，薄膜晶体管)形成反向器，不利于氧化物背板的窄边框、高PPI(Pixels Per Inch，每英寸所拥有的像素数量)显示。同时反相器的工作受TFT的开启电压Vth的影响，而TFT，尤其是氧化物工艺的TFT容易发生负漂，即零点漂移，导致电路的工作范围较小，信赖度较低。
发明内容
本发明旨在至少在一定程度上解决上述技术中的技术问题之一。为此，本发明的目的在于提出一种栅极驱动电路，该电路利用下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
本发明的第二个目的在于提出一种像素电路。
本发明的第三个目的在于提出一种显示面板。
本发明的第四个目的在于提出一种显示设备。
为达到上述目的，本发明的第一方面实施例提出了一种栅极驱动电路，包括：下拉维持模块，包括：第一晶体管，所述第一晶体管的控制极用于输入第一时钟信号或下下级栅极驱动电路输出的驱动信号，所述第一晶体管的第一极用于输入第一直流电源信号；第一电容，所述第一电容的第一端与所述第一晶体管的第二极连接，所述第一电容的第二端接地；第二晶体管，所述第二晶体管的控制极用于输入上一级栅极驱动电路输出的驱动信号，所述第二晶体管的第一极与所述第一电容的第一端连接，所述第二晶体管的第二极接地；下拉模块，包括：第三晶体管，所述第三晶体管的控制极与所述第一电容的第一端连接，所述第三晶体管的第一极与输出模块连接，所述第三晶体管的第二极接地；第四晶体管，所述第四晶体管的控制极与所述第一电容的第一端连接，所述第四晶体管的第一极与所述输出模块连接，所述第四晶体管的第二极接地。
根据本发明实施例的栅极驱动电路，利用下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
另外，根据本发明上述实施例提出的栅极驱动电路还可以具有如下附加的技术特征：
根据本发明的一个实施例，栅极驱动电路还包括：置位模块，用于输入上一级栅极驱动电路输出的驱动信号；所述输出模块，所述输出模块与所述置位模块连接，所述输出模块用于输出驱动信号；复位模块，所述复位模块与所述输出模块连接，所述复位模块用于输入下下级栅极驱动电路输出的驱动信号。
根据本发明的一个实施例，所述下拉维持模块还包括：第五晶体管，所述第二晶体管的第二极通过所述第五晶体管接地，所述第五晶体管的控制极与所述第二晶体管的控制极连接，所述第五晶体管的第一极与所述第二晶体管的第二极连接，所述第五晶体管的第二极接地。
根据本发明的一个实施例，所述下拉模块还包括：第六晶体管，所述第三晶体管的第一极通过所述第六晶体管与所述输出模块连接，所述第六晶体管控制极与所述第三晶体管的控制极连接，所述第六晶体管的第一极与所述第三晶体管的第一极连接，所述第六晶体管的第二极与所述输出模块连接。
根据本发明的一个实施例，上述的栅极驱动电路还包括：反馈模块，所述反馈模块包括：第七晶体管，所述第七晶体管的控制极与所述输出模块连接，所述第七晶体管的第一极用于输入所述第一直流电源信号，所述第七晶体管的第二极与所述第三晶体管的第一极连接。
根据本发明的一个实施例，所述复位模块包括：第八晶体管，所述第八晶体管的控制极用于输入下下级栅极驱动电路输出的驱动信号，所述第八晶体管的第一极与所述第七晶体管的控制极连接，所述第八晶体管的第二极与所述第七晶体管的第二极连接，所述第八晶体管的第二极接地。
根据本发明的一个实施例，所述复位模块还包括：第九晶体管，所述第八晶体管的第二极通过所述第九晶体管接地，所述第九晶体管的控制极与所述第八晶体管的控制极连接，所述第九晶体管的第一极与所述第八晶体管的第二极连接，所述第九晶体管的第二极接地。
根据本发明的一个实施例，所述输出模块包括：第十晶体管，所述第十晶体管的控制极分别与所述第七晶体管的控制极和所述第六晶体管的第二极连接，所述第十晶体管的第一极用于输入第二时钟信号，所述第十晶体管的第二极与所述第四晶体管的第一极连接，所述第十晶体管的第二极用于输出驱动信号；第二电容，所述第二电容的第一端与所述第十晶体管的控制极连接，所述第二电容的第二端与所述第十晶体管的第二极连接。
根据本发明的一个实施例，所述置位模块包括：第十一晶体管，所述第十一晶体管的控制极用于输入上一级栅极驱动电路输出的驱动信号，所述第十一晶体管的第一极用于输入所述第一直流电源信号，所述第十一晶体管的第二极与所述第十晶体管的控制极连接。
为达到上述目的，本发明第二方面的实施例提出了一种像素电路，包括：级联的多个本发明第一方面实施例所述的栅极驱动电路。
根据本发明实施例的像素电路，通过上述的栅极驱动电路的下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
为达到上述目的，本发明第三方面的实施例提出了一种显示面板，其包括本发明第二方面实施例所述的像素电路。
根据本发明实施例的显示面板，通过上述的像素电路，可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且受晶体管负漂的影响较小，工作范围变大。
为达到上述目的，本发明第四方面提出了一种显示设备，包括本发明第三方面实施例所述的显示面板。
本发明实施例的显示设备，通过上述的显示面板，可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且受晶体管负漂的影响较小，工作范围变大。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中，
图1是根据本发明一个实施例的栅极驱动电路的结构示意图；
图2是图1所示的栅极驱动电路的时序图；
图3是根据本发明另一实施例的栅极驱动电路的结构示意图
图4是图3所示的栅极驱动电路的时序图；
图5是图1所示的栅极驱动电路的级联示意图；
图6是图3所示的栅极驱动电路的级联示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图来描述本发明实施例提出的栅极驱动电路、像素电路、显示面板和显示设备。
图1是根据本发明一个实施例的栅极驱动电路的结构示意图。图3是根据本发明另一实施例的栅极驱动电路的结构示意图。如图1和图3所示，该栅极驱动电路包括：下拉维持模块1和下拉模块2。
其中，下拉维持模块1包括：第一晶体管T1、第一电容C1和第二晶体管T2。下拉模块2包括：第三晶体管T3和第四晶体管T4。
第一晶体管T1的控制极用于输入第一时钟信号CLKc3(图3)或下下级(若当前为第N级，下下级则为第N+2级)栅极驱动电路输出的驱动信号CR(图1)，第一晶体管T1的第一极用于输入第一直流电源信号VDD。第一电容C1的第一端与第一晶体管T1的第二极连接，第一电容C1的第二端接地LVGL。第二晶体管T2的控制极用于输入上一级栅极驱动电路输出的驱动信号CR，第二晶体管T2的第一极与第一电容C1的第一端连接，第二晶体管T2的第二极接地LVGL。
第三晶体管T3的控制极与第一电容C1的第一端连接，第三晶体管T3的第一极与输出模块3连接，第三晶体管T3的第二极接地LVGL。第四晶体管T4的控制极与第一电容C1的第一端连接，第四晶体管T4的第一极与输出模块3连接，第四晶体管T4的第二极接地。
具体地，如图1所示，每个栅极驱动电路具有输入信号端(STU)、复位信号输入端(STD)、电源信号端(VDD)、第二时钟信号端(CLKc1)和输出端(CR)，其中，N-1级栅极驱动电路的输出的驱动信号CR作为N级栅极驱动电路的输入信号，输入输入信号端STU。N+2级栅极驱动电路的输出的驱动信号CR作为N级栅极驱动电路的复位信号输入复位信号输入端STD，N为正整数。
当T1导通时，VDD对C1进行充电，第一电容C1可以对下拉节点PD的电压进行存储，以维持PD点电位，达到降噪的目的。
图3与图1的区别在于，图1中T1的控制极与复位信号输入端STD相连，其驱动信号为下下级栅极驱动电路输出的驱动信号，而图3中T1的驱动信号为第一时钟信号CLKc3，第一时钟信号CLKc3为占空比为1:3的时钟信号，使VDD可以定时对C1进行充电，即使第二晶体管T2发生负漂而导致漏电，对第一电容C1的影响也不大，仍可有效维持PD点电位。发明人经相关实验发现，晶体管的开启电压在-6v～10v内，本发明的栅极驱动电路仍可正常工作，工作范围非常大。
本发明的栅极驱动电路利用下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
根据本发明的一个实施例，如图1和图3所示，上述的栅极驱动电路还可以包括：置位模块4和复位模块5。其中，置位模块4于输入上一级栅极驱动电路输出的驱动信号CR；输出模块3与置位模块4连接，输出模块3用于输出驱动信号CR；复位模块5与输出模块3连接，复位模块5用于输入下下级栅极驱动电路输出的驱动信号CR。
具体地，如图1和图3所示，在STD为高电平时，T1导通(图3中在STD为高电平时，CLKc3也为高电平)，VDD将电压写入PD点，T3和T4导通，下拉模块2将LVGL施加至栅极驱动电路的输出模块3输出的信号CR，同时，在下拉节点PD的电平的控制下将上拉节点PU的电平进行保持在低电平，在下拉节点PD的电平的控制下将输出模块3输出的信号CR保持在低电平，下拉维持模块1将VDD施加至下拉节点PD，完成复位操作。
置位模块4于输入上一级栅极驱动电路输出的驱动信号CR为高电平时，将VDD写入PU点，在上拉节点PU的电平的控制下，输出模块3输出驱动信号CR。
为使电路的工作更加可靠，可采用STT(Series Transistor Transistor，串联的晶体管结构)该结构可以在相互串联的晶体管中的一个晶体管发生异常时，另一个晶体管继续维持电路可以正常工作。
根据本发明的一个实施例，如图3所示，下拉维持模块1还可以包括：第五晶体管T2＇，第二晶体管T2的第二极通过第五晶体管T2＇接地，第五晶体管T2＇的控制极与第二晶体管T2的控制极连接，第五晶体管T2＇的第一极与第二晶体管T2的第二极连接，第五晶体管T2＇的第二极接地。
具体地，STU信号长时间作用T2，可能导致T2负漂，进而导致PD漏电，导致电路工作异常。为此，下拉维持模块1引入STT架构，即使T2发生负漂，T2＇可以保证PD点电位，保证电路正常工作。
根据本发明的一个实施例，如图3所示，下拉模块2还可以包括：第六晶体管T3＇，第三晶体管T3＇的第一极通过第六晶体管T3＇与输出模块3连接，第六晶体管T3＇控制极与第三晶体管T3的控制极连接，第六晶体管T3＇的第一极与第三晶体管T3的第一极连接，第六晶体管T3＇的第二极与输出模块3连接。
具体地，下拉模块2引入STT架构，防止由于T5负漂导致PU点电位写入不足的，提高电路工作的可靠性。
根据本发明的一个实施例，如图3所示，上述的栅极驱动电路还可以包括：反馈模块6，反馈模块6包括：第七晶体管T7。第七晶体管T7的控制极与输出模块3连接，第七晶体管T7的第一极用于输入第一直流电源信号VDD，第七晶体管T7的第二极与第三晶体管T3的第一极连接。
具体地，反馈模块6可以防止在PU点写入高压时，由于复位模块5及T3负漂导致PU点写入不足引起的电路异常。
根据本发明的一个实施例，如图3所示，复位模块4包括：第八晶体管T8。第八晶体管T8的控制极用于输入下下级栅极驱动电路输出的驱动信号，第八晶体管T8的第一极与第七晶体管T7的控制极连接，第八晶体管T8的第二极与第七晶体管T7的第二极连接，第八晶体管T8的第二极接地。
为提高电路的可靠性，复位模块4也可采用STT结构，因此，复位模块4还可以包括：第九晶体管T8＇。第八晶体管T8的第二极通过第九晶体管T8＇接地，第九晶体管T8＇的控制极与第八晶体管T8的控制极连接，第九晶体管T8＇的第一极与第八晶体管T8的第二极连接，第九晶体管T8＇的第二极接地。
复位模块4采用STT结构，可防止由于T8负漂导致PU点电位写入不足引起的电路异常。
根据本发明的一个实施例，如图3所示，输出模块3可以包括：第十晶体管T10和第二电容C2。第十晶体管T10的控制极分别与第七晶体管T7的控制极和第六晶体管T3＇的第二极连接，第十晶体管T10的第一极用于输入第二时钟信号CLKc1，第十晶体管T10的第二极与第四晶体管T4的第一极连接，第十晶体管T10的第二极用于输出驱动信号CR；第二电容C2的第一端与第十晶体管T10的控制极连接，第二电容C2的第二端与第十晶体管T10的第二极连接。
置位模块4可以包括：第十一晶体管T11，第十一晶体管T11的控制极用于输入上一级栅极驱动电路输出的驱动信号CR，第十一晶体管T11的第一极用于输入第一直流电源信号VDD，第十一晶体管T11的第二极与第十晶体管T10的控制极连接。
下面结合具体地实施例来描述图1和图3所示的电路的工作过程。
图2是图1所示的栅极驱动电路的时序图，如图2所示，栅极驱动电路的工作过程可以分为：缓冲阶段T1、上拉阶段T2、下拉阶段T3以及下拉保持阶段T4。
缓冲阶段T1：STU输入高电平信号，PD点直接受到STU高电平信号的作用，通过T2将PD点信号拉低至LVGL，下拉节点PD信号拉低后T3、T4关闭，同时，VDD为PU点充电，PU点充电至高电平，进而PD点电位稳定在低电平。
上拉阶段T2：STU输入低电平信号，CLKc1输入高电平信号，T10将CLKc1输入的高电平信号写入CR，驱动信号CR输出高电平，由于下拉节点PD为低电平，所以C2可以将上拉节点PU的电压进一步拉高，避免CR输出异常。
下拉阶段T3：STD输入高电平信号，T8、T1开启，VDD写入PD，T3、T4开启，将PU拉低至LVGL，CR输出低电平。
下拉保持阶段T4：C1将下拉节点PD保持高电平，在下拉节点的电压的控制下，T3对上拉节点PU的电平进行保持，T4对信号CR进行保持。
图4是图3所示的栅极驱动电路的时序图，如图4所示，栅极驱动电路的工作过程可以分为：缓冲阶段T1、上拉阶段T2、下拉阶段T3以及下拉保持阶段T4。
缓冲阶段T1：STU输入高电平信号，PD点直接受到STU高电平信号的作用，通过T2将PD点信号拉低至LVGL，下拉节点PD信号拉低后T3、T4关闭，同时，VDD为PU点充电，PU点迅速充电至高电平，进而PD点电位稳定在低电平。
上拉阶段T2：STU输入低电平信号，CLKc1输入高电平信号，T10将CLKc1输入的高电平信号写入CR，驱动信号CR输出高电平，由于下拉节点PD为低电平，所以C2可以将上拉节点PU的电压进一步拉高，避免CR输出异常。
下拉阶段T3：STD输入高电平信号，同时，CLKc3输入高电平信号，T8、T1开启，VDD写入PD，T3、T4开启，将PU拉低至LVGL，CR输出低电平。
下拉保持阶段T4：C1将下拉节点PD保持高电平，在下拉节点的电压的控制下，T3对上拉节点PU的电平进行保持，T4对信号CR进行保持。
在本发明中，晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明的实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一极，漏极称为第二极，晶体管的栅极称为控制极。此外，本发明实施例所采用的开关晶体管可以为N型开关晶体管，N型开关晶体管在栅极为高电位时导通，在栅极为低电位时截止。
本发明中的图1与图3主要的区别为：
1、图1中T1的驱动信号为STD，而图3中T1的驱动信号为第一时钟信号CLKc3，第一时钟信号CLKc3为占空比为1:3的时钟信号，使VDD可以定时对C1进行充电，即使第二晶体管T2发生负漂而导致漏电，对第一电容C1的影响也不大，仍可有效维持PD点电位。
2、图3中的复位模块5、下拉保持模块1、下拉模块2采用STT结构，可以防止由于晶体管负漂导致引起的电路异常，提高电路的可靠性。
3、图3中增加反馈模块6，可以防止在PU点写入高压时，由于复位模块5及下拉模块2中的晶体管负漂导致PU点写入不足引起的电路异常，提高电路的可靠性。
综上所述，根据本发明实施例的栅极驱动电路，利用下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
本发明的实施例还提出一种像素电路，包括：级联的多个上述实施例所述的栅极驱动电路。
图5是图1所示的栅极驱动电路的级联示意图；图6是图3所示的栅极驱动电路的级联示意图。其中，CLKc1-CLKc4为占空比为1:3的时钟信号。
需要说明的是，最后一级栅极驱动电路的输出端CR可以空接，对于第一级栅极驱动电路，以STV信号(帧开启信号)为STU，对于最后一级栅极驱动电路，一般会设计一个多余接空的伪栅极驱动电路来对其进行复位。
根据本发明实施例的像素电路，通过上述的栅极驱动电路的下拉维持模块可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，电路的结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且电路受晶体管负漂的影响较小，电路的工作范围变大。
此外，本发明还提出一种显示面板，其包括本发明上述实施例所述的像素电路。
根据本发明实施例的显示面板，通过上述的像素电路，可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且受晶体管负漂的影响较小，工作范围变大。
本发明第四方面还提出了一种显示设备，包括本发明上述实施例所述的显示面板。
本发明实施例的显示设备，通过上述的显示面板，可以有效维持下拉节点PD的电位，达到降噪的目的，且无需增加反相器，结构更为简单，尤其适用于氧化物背板的窄边框、高PPI显示，且受晶体管负漂的影响较小，工作范围变大。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (11)

1.一种栅极驱动电路，其特征在于，包括：
下拉维持模块，包括：
第一晶体管，所述第一晶体管的控制极用于输入第一时钟信号或下下级栅极驱动电路输出的驱动信号，所述第一晶体管的第一极用于输入第一直流电源信号；
第一电容，所述第一电容的第一端与所述第一晶体管的第二极连接，所述第一电容的第二端接地；
第二晶体管，所述第二晶体管的控制极用于输入上一级栅极驱动电路输出的驱动信号，所述第二晶体管的第一极与所述第一电容的第一端连接，所述第二晶体管的第二极接地；
下拉模块，包括：
第三晶体管，所述第三晶体管的控制极与所述第一电容的第一端连接，所述第三晶体管的第一极与输出模块连接，所述第三晶体管的第二极接地；
第四晶体管，所述第四晶体管的控制极与所述第一电容的第一端连接，所述第四晶体管的第一极与所述输出模块连接，所述第四晶体管的第二极接地；
反馈模块，所述反馈模块包括：
第七晶体管，所述第七晶体管的控制极与所述输出模块连接，所述第七晶体管的第一极用于输入所述第一直流电源信号，所述第七晶体管的第二极与所述第三晶体管的第一极连接。
2.根据权利要求1所述的栅极驱动电路，其特征在于，还包括：
置位模块，用于输入上一级栅极驱动电路输出的驱动信号；
所述输出模块，所述输出模块与所述置位模块连接，所述输出模块用于输出驱动信号；
复位模块，所述复位模块与所述输出模块连接，所述复位模块用于输入下下级栅极驱动电路输出的驱动信号。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉维持模块还包括：
第五晶体管，所述第二晶体管的第二极通过所述第五晶体管接地，所述第五晶体管的控制极与所述第二晶体管的控制极连接，所述第五晶体管的第一极与所述第二晶体管的第二极连接，所述第五晶体管的第二极接地。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉模块还包括：
第六晶体管，所述第三晶体管的第一极通过所述第六晶体管与所述输出模块连接，所述第六晶体管控制极与所述第三晶体管的控制极连接，所述第六晶体管的第一极与所述第三晶体管的第一极连接，所述第六晶体管的第二极与所述输出模块连接。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述复位模块包括：
第八晶体管，所述第八晶体管的控制极用于输入下下级栅极驱动电路输出的驱动信号，所述第八晶体管的第一极与所述第七晶体管的控制极连接，所述第八晶体管的第二极与所述第七晶体管的第二极连接，所述第八晶体管的第二极接地。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述复位模块还包括：
第九晶体管，所述第八晶体管的第二极通过所述第九晶体管接地，所述第九晶体管的控制极与所述第八晶体管的控制极连接，所述第九晶体管的第一极与所述第八晶体管的第二极连接，所述第九晶体管的第二极接地。
7.根据权利要求5所述的栅极驱动电路，其特征在于，所述输出模块包括：
第十晶体管，所述第十晶体管的控制极分别与所述第七晶体管的控制极和所述第六晶体管的第二极连接，所述第十晶体管的第一极用于输入第二时钟信号，所述第十晶体管的第二极与所述第四晶体管的第一极连接，所述第十晶体管的第二极用于输出驱动信号；
第二电容，所述第二电容的第一端与所述第十晶体管的控制极连接，所述第二电容的第二端与所述第十晶体管的第二极连接。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述置位模块包括：
第十一晶体管，所述第十一晶体管的控制极用于输入上一级栅极驱动电路输出的驱动信号，所述第十一晶体管的第一极用于输入所述第一直流电源信号，所述第十一晶体管的第二极与所述第十晶体管的控制极连接。
9.一种像素电路，其特征在于，包括：级联的多个如权利要求1-8任一项所述的栅极驱动电路。
10.一种显示面板，其特征在于，包括：如权利要求9所述的像素电路。
11.一种显示设备，其特征在于，包括：壳体和如权利要求10所述的显示面板。
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