CN104599624B - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动技术领域，其可解决现有的栅极驱动电路不能改变栅线导通时间重叠比例的问题。本发明的移位寄存器包括：输入单元，其用于控制第一输入端的信号是否输入充电单元；充电单元，其用于对上拉节点充电；上拉单元用于维持上拉节点的高电平；高电平输出单元，其用于根据上拉节点的电平控制高电平是否输出到输出端；下拉单元，其用于将上拉节点的电平拉低并向输出端输出低电平；低电平输出单元，其用于向输出端输出低电平。本发明的栅极驱动电路由多个上述移位寄存器级联而成。

Description

移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明属于栅极驱动技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
在液晶显示装置、有机发光二极管(OLED)显示装置等的阵列基板中，各条栅线可由栅极驱动电路(GOA)控制。栅极驱动电路包括多个级联的移位寄存器，其中，每级移位寄存器的输出端连接一条栅线，且还连接其下一级移位寄存器，故其可在为栅线提供高电平的导通信号的同时为下一级移位寄存器提供触发信号；这样，通过少数几个控制信号即可实现对多条栅线的驱动。
随着显示面板尺寸、分辨率、刷新率的提高，阵列基板中的栅线越来越长，由电阻导致的信号延迟也越来越大；同时，每条栅线的导通时间(例如为高电平的时间)也越来越短。这导致在一条栅线的导通时间内，其所连接的各像素可能无法被充分充电，并由此引发残影等显示不良。
为解决以上问题，人们提出了使栅线的导通时间重叠的技术，即在一条栅线的保持导通时，就有其他栅线开始导通，从而在对该栅线所连的像素进行充电时，其他栅线所连的像素会先进行“预充电”，这样可达到更好的充电效果。
显然，当显示面板的分辨率、刷新率等不同时，其所需的栅线导通时间的重叠比例也不同(例如两条相邻栅线的导通时间有1/2或2/3重合)。但对于现有的栅极驱动电路，在其电路结构(如级联关系)不变的情况下，无法通过对控制信号的简单调整实现改变栅线导通时间重叠比例的目的，从而限制了其应用效果。
发明内容
本发明针对现有的栅极驱动电路不能改变栅线导通时间重叠比例的问题，提供一种可简单的调整栅线导通时间重叠比例的移位寄存器及其驱动方法、栅极驱动电路。
解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括输入单元、充电单元、上拉单元、高电平输出单元、下拉单元、低电平输出单元、其中，
输入单元连接在第一输入端和充电单元之间，其控制第一输入端的信号是否输入充电单元；
充电单元连接低电平输入端、第二输入端、控制信号输入端、上拉节点，用于对上拉节点充电；
上拉单元连接在第二输入端和上拉节点间，用于维持上拉节点的高电平；
高电平输出单元连接高电平输入端、输出端、上拉节点，用于根据上拉节点的电平控制高电平是否输出到输出端；
下拉单元连接低电平输入端、高电平输入端、控制信号输入端、第一输入端、第二输入端、输出端、上拉节点、低电平输出单元，用于将上拉节点的电平拉低并向输出端输出低电平；
低电平输出单元连接低电平输入端、高电平输入端、第一输入端、第二输入端、输出端、上拉节点、下拉单元，用于向输出端输出低电平。
优选的是，所述输入单元包括：第一晶体管，其栅极和第一极连接第一输入端，第二极连接充电单元。
进一步优选的是，所述充电单元包括第二晶体管、第三晶体管、第四晶体管，其中：
所述第二晶体管的栅极连接第三晶体管的第二极，第一极连接第一晶体管的第二极，第二极连接上拉节点；
所述第三晶体管的栅极连接控制信号输入端，第一极连接第一晶体管的第二极；
所述第四晶体管的栅极连接第二输入端，第一极连接第一晶体管的第二极，第二极连接低电平输入端。
进一步优选的是，所述上拉单元包括：存储电容，其第一极连接第二输入端，第二极连接上拉节点。
进一步优选的是，所述高电平输出单元包括：第十五晶体管，其栅极连接上拉节点，第一极连接高电平输入端，第二极连接输出端。
进一步优选的是，所述下拉单元包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十六晶体管、第十七晶体管，其中：
所述五晶体管的栅极和第一极连接高电平输入端，第二极连接第七晶体管的栅极；
所述第六晶体管的栅极连接第一输入端，第一极连接第七晶体管的栅极，第二极连接低电平输入端；
所述第七晶体管的第一极连接第二输入端，第二极连接第八晶体管的第一极；
所述第八晶体管的栅极连接控制信号输入端，第二极连接第一下拉节点；
所述第九晶体管的栅极连接第一下拉节点，第一极连接上拉节点，第二极连接低电平输入端；
所述第十六晶体管的栅极连接第一下拉节点，第一极连接输出端，第二极连接低电平输入端；
所述第十七晶体管的栅极连接低电平输出单元，第一极连接第一下拉节点，第二极连接低电平输入端。
进一步优选的是，所述低电平输出单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管，其中：
所述第十晶体管的栅极连接第二下拉节点，第一极连接上拉节点，第二极连接低电平输入端；
所述第十一晶体管的栅极连接第一输入端，第一极连接第二下拉节点，第二极连接低电平输入端；
所述第十二晶体管的栅极连接第二输入端，第一极连接第二下拉节点，第二极连接低电平输入端；
所述第十三晶体管的栅极和第一极连接高电平输入端，第二极连接第二下拉节点；
所述第十四晶体管的栅极连接第二下拉节点，第一极连接输出端，第二极连接低电平输入端；
且
所述下拉单元的第十七晶体管的栅极连接至所述低电平输出单元的第二下拉节点。
进一步优选的是，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管均为N型晶体管。
解决本发明技术问题所采用的技术方案是一种移位寄存器的驱动方法，其中，所述移位寄存器为上述的移位寄存器，所述移位寄存器的驱动方法包括：
准备阶段：使高电平输出单元、下拉单元、低电平输出单元均关断，从而输出端输出低电平；
充电阶段：使输入单元为上拉单元充电，高电平输出单元导通，从而输出端输出高电平；
上拉阶段：使上拉单元继续充电，高电平输出单元导通，从而输出端输出高电平；
下拉阶段：使下拉单元导通并将上拉单元放电，从而输出端输出低电平；
下拉稳定阶段：使下拉稳定单元导通，从而输出端输出低电平。
优选的是，所述移位寄存器为以上最优选的移位寄存器，所述移位寄存器的驱动方法具体包括：
准备阶段：控制信号输入端输入低电平，第一输入端输入高电平，第二输入端输入低电平；
充电阶段：控制信号输入端输入高电平，第一输入端输入高电平，第二输入端输入低电平；
上拉阶段：控制信号输入端输入低电平，第二输入端输入高电平；
下拉阶段：控制信号输入端输入高电平，第一输入端输入低电平，第二输入端输入高电平；
下拉稳定阶段：第一输入端和第二输入端均输入低电平。
进一步优选的是，所述上拉阶段中第一输入端输入高电平，且在上拉阶段和下拉阶段之间，还包括上拉稳定阶段，其包括第一子阶段和第二子阶段，其中：第一子阶段：第一输入端和第二输入端均输入高电平；第二子阶段：控制信号输入端输入低电平，第一输入端输入低电平，第二输入端输入高电平。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括：
多个级联的上述移位寄存器，每个移位寄存器的输出端用于连接一条栅线；其中，每级移位寄存器的第一输入端连接上一级移位寄存器的输出端，每级移位寄存器的第二输入端连接下一级移位寄存器的输出端。
优选的是，对于任意两级相邻的移位寄存器，其中一个移位寄存器的控制信号输入端连接第一时钟信号，另一个移位寄存器的控制信号输入端连接第二时钟信号，所述第一时钟信号和第二时钟信号是反相的。
本发明的移位寄存器中，通过控制第一输入端和第二输入端的信号可调整其输出的高电平(导通)时间；当用该移位寄存器组成栅极驱动电路时，由于其两输入端的信号就是其上下两级移位寄存器的输出，故每级移位寄存器的高电平(导通)时间均与其上下两级移位寄存器的高电平(导通)时间相关，因此，只要调整输入第一级移位寄存器的信号，就能改变各条栅线导通时间的重叠比例，从而使栅极驱动电路的功能更加灵活，能适应各种不同显示装置的需要。
附图说明
图1为本发明的实施例的一种移位寄存器的电路结构示意图；
图2为本发明的实施例的移位寄存器的信号驱动时序图；
图3为本发明的实施例的移位寄存器的另一种信号驱动时序图；
图4为本发明的实施例的移位寄存器的另一种信号驱动时序图；
图5为本发明的实施例的移位寄存器的另一种信号驱动时序图；
图6为本发明的实施例的栅极驱动电路中的移位寄存器的级联关系示意图；
其中，附图标记为：T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；T10、第十晶体管；T11、第十一晶体管；T12、第十二晶体管；T13、第十三晶体管；T14、第十四晶体管；T15、第十五晶体管；T16、第十六晶体管；T17、第十七晶体管；Cst、存储电容；Vg(n-1)、第一输入端；Vg(n)、输出端；Vg(n+1)、第二输入端；CK、控制信号输入端；PU、上拉节点；PD1、第一下拉节点；PD2、第二下拉节点；VGL、低电平输入端；VGH、高电平输入端。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
本实施例提供一种移位寄存器，其包括输入单元、充电单元、上拉单元、高电平输出单元、下拉单元、低电平输出单元、其中，
输入单元连接在第一输入端和充电单元之间，其控制第一输入端的信号是否输入充电单元；
充电单元连接低电平输入端、第二输入端、控制信号输入端、上拉节点，用于对上拉节点充电；
上拉单元连接在第二输入端和上拉节点间，用于维持上拉节点的高电平；
高电平输出单元连接高电平输入端、输出端、上拉节点，用于根据上拉节点的电平控制高电平是否输出到输出端；
下拉单元连接低电平输入端、高电平输入端、控制信号输入端、第一输入端、第二输入端、输出端、上拉节点、低电平输出单元，用于将上拉节点的电平拉低并向输出端输出低电平；
低电平输出单元连接低电平输入端、高电平输入端、第一输入端、第二输入端、输出端、上拉节点、下拉单元，用于向输出端输出低电平。
当多个本实施例的移位寄存器级联组成栅极驱动电路时，每级移位寄存器的第一输入端连接其上一级移位寄存器的输出端，而第二输入端连接其下一级移位寄存器的输出端。也就是说，对于每级移位寄存器，其同时受到上下两级移位寄存器的控制，并同时对上下两级移位寄存器进行控制。
本实施例的移位寄存器中，通过控制第一输入端和第二输入端的信号可调整其输出的高电平(导通)时间；当用该移位寄存器组成栅极驱动电路时，由于其两输入端的信号也就是其上下两级移位寄存器的输出，故每级移位寄存器的高电平(导通)时间均与其上下两级移位寄存器的高电平(导通)时间相关，因此，只要调整输入第一级移位寄存器的信号，就能改变各条栅线导通时间的重叠比例，从而使栅极驱动电路的功能更加灵活，能适应各种不同显示装置的需要。
如图1至图6所示，下面对本实施例的移位寄存器的具体结构进行更详细的介绍。
优选的，如图1所示，输入单元包括：第一晶体管T1，其栅极和第一极连接第一输入端Vg(n-1)(其连接上一级移位寄存器的输出端)，第二极连接充电单元。
优选的，充电单元包括第二晶体管T2、第三晶体管T3、第四晶体管T4，其中：
第二晶体管T2的栅极连接第三晶体管T3的第二极，第一极连接第一晶体管T1的第二极，第二极连接上拉节点PU；
第三晶体管T3的栅极连接控制信号输入端CK，第一极连接第一晶体管T1的第二极；
第四晶体管T4的栅极连接第二输入端Vg(n+1)(其连接下一级移位寄存器的输出端)，第一极连接第一晶体管T1的第二极，第二极连接低电平输入端VGL。
优选的，上拉单元包括：存储电容Cst，其第一极连接第二输入端Vg(n+1)，第二极连接上拉节点PU。
优选的，高电平输出单元包括：第十五晶体管T15，其栅极连接上拉节点PU，第一极连接高电平输入端VGH，第二极连接输出端Vg(n)。
优选的，下拉单元包括第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十六晶体管T16、第十七晶体管T17，其中：
五晶体管的栅极和第一极连接高电平输入端VGH，第二极连接第七晶体管T7的栅极；
第六晶体管T6的栅极连接第一输入端Vg(n-1)，第一极连接第七晶体管T7的栅极，第二极连接低电平输入端VGL；
第七晶体管T7的第一极连接第二输入端Vg(n+1)，第二极连接第八晶体管T8的第一极；
第八晶体管T8的栅极连接控制信号输入端CK，第二极连接第一下拉节点PD1；
第九晶体管T9的栅极连接第一下拉节点PD1，第一极连接上拉节点PU，第二极连接低电平输入端VGL；
第十六晶体管T16的栅极连接第一下拉节点PD1，第一极连接输出端Vg(n)，第二极连接低电平输入端VGL；
第十七晶体管T17的栅极连接低电平输出单元，第一极连接第一下拉节点PD1，第二极连接低电平输入端VGL。
优选的，低电平输出单元包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14，其中：
第十晶体管T10的栅极连接第二下拉节点PD1，第一极连接上拉节点PU，第二极连接低电平输入端VGL；
第十一晶体管T11的栅极连接第一输入端Vg(n-1)，第一极连接第二下拉节点PD1，第二极连接低电平输入端VGL；
第十二晶体管T12的栅极连接第二输入端Vg(n+1)，第一极连接第二下拉节点PD1，第二极连接低电平输入端VGL；
第十三晶体管T13的栅极和第一极连接高电平输入端VGH，第二极连接第二下拉节点PD1；
第十四晶体管T14的栅极连接第二下拉节点PD1，第一极连接输出端Vg(n)，第二极连接低电平输入端VGL；
且
下拉单元的第十七晶体管T17的栅极连接至低电平输出单元的第二下拉节点PD1。
优选的，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17均为N型晶体管。
本实施例还提供一种上述移位寄存器的驱动方法，其包括：
准备阶段：使高电平输出单元、下拉单元、低电平输出单元均关断，从而输出端Vg(n)输出低电平；
充电阶段：使输入单元为上拉单元充电，高电平输出单元导通，从而输出端Vg(n)输出高电平；
上拉阶段：使上拉单元继续充电，高电平输出单元导通，从而输出端Vg(n)输出高电平；
下拉阶段：使下拉单元导通并将上拉单元放电，从而输出端Vg(n)输出低电平；
下拉稳定阶段：使下拉稳定单元导通，从而输出端Vg(n)输出低电平。
具体的，对于图1所示的上述移位寄存器，其驱动方法可如图2至图5所示，包括以下的步骤：
S101、准备阶段：控制信号输入端CK为低电平，第一输入端Vg(n-1)为高电平，第二输入端Vg(n+1)为低电平。
在本阶段中，第三晶体管T3、第八晶体管T8、第四晶体管T4、第十二晶体管T12均关断，而第六晶体管T6、第十一晶体管T11则导通。
可见，低电平输入端VGL的低电平可经过第十一晶体管T11进入第二下拉节点PD2，也就是进入第十三晶体管T13的第二极(图中下侧一极)，从而第十三晶体管T13两极分别为高电平和低电平，故第十三晶体管T13处于高阻状态(可近似看成“断路”)，即第二下拉节点PD2可保持低电平，从而使第十四晶体管T14关断，同时使第十晶体管T10、第十七晶体管T17关断。
由于此时第八晶体管T8关断，故第一下拉节点PD1无输入，为低电平，第十六晶体管T16关断。
同时，由于第三晶体管T3关断故第二晶体管T2的栅极无输入，使第二晶体管T2关断，又由于第十晶体管T10此时也是关断的，故上拉节点PU也无信号输入，其为低电平，使第十五晶体管T15关断。
可见，此时第十四晶体管T14、第十五晶体管T15、第十六晶体管T16都关断，故输出端Vg(n)输出低电平(实际为无输出，但这也可使其驱动的晶体管关断，且本阶段时间很短，故可视为低电平)。
S102、充电阶段：控制信号输入端CK为高电平，第一输入端Vg(n-1)为高电平，第二输入端Vg(n+1)为低电平。
本阶段中，控制信号输入端CK变为高电平，故第三晶体管T3、第八晶体管T8由关断变为导通。
此时，第二下拉节点PD2的状态与前一阶段相同，故第十四晶体管T14仍关断。
由于第六晶体管T6是导通的，故第五晶体管T5两极分别为高电平和低电平，其进入高阻状态，由此第五晶体管T5的第二极(图中下侧一极)保持低电平，从而使第七晶体管T7关断，因此虽然第八晶体管T8导通，但仍无信号进入第一下拉节点PD1，第一下拉节点PD1仍为低电平，第九晶体管T9、第十六晶体管T16保持关断。
同时，由于第四晶体管T4保持关断，故第一晶体管T1处于导通状态，图1中的A点为高电平；又由于第三晶体管T3导通，故A点的高电平经过第三晶体管T3传入第二晶体管T2的栅极，使第二晶体管T2导通，进而A点的高电平经第二晶体管T2传入上拉节点PU，使第十五晶体管T15导通，从而将高电平输入端VGH的高电平传至到输出端Vg(n)，移位寄存器输出高电平。另外，此时存储电容Cst的第一极(图中上侧一极)为第二输入端Vg(n+1)的高电平，故其两极间产生压差，被充电。
S103、上拉阶段：控制信号输入端CK为低电平，第二输入端Vg(n+1)为高电平。
本阶段中，根据控制信号输入端CK和第二输入端Vg(n+1)的状态可知，第三晶体管T3、第八晶体管T8关断，而第十二晶体管T12、第四晶体管T4导通。
此时，由于第十二晶体管T12导通，故第十三晶体管T13处于高阻状态，低电平输入端VGL的低电平经过第十二晶体管T12传导到第二下拉节点PD2，导致第十四晶体管T14关断；同时，第十晶体管T10、第十七晶体管T17也关断。而且，第八晶体管T8关断(第十七晶体管T17也关断)，故第一下拉节点PD1处无输入，为低电平，导致第九晶体管T9和第十六晶体管T16关断。因此，低电平输入端VGL的低电平不能达到输出端Vg(n)。
同时，由于第三晶体管T3关断，故第二晶体管T2再次关断，而第九晶体管T9、第十晶体管T10也处于关断状态，故上拉节点PU与电路其他部分断开，存储电容Cst无法放电。而此时第二输入端Vg(n+1)的输入从低电平变为高电平，故依靠存储电容Cst的自举作用，上拉节点PU的电平进一步升高，但从作用上分仍是高电平，从而使第十五晶体管T15导通，高电平输入端VGH的高电平进入输出端Vg(n)，移位寄存器输出高电平。
可见，在本阶段中，第十四晶体管T14、第十五晶体管T15、第十六晶体管T16的状态均与第一输入端Vg(n-1)无关，也就是说，此时不论第一输入端Vg(n-1)是如图2所示为低电平，还是如图3所示为高电平，移位寄存器的工作状态均不变，都可输出高电平。
S104、优选的，如图3所示，若上拉阶段中第一输入端Vg(n-1)为高电平，则还包括上拉稳定阶段，其包括第一子阶段和第二子阶段，第一子阶段中第一输入端Vg(n-1)和第二输入端Vg(n+1)均为高电平，第二子阶段中，控制信号输入端CK为低电平，第一输入端Vg(n-1)为低电平，第二输入端Vg(n+1)为高电平。
也就是说，作为本实施例的一种方式，如图2所示，若在上拉阶段中第一输入端Vg(n-1)已经变为低电平，则跳过本步骤，直接进入以下的S105步骤。
或者，作为本实施例的另一种方式，若如图3至图5所示，若上拉阶段中第一输入端Vg(n-1)仍保持高电平，则进入本步骤。
而本步骤又分为两个子阶段，在第一子阶段中，第一输入端Vg(n-1)仍保持高电平，故第一输入端Vg(n-1)和第二输入端Vg(n+1)均为高电平，由此第四晶体管T4、第六晶体管T6、第十一晶体管T11、第十二晶体管T12均导通。
在第一子阶段中，由于第十一晶体管T11导通，故低电平输入端VGL的低电平可经第十一晶体管T11传至第二下拉节点PD2，从而使第十晶体管T10、第十四晶体管T14、第十七晶体管T17关断。而且，由于第六晶体管T6导通，故第十五晶体管T15处于高阻状态，第七晶体管T7栅极为低电平，第七晶体管T7关断，由于第十七晶体管T17也是关断的，故第一下拉节点PD1无输入，为低电平，第十六晶体管T16关断。由于第十四晶体管T14和第十六晶体管T16均关断，故低电平输入端VGL的低电平无法进入输出端Vg(n)。
同时，由于第四晶体管T4导通，且第一输入端Vg(n-1)为高电平，故第一晶体管T1处于高阻状态，由此图1中A点保持低电平。这样，当控制信号输入端CK为高电平并使第三晶体管T3导通时，A点低电平经第三晶体管T3传至第二晶体管T2栅极，使第二晶体管T2关断；当控制信号输入端CK为低电平并使第三晶体管T3关断时，第二晶体管T2栅极无输入，同样关断；再因为第十晶体管T10也是关断的，故上拉节点PU始终无输入，存储电容Cst无法放电，上拉节点PU一直通过存储电容Cst的作用保持高电平，使第十五晶体管T15持续导通，移位寄存器输出高电平。可见，在此阶段中，不论控制信号输入端CK的电平如何，移位寄存器都保持稳定的高电平输出。
当第一子阶段持续一定时候后，在第一输入端Vg(n+1)保持高电平的情况下，第一输入端Vg(n-1)变为低电平，且此时的控制信号输入端CK正好为低电平，从而进入第二子阶段。
在第二子阶段中，第二输入端Vg(n+1)仍为高电平，故第十二晶体管T12导通，低电平输入端VGL的低电平经其进入第二下拉节点PD2，使第十四晶体管T14、第十晶体管T10、第十七晶体管T17关断。而控制信号输入端CK的低电平使第八晶体管T8关断，故第一下拉节点PD1无输入，第十六晶体管T16、第九晶体管T9关断。
同时，控制信号输入端CK为低电平还使第三晶体管T3关断，进而第二晶体管T2关断，而第九晶体管T9、第十晶体管T10也是关断的，故上拉节点PU无输入，仍保持高电平，第十五晶体管T15保持导通，移位寄存器输出高电平。
可见，在本阶段中，第二子阶段持续0.5个时钟信号的周期；同时，第一子阶段持续(N+0.5)个时钟信号的周期(N为非负整数)，这是因为第一子阶段开始前(即S103步骤)控制信号输入端CK为低电平，而其结束后控制信号输入端CK也为低电平，故其不能持续整个时钟信号的周期。由此，本上拉稳定阶段总共必然持续整数个(如一个、两个、三个等)时钟信号的周期。
可见，如图3所示，在本阶段中，第一输入端Vg(n-1)、输出端Vg(n)、第二输入端Vg(n+1)的信号同时为高电平。如前所述，这三个端口的信号就是三条相邻栅线的信号，故它们同时为高电平的时间也就是栅线重叠导通的时间；由此，通过调整本阶段持续的时间(或者说持续的时钟信号周期的个数)，也就可调整栅线导通时间的重叠比例。
例如，若如图2所示，在第一输入端Vg(n-1)的高电平结束的同时使第二输入端Vg(n+1)变为高电平，并使控制信号输入端CK为高电平，则S103步骤后会直接进入S105步骤，相邻的两条栅线的高电平时间(即导通时间)有1/2相互重叠。
再如，若如图3所示，在第一输入端Vg(n-1)保持高电平的情况下使第二输入端Vg(n+1)变为高电平，并进入持续两个时钟信号的周期的上拉稳定阶段持续，则相邻的两条栅线的高电平时间(即导通时间)有5/6相互重叠，相应的，对于整个栅极驱动电路，会有六条栅线同时为高电平(导通)。
图3中，以上拉稳定阶段为两个时钟信号的周期为例进行说明，但若该阶段如图4所示，仅持续一个时钟信号的周期，或如图5所示，持续更多个时钟信号的周期(图中以三个时钟信号的周期为例)，也是可行的，且其会分别产生相应的栅线导通时间重叠比例。也就是说，如图3至图5所示，只要控制上拉稳定阶段中第一子阶段的时间(第二子阶段必然为0.5个时钟信号的周期)，即可调整栅线导通时间的重叠比例。
由此可见，本实施例的移位寄存器在不改变电路结构的情况下，只要调整输入第一级移位寄存器的第一输入端Vg(n-1)的信号，以及调整时钟信号(即输入控制信号输入端CK的信号)的频率(也就相当于调整了上拉稳定阶段的持续的时钟信号的周期个数)，即可改变各条栅线导通时间的重叠比例，从而灵活的调整移位寄存器的功能，适应各种不同显示装置的需要。
S105、下拉阶段：控制信号输入端CK为高电平，第一输入端Vg(n-1)为低电平，第二输入端Vg(n+1)为高电平。
如前所述，若如图2所示，若在上拉阶段中第一输入端Vg(n-1)为低电平，则当控制信号输入端CK的输入信号变为高电平时进入本步骤。
相应的，若如图3所示，在上拉阶段中第一输入端Vg(n-1)为高电平，则该高电平会保持一个或多个时钟信号的周期(即上拉稳定阶段)，之后第一输入端Vg(n-1)变为低电平且控制信号输入端CK同时变为高电平，进入本步骤。
本阶段中，第一晶体管T1、第六晶体管T6、第十一晶体管T11关断，而第十二晶体管T12、第四晶体管T4、第三晶体管T3、第八晶体管T8导通。
此时，由于第六晶体管T6关断，故第五晶体管T5不再处于高阻状态，高电平输入端VGH的高电平可经过第五晶体管T5传至第七晶体管T7栅极，使第七晶体管T7导通；又由于第八晶体管T8也是导通的，故第二输入端Vg(n+1)的高电平可经第七晶体管T7传入第一下拉节点PD1，使第九晶体管T9和第十六晶体管T16导通。其中，第十六晶体管T16的导通使低电平输入端VGL的低电平通过其传入输出端Vg(n)，使移位寄存器的输出重新变为低电平，即“拉低”。另外，而由于第十二晶体管T12导通，故低电平输入端VGL的低电平经过第十二晶体管T12传入第二下拉节点PD2，使第十晶体管T10、第十七晶体管T17、第十四晶体管T14关断。
同时，由于第九晶体管T9导通，故低电平输入端VGL的低电平通过其传入上拉节点PU，使上拉节点PU处放电并变为低电平，进而第十五晶体管T15关断，高电平输入端VGH的高电平不能继续输出。
S106、下拉稳定阶段：第一输入端Vg(n-1)和第二输入端Vg(n+1)均为低电平。
本阶段中，第一晶体管T1、第六晶体管T6、第十一晶体管T11、第四晶体管T4、第十二晶体管T12关断。
此时，第十二晶体管T12关断，故第十三晶体管T13稳定导通，将高电平输入端VGH的高电平传入第二下拉节点PD2，使第十四晶体管T14、第十七晶体管T17、第十晶体管T10导通，从而低电平输入端VGL的低电平通过第十四晶体管T14传至输出端Vg(n)，移位寄存器持续输出低电平。同时，低电平输入端VGL的低电平经第十七晶体管T17传至第一下拉节点PD1，使第十六晶体管T16、第九晶体管T9关断。
由于第十晶体管T10导通，故低电平输入端VGL的低电平可通过第十晶体管T10传至上拉节点PU，使第十五晶体管T15稳定关断。又由于此时第二输入端Vg(n+1)也为低电平，故存储电容Cst两极的电平相同，其完成放电，不再存储电荷。
在本阶段中，由于第一输入端Vg(n-1)为低电平，故第一晶体管T1关断，同时第四晶体管T4也受第二输入端Vg(n+1)的低电平的控制而关断，故A点必然保持低电平(无输入)，故无论控制信号输入端CK的电平如何，第二晶体管T2都保持关断，上拉节点PU电平不受影响。同时，CK的信号还会对T8产生影响，但由于此时Vg(n+1)为低电平，故不论T8状态如何，或者说不论Vg(n+1)的低电平是否能传至第一下拉节点PD1，第一下拉节点PD1都时钟持低电平状态，第十四晶体管T14始终关断。
由此可见，在下拉阶段之后，当第二输入端Vg(n+1)变为低电平时，移位寄存器进入下拉阶段。在此阶段中，第一输入端Vg(n-1)和第二输入端Vg(n+1)均保持低电平的输入，同时，不论控制信号输入端CK的电平如何变化，移位寄存器都稳定的输出低电平；直到下一帧画面时，随着上一级移位寄存器的开始输出高电平，即本级移位寄存器的第一输入端Vg(n-1)的信号再次变为高电平，移位寄存器重新进入准备阶段，开始新一个周期的工作。
实施例2：
如图6所示，本实施例提供一种栅极驱动电路，其包括：
多个级联的实施例1的移位寄存器，其中，每个移位寄存器的输出端用于连接一条栅线，同时每级移位寄存器的第一输入端连接上一级移位寄存器的输出端，每级移位寄存器的第二输入端连接下一级移位寄存器的输出端。
也就是说，在栅极驱动电路中，每个移位寄存器的第一输入端均连接上一级移位寄存器的输出端，而第二输入端则连接下一级移位寄存器的输出端；当然，每个移位寄存器的输出端仍要连接一条栅线。
当然，应当理解，对于第一级移位寄存器，由于其没有上一级，故其第一输入端可以连接单独的输入信号，而对于最后一级移位寄存器，其没有下一级，故其第二输入端也可连接单独的输入信号(或连接第一级移位寄存器的输出端)。
优选的，对于任意两级相邻的移位寄存器，其中一个移位寄存器的控制信号输入端连接第一时钟信号，另一个移位寄存器的控制信号输入端连接第二时钟信号，所述第一时钟信号和第二时钟信号是反相的。
如前所述，从图2、图3可见，由于相邻两级移位寄存器的工作状态相差1/2个时钟信号周期，为此，可设置两个正好相位相反(即相差1/2个时钟信号周期)的时钟信号，并用它们依次轮流控制各移位寄存器，这样即可用最少的控制线实现对栅极驱动电路的控制。
具体的，图6中示出的是单边驱动的情况，即仅在各条栅线的一侧设有栅极驱动电路。但是，若采用双边驱动的方式也是可行的，即可在各条栅线的两侧分别设置上述的栅极驱动电路，每条栅线的两端均连接一个移位寄存器(且这两个移位寄存器的工作同步，或者说“同级”)，从而驱动信号可从栅线的两端同时输入，这样有利于降低信号延迟，提高负载能力。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器，其特征在于，包括输入单元、充电单元、上拉单元、高电平输出单元、下拉单元、低电平输出单元、其中，
输入单元连接在第一输入端和充电单元之间，其控制第一输入端的信号是否输入充电单元；
充电单元连接低电平输入端、第二输入端、控制信号输入端、上拉节点，用于对上拉节点充电；
上拉单元连接在第二输入端和上拉节点间，用于维持上拉节点的高电平；
高电平输出单元连接高电平输入端、输出端、上拉节点，用于根据上拉节点的电平控制高电平是否输出到输出端；
下拉单元连接低电平输入端、高电平输入端、控制信号输入端、第一输入端、第二输入端、输出端、上拉节点、低电平输出单元，用于将上拉节点的电平拉低并向输出端输出低电平；
低电平输出单元连接低电平输入端、高电平输入端、第一输入端、第二输入端、输出端、上拉节点、下拉单元，用于向输出端输出低电平。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入单元包括：
第一晶体管，其栅极和第一极连接第一输入端，第二极连接充电单元。
3.根据权利要求2所述的移位寄存器，其特征在于，所述充电单元包括第二晶体管、第三晶体管、第四晶体管，其中：
所述第二晶体管的栅极连接第三晶体管的第二极，第一极连接第一晶体管的第二极，第二极连接上拉节点；
所述第三晶体管的栅极连接控制信号输入端，第一极连接第一晶体管的第二极；
所述第四晶体管的栅极连接第二输入端，第一极连接第一晶体管的第二极，第二极连接低电平输入端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述上拉单元包括：
存储电容，其第一极连接第二输入端，第二极连接上拉节点。
5.根据权利要求4所述的移位寄存器，其特征在于，所述高电平输出单元包括：
第十五晶体管，其栅极连接上拉节点，第一极连接高电平输入端，第二极连接输出端。
6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉单元包括第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十六晶体管、第十七晶体管，其中：
所述五晶体管的栅极和第一极连接高电平输入端，第二极连接第七晶体管的栅极；
所述第六晶体管的栅极连接第一输入端，第一极连接第七晶体管的栅极，第二极连接低电平输入端；
所述第七晶体管的第一极连接第二输入端，第二极连接第八晶体管的第一极；
所述第八晶体管的栅极连接控制信号输入端，第二极连接第一下拉节点；
所述第九晶体管的栅极连接第一下拉节点，第一极连接上拉节点，第二极连接低电平输入端；
所述第十六晶体管的栅极连接第一下拉节点，第一极连接输出端，第二极连接低电平输入端；
所述第十七晶体管的栅极连接低电平输出单元，第一极连接第一下拉节点，第二极连接低电平输入端。
7.根据权利要求6所述的移位寄存器，其特征在于，所述低电平输出单元包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管，其中：
所述第十晶体管的栅极连接第二下拉节点，第一极连接上拉节点，第二极连接低电平输入端；
所述第十一晶体管的栅极连接第一输入端，第一极连接第二下拉节点，第二极连接低电平输入端；
所述第十二晶体管的栅极连接第二输入端，第一极连接第二下拉节点，第二极连接低电平输入端；
所述第十三晶体管的栅极和第一极连接高电平输入端，第二极连接第二下拉节点；
所述第十四晶体管的栅极连接第二下拉节点，第一极连接输出端，第二极连接低电平输入端；
且
所述下拉单元的第十七晶体管的栅极连接至所述低电平输出单元的第二下拉节点。
8.根据权利要求7所述的移位寄存器，其特征在于，
所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管均为N型晶体管。
9.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求1至8中任意一项所述的移位寄存器，所述移位寄存器的驱动方法包括：
准备阶段：使高电平输出单元、下拉单元、低电平输出单元均关断，从而输出端输出低电平；
充电阶段：使输入单元为上拉单元充电，高电平输出单元导通，从而输出端输出高电平；
上拉阶段：使上拉单元继续充电，高电平输出单元导通，从而输出端输出高电平；
下拉阶段：使下拉单元导通并将上拉单元放电，从而输出端输出低电平；
下拉稳定阶段：使下拉稳定单元导通，从而输出端输出低电平。
10.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求8所述的移位寄存器，所述移位寄存器的驱动方法具体包括：
准备阶段：控制信号输入端输入低电平，第一输入端输入高电平，第二输入端输入低电平；
充电阶段：控制信号输入端输入高电平，第一输入端输入高电平，第二输入端输入低电平；
上拉阶段：控制信号输入端输入低电平，第二输入端输入高电平；
下拉阶段：控制信号输入端输入高电平，第一输入端输入低电平，第二输入端输入高电平；
下拉稳定阶段：第一输入端和第二输入端均输入低电平。
11.根据权利要求10所述的移位寄存器的驱动方法，其特征在于，所述上拉阶段中第一输入端输入高电平，且在上拉阶段和下拉阶段之间，还包括上拉稳定阶段，其包括第一子阶段和第二子阶段，其中：
第一子阶段：第一输入端和第二输入端均输入高电平；
第二子阶段：控制信号输入端输入低电平，第一输入端输入低电平，第二输入端输入高电平。
12.一种栅极驱动电路，其特征在于，包括：
多个级联的权利要求1至8中任意一项所述的移位寄存器，每个移位寄存器的输出端用于连接一条栅线；其中，除第一级和最后一级移位寄存器外，每级移位寄存器的第一输入端连接上一级移位寄存器的输出端，每级移位寄存器的第二输入端连接下一级移位寄存器的输出端；所述第一级移位寄存器的第一输入端连接单独的输入信号，所述最后一级移位寄存器的第二输入端连接单独的输入信号或第一级移位寄存器的输出端。
13.根据权利要求12所述的栅极驱动电路，其特征在于，
对于任意两级相邻的移位寄存器，其中一个移位寄存器的控制信号输入端连接第一时钟信号，另一个移位寄存器的控制信号输入端连接第二时钟信号，所述第一时钟信号和第二时钟信号是反相的。
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* Cited by examiner, † Cited by third party
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CN104599624B (zh) 2015-03-02 2017-02-22 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104882168B (zh) * 2015-06-19 2018-09-04 京东方科技集团股份有限公司 移位寄存单元、移位寄存器、栅极驱动电路和显示装置
CN105206234B (zh) * 2015-09-17 2017-10-31 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动方法、电路和栅极驱动装置
CN105336291B (zh) * 2015-12-04 2018-11-02 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法与显示装置
CN106847211B (zh) * 2017-02-22 2020-01-31 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN107945732B (zh) * 2017-03-21 2020-04-03 北京大学深圳研究生院 栅极驱动电路
CN110972504B (zh) * 2019-01-04 2022-05-13 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN110070838A (zh) * 2019-04-04 2019-07-30 深圳市华星光电半导体显示技术有限公司 Goa电路结构及驱动方法
CN111091791B (zh) * 2019-11-15 2021-08-24 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN111429830B (zh) * 2020-04-23 2022-09-09 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板
CN112527150A (zh) * 2020-12-14 2021-03-19 福建华佳彩有限公司 一种gip电路及其驱动方法
CN112908276B (zh) * 2021-01-26 2022-09-23 昆山龙腾光电股份有限公司 一种栅极驱动电路及显示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101189273B1 (ko) * 2005-09-07 2012-10-09 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
JP2007317288A (ja) * 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
CN100583295C (zh) * 2007-02-09 2010-01-20 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
JP5527647B2 (ja) * 2008-05-26 2014-06-18 Ｎｌｔテクノロジー株式会社 シフトレジスタ
JP2009288562A (ja) * 2008-05-29 2009-12-10 Casio Comput Co Ltd 駆動制御回路、電子機器及び駆動制御回路の駆動方法
KR101471553B1 (ko) * 2008-08-14 2014-12-10 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 갖는 표시 장치
CN103514851A (zh) * 2009-07-29 2014-01-15 友达光电股份有限公司 液晶显示器及其移位寄存装置
CN102708799B (zh) * 2012-05-31 2014-11-19 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN103198783B (zh) * 2013-04-01 2015-04-29 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
CN103426414B (zh) * 2013-07-16 2015-12-09 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN103489422B (zh) * 2013-09-12 2016-02-24 昆山龙腾光电有限公司 栅极驱动电路
CN104134430B (zh) * 2014-07-04 2016-08-17 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN104537979B (zh) * 2015-01-28 2017-03-15 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104575430B (zh) * 2015-02-02 2017-05-31 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN104575396B (zh) * 2015-02-05 2017-07-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极扫描电路
CN104599624B (zh) * 2015-03-02 2017-02-22 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104916262B (zh) * 2015-06-04 2017-09-19 武汉华星光电技术有限公司 一种扫描驱动电路
CN104992673B (zh) * 2015-07-23 2017-09-22 京东方科技集团股份有限公司 一种反相器、栅极驱动电路和显示装置
CN105096803B (zh) * 2015-08-26 2017-11-14 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

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