CN106847211B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，包括：预充复位模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块和上拉模块，第一下拉控制模块用于在上拉节点的电位的控制下，对第一下拉节点的电位进行控制；第二下拉控制模块用于在第一下拉节点的电位的控制下，对第二下拉节点的电位进行控制；第一下拉模块用于在第一下拉节点和第二下拉节点的电位的控制下，将上拉节点的电位下拉；第二下拉模块用于在第一下拉节点和第二下拉节点的电位的控制下，将信号输出端的电位下拉。本发明提供的移位寄存器可对其自身的信号输出端的输出进行单独控制，使得驱动频率可进行调整，从而可实现低频、低功耗驱动。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(Gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(Source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF(Chip On Film，覆晶薄膜)或COG(Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。
为了克服以上问题，现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间。
在追求显示面板低功耗、节能的大环境下，降低GOA电路的驱动频率是本领域研究的一个热门方向。然而，现有的GOA电路中的各级移位寄存器的驱动频率(栅极驱动信号呈现高电平与低电平的时长比)是固定的，其仅受到本级移位寄存器所输入的INPUT信号(上一级移位寄存器输出的栅极驱动信号)的影响，因而无法实现低频、低功耗驱动。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
为实现上述目的，本发明提供了一种移位寄存器，包括：预充复位模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块和上拉模块，所述预充复位模块、所述第一下拉控制模块、所述上拉模块连接于上拉节点，所述第一下拉控制模块、所述第一下拉模块、所述第二下拉模块连接于第一下拉节点，所述第二下拉模块、所述第一下拉模块、所述第二下拉模块连接于第二下拉节点，所述第二下拉控制模块还与所述第一下拉节点连接；
所述预充复位模块用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电或复位；
所述第一下拉控制模块用于在所述上拉节点的电位的控制下，对所述第一下拉节点的电位进行控制；
所述第二下拉控制模块用于在所述第一下拉节点的电位的控制下，对所述第二下拉节点的电位进行控制；
所述第一下拉模块用于在所述第一下拉节点和所述第二下拉节点的电位的控制下，将所述上拉节点的电位下拉；
所述第二下拉模块用于在所述第一下拉节点和所述第二下拉节点的电位的控制下，将信号输出端的电位下拉；
所述上拉模块用于在所述上拉节点的电位的控制下，将所述信号输出端的电位上拉。
可选地，所述第一下拉控制模块包括：第四晶体管和第七晶体管；
所述第四晶体管的控制极与所述第四晶体管的第一极连接，所述第四晶体管的第一极与第一可变电源端连接，所述第四晶体管的第二极与所述第一下拉节点连接；
所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与所述第一下拉节点连接，所述第七晶体管的第二极与恒压电源端连接。
可选地，所述第二下拉控制模块包括：第六晶体管和第十晶体管；
所述第六晶体管的控制极与所述第六晶体管的第一极连接，所述第六晶体管的第一极与第二可变电源端连接，所述第六晶体管的第二极与所述第二下拉节点连接；
所述第十晶体管的控制极与所述第一下拉节点连接，所述第十晶体管的第一极与所述第二下拉节点连接，所述第十晶体管的第二极与恒压电源端连接。
可选地，所述第一下拉模块包括：第五晶体管和第八晶体管；
所述第五晶体管的控制极与第二下拉节点连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与恒压电源端连接；
所述第八晶体管的控制极与第一下拉节点连接，所述第八晶体管的第一极与所述上拉节点连接，所述第八晶体管的第二极与恒压电源端连接。
可选地，所述第二下拉模块包括：第九晶体管和第十二晶体管；
所述第九晶体管的控制极与第二下拉节点连接，所述第九晶体管的第一极与所述信号输出端连接，所述第九晶体管的第二极与恒压电源端连接；
所述第十二晶体管的控制极与第一下拉节点连接，所述第十二晶体管的第一极与所述信号输出端连接，所述第十二晶体管的第二极与恒压电源端连接。
可选地，所述预充复位模块包括：预充单元和复位单元；
所述预充单元，用于在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电；
所述复位单元，用于在复位信号输入端所输入的复位信号的控制下对所述上拉节点的电位进行复位；
所述预充单元包括：第一晶体管；
所述第一晶体管的控制极与所述预充信号输入端连接，所述第一晶体管的第一极与所述预充信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述复位单元包括：第二晶体管；
所述第二晶体管的控制极与所述复位信号输入端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与恒压电源端连接。
可选地，所述上拉模块包括：第三晶体管和电容；
所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体管的第一极与时钟控制信号线连接，所述第三晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接。
为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级连的移位寄存器，至少一个所述移位寄存器采用上述的移位寄存器；
每一级所述移位寄存器中的最后一个输出扫描信号的所述信号输出端，与后一级所述移位寄存器的预充信号输入端连接；
每一级所述移位寄存器中的第一个输出扫描信号的所述信号输出端，与前一级所述移位寄存器的复位信号输入端连接。
为实现上述目的，本发明还提供了一种显示装置，包括：栅极驱动电路，所述栅极驱动电路采用上述的栅极驱动电路。
为实现上述目的，本发明还提供了一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器，所述驱动方法包括：
所述预充复位模块在所述预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电；
所述上拉模块在所述上拉节点的电位的控制下将时钟控制信号线中的时钟控制信号发送至所述信号输出端，所述信号输出端输出驱动电压；
所述预充复位模块在复位信号输入端所输入的复位信号的控制下对所述上拉节点进行复位，所述第二下拉模块在所述第一下拉节点和所述第二下拉节点的电位的控制下将信号输出端的电位下拉；
所述第一下拉控制模块和所述第二下拉控制控制模块控制所述第一下拉节点和所述第二下拉节点的电位，所述第一下拉模块在所述第一下拉节点和所述第二下拉节点的电位的控制下将所述上拉节点的电位下拉，以防止所述预充复位模块在所述预充信号的控制下对所述上拉节点进行预充电。
本发明具有以下有益效果：
本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置，其中该移位寄存器包括：预充复位模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块和上拉模块，预充复位模块用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对上拉节点进行预充电或复位，第一下拉控制模块用于在上拉节点的电位的控制下，对第一下拉节点的电位进行控制；第二下拉控制模块用于在第一下拉节点的电位的控制下，对第二下拉节点的电位进行控制；第一下拉模块用于在第一下拉节点和第二下拉节点的电位的控制下，将上拉节点的电位下拉；第二下拉模块用于在第一下拉节点和第二下拉节点的电位的控制下，将信号输出端的电位下拉；上拉模块用于在上拉节点的电位的控制下，将信号输出端的电位上拉。本发明提供的移位寄存器可对其自身的信号输出端的输出进行单独控制，使得移位寄存器的驱动频率可进行调整，从而可实现低频、低功耗驱动。
附图说明
图1为本发明实施例一提供的一种移移位位寄存器的结构示意图；
图2为本发明实施例二提供的一种移位寄存器的结构示意图；
图3为图2所示移位寄存器的工作时序图；
图4为本发明实施例三提供的一种移位寄存器的驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。
本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
实施例一
图1为本发明实施例一提供的一种移移位位寄存器的结构示意图，如图1所示，该移位寄存器包括：预充复位模块1、第一下拉控制模块2、第二下拉控制模块3、第一下拉模块5、第二下拉模块6和上拉模块4，其中，预充复位模块1、第一下拉控制模块2、上拉模块4连接于上拉节点PU，第一下拉控制模块2、第一下拉模块5、第二下拉模块6连接于第一下拉节点P1，第二下拉模块6、第一下拉模块5、第二下拉模块6连接于第二下拉节点P2，第二下拉控制模块3还与第一下拉节点P1连接。
预充复位模块1用于在预充信号输入端INPUT所输入的预充信号和复位信号输入端RESET所输入的复位信号的控制下，对上拉节点PU进行预充电或复位。
第一下拉控制模块2用于在上拉节点PU的电位的控制下，对第一下拉节点P1的电位进行控制。
第二下拉控制模块3用于在第一下拉节点P1的电位的控制下，对第二下拉节点P2的电位进行控制。
第一下拉模块5用于在第一下拉节点P1和第二下拉节点P2的电位的控制下，将上拉节点PU的电位下拉。
第二下拉模块6用于在第一下拉节点P1和第二下拉节点P2的电位的控制下，将信号输出端OUT的电位下拉。
上拉模块4用于在上拉节点PU的电位的控制下，将信号输出端OUT的电位上拉。
在本实施例中，信号输出端OUT输出端的输出不但受到上拉节点PU的电位控制，还受到第一下拉节点P1和第二下拉节点P2的电位控制。本级移移位位寄存器可通过第一下拉控制模块2、第二下拉控制模块3和第一下拉模块5分别对第一下拉节点P1、第二下拉节点P2和上拉节点PU的电位进行控制，以使得第二下拉模块6持续处于工作状态，而上拉模块4持续处于非工作状态，此时信号输出端OUT持续输出低电平。需要说明的是，在第一下拉模块5将上拉节点PU的电位下拉时，即便预充复位模块1接收到上一级移位寄存器输出预充信号，此时由于上拉节点PU电位过低，上拉节点PU不会因预充电而上升，即上拉节点PU维持低电平，信号输出端OUT维持输出低电平。
由此可见，本实施例提供的移位寄存器可对其信号输出端的输出进行单独控制，即本级移位寄存器的驱动频率可进行调整，从而可实现低频、低功耗驱动。
实施例二
图2为本发明实施例二提供的一种移位寄存器的结构示意图，图3为图2所示移位寄存器的工作时序图，如图2和图3所示，图2所示移位寄存器为基于图1所示移位寄存器的一种具体方案。
可选地，第一下拉控制模块2包括：第四晶体管M4和第七晶体管M7；其中，第四晶体管M4的控制极与第四晶体管M4的第一极连接，第四晶体管M4的第一极与第一可变电源端VCH1连接，第四晶体管M4的第二极与第一下拉节点P1连接；第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第一下拉节点P1连接，第七晶体管M7的第二极与恒压电源端VSS连接。
需要说明的是，本实施例中的恒压电源端VSS用于提供低电平电压。
可选地，第二下拉控制模块3包括：第六晶体管M6和第十晶体管M10。其中，第六晶体管M6的控制极与第六晶体管M6的第一极连接，第六晶体管M6的第一极与第二可变电源端VCH2连接，第六晶体管M6的第二极与第二下拉节点P2连接；第十晶体管M10的控制极与第一下拉节点P1连接，第十晶体管M10的第一极与第二下拉节点P2连接，第十晶体管M10的第二极与恒压电源端VSS连接。
需要说明的是，本实施例中第一可变电源端VCH1与第二可变电源端VCH2提供的电源电压对应的电位时刻相反。
可选地，第一下拉模块5包括：第五晶体管M5和第八晶体管M8；其中，第五晶体管M5的控制极与第二下拉节点P2连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与恒压电源端VSS连接；第八晶体管M8的控制极与第一下拉节点P1连接，第八晶体管M8的第一极与上拉节点PU连接，第八晶体管M8的第二极与恒压电源端VSS连接。
可选地，第二下拉模块6包括：第九晶体管M9和第十二晶体管M12；其中，第九晶体管M9的控制极与第二下拉节点P2连接，第九晶体管M9的第一极与信号输出端OUT连接，第九晶体管M9的第二极与恒压电源端VSS连接；
第十二晶体管M12的控制极与第一下拉节点P1连接，第十二晶体管M12的第一极与信号输出端OUT连接，第十二晶体管M12的第二极与恒压电源端VSS连接。
可选地，预充复位模块1包括：预充单元和复位单元；预充单元用于在预充信号输入端INPUT所输入的预充信号的控制下对上拉节点PU进行预充电；复位单元用于在复位信号输入端RESET所输入的复位信号的控制下对上拉节点PU的电位进行复位。
进一步地，预充单元包括：第一晶体管M1，第一晶体管M1的控制极与预充信号输入端INPUT连接，第一晶体管M1的第一极与预充信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接。
复位单元包括：第二晶体管M2，第二晶体管M2的控制极与复位信号输入端RESET连接，第二晶体管M2的第一极与上拉节点PU连接，第二晶体管M2的第二极与恒压电源端VSS连接。
可选地，上拉模块4包括：第三晶体管M3和电容C1；其中，第三晶体管M3的控制极与上拉节点PU连接，第三晶体管M3的第一极与时钟控制信号线CLK连接，第三晶体管M3的第二极与信号输出端OUT连接；电容C1的第一端与上拉节点PU连接，电容C1的第二端与信号输出端OUT连接。
为便于本领域技术人员更好的理解本发明的技术原理，下面将结合附图来对本实施例提供的移位寄存器的工作过程进行详细描述。
该移位寄存器的工作过程包括如下阶段：
第一阶段t1(又称为预充阶段)：预充信号输入端INPUT处于高电平，复位信号输入端RESET处于低电平，时钟控制信号线CLK提供低电平信号，第一可变电源端VCH1提供高电平电源电压，第二可变电源端VCH2提供低电平电源电压。
由于预充信号输入端INPUT处于高电平，则第一晶体管M1导通，预充信号输入端INPUT对PU节点进行预充电，上拉节点PU预充电至高电平，此时第三晶体管M3和第七晶体管M7导通。由于复位信号输入端RESET处于低电平，则第二晶体管M2截止。
与此同时，由于第一可变电源端VCH1提供高电平电源电压，则第四晶体管M4导通，但是又因为第七晶体管M7导通，则此时第四晶体管M4相当于大电阻，第一可变电源端VCH1无法通过第四晶体管M4来对第一下拉节点P1充电，相应地，恒压电源端VSS可通过第七晶体管M7来对第一下拉节点P1进行充电，第一下拉节点P1处于低电平状态。在第一下拉节点P1处于低电平的状态下，第八晶体管M8、第十晶体管M10、第十二晶体管M12均截止。
此外，由于第二可变电源端VCH2提供低电平电源电压，则第六晶体管M6截止，第二下拉节点P2维持上一阶段的低电平状态。在第二下拉节点P2处于低电平的状态下，第五晶体管M5、第九晶体管M9均截止。
在第三晶体管M3导通且时钟控制信号线CLK提供低电平信号的情况下，信号输出端OUT输出低电平信号。
第二阶段t2(又称为驱动阶段)：预充信号输入端INPUT处于低电平，复位信号输入端RESET处于低电平，时钟控制信号线CLK提供高电平信号，第一可变电源端VCH1提供高电平电源电压，第二可变电源端VCH2提供低电平电源电压。
由于预充信号输入端INPUT处于低电平，则第一晶体管M1截止。第三晶体管M3维持上一阶段的开启状态，在时钟控制信号线CLK提供高电平信号的情况下，信号输出端OUT输出高电平信号，以对外接的结构进行驱动。
在第二阶段t2中，第二晶体管M2、第四晶体管M4～第十二晶体管M12均维持在第一阶段的状态。
需要说明的是，由于电容C1的第二端的电压由低电平状态跳变为高电平状态，在电容C1的自举作用下，电容C1的第一端(上拉节点PU)电压会被进一步提升。
第三阶段t3(又称为复位阶段)：预充信号输入端INPUT处于低电平，复位信号输入端RESET处于高电平，时钟控制信号线CLK提供高电平信号，第一可变电源端VCH1提供高电平电源电压，第二可变电源端VCH2提供低电平电源电压。
由于复位信号输入端RESET处于高电平，则第二晶体管T2开启，恒压电源端VSS将上拉节点PU的电位拉低，上拉节点PU复位为低电平状态。在上拉节点PU处于低电平的状态下，第三晶体管M3和第七晶体管M7均截止。
在第七晶体管M7截止的情况下，由于第一可变电源端VCH1提供高电平电源电压，则第四晶体管M4导通，此时第一可变电源端VCH1对第一下拉节点P1进行充电，使得第一下拉节点P1处于高电平状态。在第一下拉节点P1处于高电平的状态下，第八晶体管M8、第十晶体管M10、第十二晶体管M12均导通。在第十晶体管M10导通的情况下，第二下拉节点P2维持低电平，相应地，第五晶体管M5和第九晶体管M9维持截止状态。
需要说明的是，在第三阶段t3中，第一晶体管M1、第四晶体管M4和第六晶体管M6均维持在第二阶段t2中的状态。
在第十二晶体管M12导通的情况下，恒压电源端VSS通过第十二晶体管M12与信号输出端OUT连通，信号输出端OUT输出低电平信号。
第四阶段t4(又称为维持阶段)：预充信号输入端INPUT处于低电平，复位信号输入端RESET处于低电平，时钟控制信号线CLK交替提供高、低电平信号，第一可变电源端VCH1提供高电平电源电压，第二可变电源端VCH2提供低电平电源电压。
在第四阶段t4中，第一晶体管M1～第十二晶体管M12均维持在第三阶段t3中的状态。此时，恒压电源端VSS通过第十二晶体管M12与信号输出端OUT连通，信号输出端OUT输出低电平信号。
此外，由于第三晶体管T3处于截止状态，因此时钟控制信号线CLK中提供的信号不会影响信号输出端OUT的输出。
需要说明的是，在本实施例中，第四阶段的维持时长可预先设置，且第四阶段的时长必须小于T-t，其中T为系统预先为移位寄存器设置的驱动周期，t为在一个驱动周期内第一阶段、第二阶段、第三阶段的时长之和。即在下一个预充信号(预充信号输入端INPUT处于高电平)输入之前，第四阶段t4必须结束。
第五阶段t5(又称为输出控制阶段)：预充信号输入端INPUT交替处于高、低电平，复位信号输入端RESET交替处于高、低电平，时钟控制信号线CLK交替提供高、低电平信号，第一可变电源端VCH1提供低电平电源电压，第二可变电源端VCH2提供高电平电源电压。
由于第一可变电源端VCH1提供低电平电源电压，则第四晶体管M4截止。在进入第五阶段t5的初始时刻，第一下拉节点P1为高电平，但是第一下拉节点P1会通过第四晶体管M4放电，直至第一下拉节点P1处于低电平状态。在第一下拉节点P1处于低电平的状态下，第八晶体管M8、第十晶体管M10、第十二晶体管M12均截止。
由于第二可变电源端VCH2提供高电平电源电压，则第六晶体管M6导通，在第十晶体管M10截止的情况下，第二可变电源端VCH2对第二下拉节点P2进行充电，第二下拉逐步上升至高电平状态，相应地，第五晶体管M5、第九晶体管M9导通。
在第五晶体管M5导通的情况下，恒压电源端VSS可维持上拉节点PU处于低电平状态，相应地，第三晶体管M3维持截止，时钟控制信号线CLK中提供的信号不会通过第三晶体管M3。
在第九晶体管M9导通的情况下，恒压电源端VSS可通过第九晶体管M9与信号输出端OUT连通，信号输出端OUT输出低电平。
需要说明的是，在第五阶段中，即便预充信号输入端INPUT为高电平状态而使得第一晶体管M1导通，但是由于第五晶体管M5处于持续导通状态，此时第一晶体管M1等效于大电阻，因此预充信号输入端INPUT无法将上拉节点PU拉高，所以第三晶体管M3也不会导通。
由此可见，当本级移位寄存器处于第五阶段t5时，无论预充信号输入端INPUT是否输入有预充信号，本级移位寄存器均输出低电平信号，从而使得移位寄存器的输出高电平的频率减小(驱动周期变长)，即驱动频率减小。
需要说明的是，在本实施例中，第五阶段的维持时长可通过对第一可变电源端VCH1和第二可变电源端VCH2提供的电源电压进行控制。
第六阶段t6(又称为等待阶段)：预充信号输入端INPUT处于低电平，复位信号输入端RESET处于低电平，时钟控制信号线CLK交替提供高、低电平信号，第一可变电源端VCH1提供高电平电源电压，第二可变电源端VCH2提供低电平电源电压。
由于预充信号输入端INPUT和复位信号输入端RESET均处于低电平，则上拉节点PU维持上一阶段的低电平状态，第三晶体管M3和第七晶体管M7截止。
由于第二可变电源端VCH2提供低电平电源电压，则第六晶体管M6截止。在进入第六阶段的初始时刻，第二下拉节点P2为高电平状态，但是第二下拉节点P2通过第六晶体管M6放电，使第二下拉节点P2的电压下降至低电平状态。
由于第一可变电源端VCH1提供高电平电源电压，则第四晶体管M4导通，在第七晶体管M7截止的情况下，第一可变电源端VCH1对第一下拉节点P1充电，第一下拉节点P1上升为高电平状态，相应地，第八晶体管M8、第十晶体管M10、第十二晶体管M12均导通。
在第十二晶体管M12导通的情况下，恒压电源端VSS可通过第十二晶体管M12与信号输出端OUT连通，信号输出端OUT输出低电平。
在第六阶段t6结束后，本级移位寄存器接收上一级移位寄存器输出的预充信号，本级移位寄存器再次进入第一阶段t1。
由上述内容可见，本实施例的技术方案可通过对第一可变电源端和第二可变电源端提供的电源电压进行控制，以使得本级移位寄存器持续处于输出控制阶段输出低电平信号，从而使得移位寄存器的输出高电平的频率减小，即驱动频率减小。
实施例三
图4为本发明实施例三提供的一种移位寄存器的驱动方法的流程图，如图4所示，其中，该移位寄存器采用上述实施例一或实施例二提供的移位寄存器，该移位寄存器的驱动方法包括：
步骤S1、预充复位模块在预充信号输入端所输入的预充信号的控制下对上拉节点进行预充电。
步骤S2、上拉模块在上拉节点的电位的控制下将时钟控制信号线中的时钟控制信号发送至信号输出端，信号输出端输出驱动电压。
步骤S3、预充复位模块在复位信号输入端所输入的复位信号的控制下对上拉节点进行复位，第二下拉模块在第一下拉节点和第二下拉节点的电位的控制下将信号输出端的电位下拉。
步骤S4、第一下拉控制模块和第二下拉控制控制模块控制第一下拉节点和第二下拉节点的电位，第一下拉模块在第一下拉节点和第二下拉节点的电位的控制下将上拉节点的电位下拉，以防止预充复位模块在预充信号的控制下对上拉节点进行预充电。
在步骤S4中，当第一下拉模块将上拉节点的电位下拉时，即便预充复位模块接收到上一级移位寄存器输出预充信号，此时由于上拉节点电位过低，上拉节点不会因预充电而上升，即上拉节点维持低电平，信号输出端维持输出低电平。由此可见，通过步骤S4可使得移位寄存器的输出高电平的频率减小，即移位寄存器驱动频率减小。
需要说明的是，对于上述各步骤的具体描述，可参见上述实施例一和实施例二中的相应内容，此处不再赘述。
实施例四
本发明实施例四提供了一种栅极驱动电路，该栅极驱动电路包括：若干个级连的移位寄存器，其中至少一个移位寄存器采用上述实施例一或实施例二提供的移位寄存器，具体内容可参见上述实施例一和实施例二中的描述，此处不再赘述。
在本实施例提供的栅极驱动电路中，每一级移位寄存器中的最后一个输出扫描信号的信号输出端，与后一级移位寄存器的预充信号输入端连接；每一级移位寄存器中的第一个输出扫描信号的信号输出端，与前一级移位寄存器的复位信号输入端连接。
实施例五
本发明实施例五提供了一种显示装置，该显示装置包括：栅极驱动电路，该栅极驱动电路采用上述实施例四中提供的栅极驱动电路，具体内容可参见上述实施例四中的描述，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：预充复位模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块和上拉模块，所述预充复位模块、所述第一下拉控制模块、所述上拉模块连接于上拉节点，所述第一下拉控制模块、所述第一下拉模块、所述第二下拉模块连接于第一下拉节点，所述第二下拉模块、所述第一下拉模块、所述第二下拉模块连接于第二下拉节点，所述第二下拉控制模块还与所述第一下拉节点连接；
所述预充复位模块用于在预充信号输入端所输入的预充信号和复位信号输入端所输入的复位信号的控制下，对所述上拉节点进行预充电或复位；
所述第一下拉控制模块用于在所述上拉节点的电位的控制下，对所述第一下拉节点的电位进行控制；
所述第二下拉控制模块用于在所述第一下拉节点的电位的控制下，对所述第二下拉节点的电位进行控制；
所述第一下拉模块用于在所述第一下拉节点和所述第二下拉节点的电位的控制下，将所述上拉节点的电位下拉；
所述第二下拉模块用于在所述第一下拉节点和所述第二下拉节点的电位的控制下，将信号输出端的电位下拉；
所述上拉模块用于在所述上拉节点的电位的控制下，将所述信号输出端的电位上拉。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉控制模块包括：第四晶体管和第七晶体管；
所述第四晶体管的控制极与所述第四晶体管的第一极连接，所述第四晶体管的第一极与第一可变电源端连接，所述第四晶体管的第二极与所述第一下拉节点连接；
所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与所述第一下拉节点连接，所述第七晶体管的第二极与恒压电源端连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉控制模块包括：第六晶体管和第十晶体管；
所述第六晶体管的控制极与所述第六晶体管的第一极连接，所述第六晶体管的第一极与第二可变电源端连接，所述第六晶体管的第二极与所述第二下拉节点连接；
所述第十晶体管的控制极与所述第一下拉节点连接，所述第十晶体管的第一极与所述第二下拉节点连接，所述第十晶体管的第二极与恒压电源端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块包括：第五晶体管和第八晶体管；
所述第五晶体管的控制极与第二下拉节点连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与恒压电源端连接；
所述第八晶体管的控制极与第一下拉节点连接，所述第八晶体管的第一极与所述上拉节点连接，所述第八晶体管的第二极与恒压电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块包括：第九晶体管和第十二晶体管；
所述第九晶体管的控制极与第二下拉节点连接，所述第九晶体管的第一极与所述信号输出端连接，所述第九晶体管的第二极与恒压电源端连接；
所述第十二晶体管的控制极与第一下拉节点连接，所述第十二晶体管的第一极与所述信号输出端连接，所述第十二晶体管的第二极与恒压电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位模块包括：预充单元和复位单元；
所述预充单元，用于在预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电；
所述复位单元，用于在复位信号输入端所输入的复位信号的控制下对所述上拉节点的电位进行复位；
所述预充单元包括：第一晶体管；
所述第一晶体管的控制极与所述预充信号输入端连接，所述第一晶体管的第一极与所述预充信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述复位单元包括：第二晶体管；
所述第二晶体管的控制极与所述复位信号输入端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与恒压电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述上拉模块包括：第三晶体管和电容；
所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体管的第一极与时钟控制信号线连接，所述第三晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接。
8.一种栅极驱动电路，其特征在于，包括：若干个级连的移位寄存器，至少一个所述移位寄存器采用上述权利要求1至7中任一的所述移位寄存器。
9.一种显示装置，其特征在于，包括：如上述权利要求8所述的栅极驱动电路。
10.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-7中任一所述的移位寄存器，所述驱动方法包括：
所述预充复位模块在所述预充信号输入端所输入的预充信号的控制下对所述上拉节点进行预充电；
所述上拉模块在所述上拉节点的电位的控制下将时钟控制信号线中的时钟控制信号发送至所述信号输出端，所述信号输出端输出驱动电压；
所述预充复位模块在复位信号输入端所输入的复位信号的控制下对所述上拉节点进行复位，所述第二下拉模块在所述第一下拉节点和所述第二下拉节点的电位的控制下将信号输出端的电位下拉；
所述第一下拉控制模块和所述第二下拉控制控制模块控制所述第一下拉节点和所述第二下拉节点的电位，所述第一下拉模块在所述第一下拉节点和所述第二下拉节点的电位的控制下将所述上拉节点的电位下拉，以防止所述预充复位模块在所述预充信号的控制下对所述上拉节点进行预充电。
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