CN205028636U - 移位寄存器单元、栅极驱动装置和显示装置 - Google Patents

Abstract

本实用新型提供一种移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，能够提高栅极驱动电路的稳定性，从而可靠地进行显示。所述移位寄存器单元包括：输入模块；上拉模块；第一下拉控制信号生成模块，在第一信号为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点的电位；第二下拉控制信号生成模块，在第二信号为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点的电位，其中第一信号与第二信号交替成为高电平；下拉模块，根据第一下拉控制节点的电位和第二下拉控制节点的电位对驱动输出信号进行下拉。

Description

移位寄存器单元、栅极驱动装置和显示装置

技术领域

本实用新型涉及显示领域，具体涉及移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置。

背景技术

目前，显示装置得到了广泛的应用。在薄膜晶体管液晶显示器TFT-LCD(ThinFilmTransistor-liquidcrystalDisplay)中，通过栅极驱动装置对像素区域的各个薄膜晶体管的栅极提供栅极驱动信号。在GOA技术(GateDriveronArray或者GateOnArray，阵列基板行驱动)中，在液晶显示器的阵列基板上通过阵列工艺形成栅极驱动装置，从而能够降低成本、简化工序。

在采用GOA技术形成的栅极驱动装置包括多个移位寄存器单元，每个移位寄存器单元与像素区域的薄膜晶体管的栅线连接。具体地，各个移位寄存器单元分别与按行形成的像素区域的薄膜晶体管的栅线连接，通过各个移位寄存器单元输出的驱动输出信号，对相应的行的薄膜晶体管进行导通/截止等控制。例如，在某个移位寄存器单元输出高电平的驱动输出信号时，与其连接的行的薄膜晶体管被导通。然后，被导通的行的薄膜晶体管根据数据驱动装置输出的信号而进行亮度控制。

如上，在显示装置中，在移位寄存器单元无法正常工作时，显示装置无法进行正常的显示。因此，移位寄存器单元的稳定性要求变高。

发明内容

本实用新型鉴于上述问题而完成，其目的在于提供一种移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，能够提高栅极驱动电路的稳定性，从而可靠地进行显示。

根据本实用新型的第一方面，提供一种移位寄存器单元。所述移位寄存器单元包括：输入模块，与驱动输入信号的输入端、时钟信号的输入端、上拉控制节点连接，配置来根据所述驱动输入信号和所述时钟信号来控制所述上拉控制节点的电位；上拉模块，与高电平直流信号的输入端、所述上拉控制节点、驱动输出信号的输出端连接，配置来根据所述上拉控制节点的电位对所述驱动输出信号进行上拉；第一下拉控制信号生成模块，与第一信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第一下拉控制节点连接，配置来在所述第一信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第一下拉控制节点的电位；第二下拉控制信号生成模块，与第二信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第二下拉控制节点连接，配置来在第二信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第二下拉控制节点的电位，其中所述第一信号与所述第二信号交替成为高电平；下拉模块，与所述第一下拉控制节点、所述第二下拉控制节点连接，配置来根据所述第一下拉控制节点的电位和所述第二下拉控制节点的电位对所述驱动输出信号进行下拉。

根据本实用新型的第二方面，提供一种栅极驱动装置。所述栅极驱动装置包括：N个如上所述的移位寄存器单元。其中，N为大于1的自然数。第n个移位寄存器单元的驱动输入信号的输入端与第n-1个移位寄存器单元的驱动输出信号的输出端连接，其中，1<n<＝N。第1个移动寄存器模块的驱动输入信号的输入端与起始信号的输出端连接。

根据本实用新型的第三方面，提供一种显示装置。所述显示装置包括：显示面板；配置来对显示面板输出驱动输出信号的如上所述的栅极驱动装置。

根据本实用新型的移位寄存器单元、包括该移位寄存器单元的栅极驱动装置、以及包括该栅极驱动装置的显示装置，根据第一信号和第二信号，交替地通过第一下拉控制信号生成模块和第二下拉控制信号生成模块生成用于控制所述下拉模块的下拉控制信号，因此能够有效地避免第一下拉控制节点和第二下拉控制节点的占空比过高而导致的下拉模块的老化。由此，能够提高移位寄存器单元、栅极驱动装置和显示装置的稳定性。

附图说明

图1是在本实用新型中应用的直流驱动方式的移位寄存器单元的电路图。

图2是图1所示的移位寄存器单元的电路中的各个节点的波形图。

图3是本实用新型的实施方式的移位寄存器单元的功能框图。

图4是本实用新型的实施例的移位寄存器单元的具体电路图。

图5是图4所示的移位寄存器单元的电路中的节点的波形图。

图6是图4所示的移位寄存器单元的电路中的节点的波形图。

图7是本实用新型的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。

图8是本实用新型的实施方式的包括栅极驱动装置的显示装置的功能框图。

具体实施方式

下面，参照附图来具体说明本实用新型的实施方式。提供以下参照附图的描述，以帮助对由权利要求及其等价物所限定的本实用新型的示例实施方式的理解。其包括帮助理解的各种具体细节，但它们只能被看作是示例性的。因此，本领域技术人员将认识到，可对这里描述的实施方式进行各种改变和修改，而不脱离本实用新型的范围和精神。而且，为了使说明书更加清楚简洁，将省略对本领域熟知功能和构造的详细描述。

在本实用新型的实施方式中采用的薄膜晶体管是源极和漏极对称的，所有其源极和漏极在名称上可以互换。此外，按照薄膜晶体管的特性区分可以将薄膜晶体管分为N型晶体管或P型晶体管。在以下的说明中，以N型晶体管为例展开说明，但是也可以采用P型晶体管。此外，在采用P型晶体管时，本领域技术人员能够根据所采用的晶体管的类型，对各个输入端的输入信号进行相应的调整。

首先，参照图1和图2来说明DC驱动方式的移位寄存器单元。图1是在发明中应用的直流驱动方式的移位寄存器单元1的电路图。图2是图1所示的移位寄存器单元1的电路中的各个节点的波形图。

图1所示的移位寄存器单元1包括输入模块11、上拉模块12、下拉控制信号生成模块13和下拉模块14。

输入模块11与驱动输入信号的输入端INPUT、时钟信号的输入端CLK、上拉控制节点PU连接，配置来根据驱动输入信号INPUT和时钟信号CLK来控制上拉控制节点PU的电位。

具体地，输入模块11包括第一薄膜晶体管T1，其漏极和栅极与驱动输入信号的输入端INPUT连接，其源级与上拉控制节点PU连接；第二薄膜晶体管T2，其漏极和栅极与时钟信号的输入端CLK连接；电容C1，其一端与第二薄膜晶体管T2的源级连接，其另一端与上拉控制节点PU连接。

在驱动输入信号的输入端INPUT的信号为高电平时，第一薄膜晶体管T1被导通。因此，驱动输入信号的输入端INPUT的信号传递到上拉控制节点。反之，在驱动输入信号的输入端INPUT的信号为低电平时，第一薄膜晶体管T1被截止，因此无法向上拉控制节点PU传递驱动输入信号的输入端INPUT的信号。

同样，在时钟信号的输入端CLK的信号为高电平时，第二薄膜晶体管T2被导通。因此，时钟信号的输入端CLK的信号传递到上拉控制节点PU。反之，在时钟信号的输入端CLK的信号为低电平时，第二薄膜晶体管T2被截止，因此无法向上拉控制节点PU传递时钟信号的输入端CLK的信号。

此外，通过电容C1，在上拉控制节点PU的电位能够被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。

具体地，如图2所示，在第一周期～第二周期中，由于时钟信号的输入端CLK的信号为低电平，第二薄膜晶体管T2被截止，因此上拉控制节点PU的电位与驱动输入信号的输入端INPUT的信号相同。在第三周期中，由于通过时钟信号的输入端CLK的信号为高电平，第二薄膜晶体管T2被导通，因此上拉控制节点T4的电位在电容C1的作用下被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。根据图2可知，第三周期中的上拉控制节点PU的电位为第二周期中的上拉控制节点PU的电位的两倍。

上拉模块12与高电平直流信号的输入端DCH、上拉控制节点PU、驱动输出信号的输出端OUTPUT连接，配置来根据上拉控制节点PU的电位对驱动输出信号进行上拉。

具体地，上拉模块12包括第三薄膜晶体管T3，其漏极与高电平直流信号的输入端DCH连接，其栅极与上拉控制节点PU连接，其源级与驱动输出信号的输出端OUTPUT连接。

可选择性地，第三薄膜晶体管T3构成为，在上拉控制节点PU的电位大于导通电压的情况下被导通。如图2所示，由于第一周期中的上拉控制节点PU的电位小于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被截止。因此，从驱动输出信号的输出端OUTPUT的信号为低电平。此外，在第二周期和第三周期中，由于上拉控制节点PU的电位大于等于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被导通。进而，在连接到第三晶体管T3的漏极的高电平直流信号的输入端DCH的信号的作用下，如图2所示，从驱动输出信号的输出端OUTPUT的电位为上拉控制节点PU的电位的一半。

下拉控制信号生成模块13与高电平直流信号的输入端、驱动输入信号的输入端INPUT、上拉控制节点PU、下拉控制节点PD连接，配置来驱动输入信号、上拉控制节点PU的电位来控制下拉控制节点PD的电位。

具体地，下拉控制信号生成模块13包括第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管16。其中，第十四薄膜晶体管T14的漏极和栅极与高电平直流信号的输入端连接，其源级与下拉控制节点PD连接。由此，若下述的第十五薄膜晶体管T15或第十六薄膜晶体管T16没有被导通，则下拉控制节点PD保持在高电平。

第十五薄膜晶体管T15的漏极与下拉控制节点PD连接，栅极与驱动输入信号的输入端INPUT连接，源级与低电平信号输入端VSS连接。由此，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第十五薄膜晶体管T15被导通，由此能够将下拉控制节点PD控制在低电平。此外，第十六薄膜晶体管漏极与下拉控制节点PD连接，栅极与上拉控制节点PU连接，源级与低电平信号输入端连接。由此，在上拉控制节点PU为高电平的情况下，第十六薄膜晶体管T16被导通，由此能够将下拉控制节点PD控制在低电平。

具体地，如图2所示，在第一周期～第三周期中，驱动输入信号的输入端INPUT的信号成为高电平和/或上拉控制节点PD的信号成为高电平，因此在第一周期～第三周期中，下拉控制节点PD控制在低电平。此外，在其他周期(例如第四周期)中，驱动输入信号的输入端INPUT的信号和上拉控制节点PD的信号都是低电平，第十五薄膜晶体管T15和第十六薄膜晶体管T16的被截止，因此下拉控制节点PD在高电平直流信号的作用下保持在高电平。

此外，在移位寄存器单元1工作期间，由于驱动输入信号的输入端INPUT的信号和上拉控制节点PD的信号通常保持在低电平，由此导致下拉控制节点PD长期保持在低电平，即下拉控制节点PD的占空比非常大(大约99.7％)。当然，该占空比的数值仅仅是一例，根据在栅极驱动装置中包含的移位寄存器单元的数目、栅极驱动装置与显示面板的连接方式等相关。

下拉模块14与下拉控制节点PD连接，配置来根据下拉控制节点PD的电位对驱动输出信号进行下拉。

具体地，下拉模块14包括第十七薄膜晶体管T17和第十八薄膜晶体管T18。在该实施例中，第十七薄膜晶体管T17的漏极与驱动输出信号的输出端OUTPUT连接，源级与低电平信号输入端VSS连接，栅极与下拉控制节点PD连接。由此，在下拉控制节点PD为高电平时，第十七薄膜晶体管T17被导通，因此驱动输出信号的输出端OUTPUT能够有效地保持在低电平。

此外，在该实施例中，第十八薄膜晶体管T18的漏极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接，栅极与下拉控制节点PD连接。由此，在下拉控制节点PD为高电平时，第十八薄膜晶体管T18被导通，因此上拉控制节点PU的电位能够有效地保持在低电平。如上所述，在上拉控制节点PU为低电平时，由于上拉控制节点PU的电位小于第三薄膜晶体管T3的导通电压，使得从驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。

具体地，如图2所示，在除了第一周期～第三周期的其他周期(例如第四周期)中，在下拉模块14的作用下，驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。

此外，在该实施例中以下拉模块14同时对上拉控制节点PU和驱动输出信号的输出端OUTPUT进行下拉的情况为例进行了说明，但是本实用新型不限定于此，可以根据需要仅对上拉控制节点PU或驱动输出信号的输出端OUTPUT进行下拉。此时，下拉模块14也可以仅包括第十七薄膜晶体管T17或第十八薄膜晶体管T18。

下面，参照图3至图6来说明本实用新型的实施方式的移位寄存器单元。图3是表示图3是本实用新型的实施方式的移位寄存器单元的功能框图。图4是本实用新型的实施例的移位寄存器单元的具体电路图。

如图3所示，本实用新型的实施方式的移位寄存器单元2包括输入模块21、上拉模块22、第一下拉控制信号生成模块23、第二下拉控制信号生成模块24和下拉模块25。其中，通过配置多个本实用新型的实施方式的移位寄存器单元2，从而构成显示装置中的栅极驱动装置。

输入模块21与驱动输入信号的输入端INPUT、时钟信号的输入端CLK、上拉控制节点PU连接，配置来根据驱动输入信号INPUT和时钟信号CLK来控制上拉控制节点PU的电位。参照图4，输入模块21可以包括第一薄膜晶体管T1、第二薄膜晶体管T2、电容C1。其中，第一薄膜晶体管T1、第二薄膜晶体管T2、电容C1的连接结构与图2相同，在此不进行重复的说明。

具体地，通过第一薄膜晶体管T1、第二薄膜晶体管T2，能够将驱动输入信号和时钟信号传递到上拉控制节点PU。此外，通过电容C1，在上拉控制节点PU的电位能够被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。

具体地，参照图5，在第一周期～第二周期中，由于时钟信号的输入端CLK的信号为低电平，第二薄膜晶体管T2被截止，因此上拉控制节点PU的电位与驱动输入信号的输入端INPUT的信号相同。在第三周期中，由于通过时钟信号的输入端CLK的信号为高电平，第二薄膜晶体管T2被导通，因此上拉控制节点T4的电位在电容C1的作用下被控制为驱动输入信号INPUT的信号加上时钟信号CLK的信号后的电位。根据图5可知，第三周期中的上拉控制节点PU的电位为第二周期中的上拉控制节点PU的电位的两倍。其中，在本实用新型的实施方式的说明中，为了方便说明，以驱动输入信号成为高电平的起始周期称为第一周期。

在这里，本实用新型的实施方式的输入模块21不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成输入模块21，也可以以其他的连接方式构成输入模块21，只要输入模块21能够将驱动输入信号的输入端INPUT的信号和时钟信号的输入端CLK的信号传递到上拉控制节点即可。

此外，如图4所示构成输入模块21的情况下，可选择性地，在第一周期～第二周期中，驱动输入信号成为高电平，然后在第三周期中，从时钟信号的输入端CLK输入的信号成为高电平。即，时钟信号成为高电平的期间被设置为紧随驱动输入信号成为高电平的期间。由此，能够通过后述的上拉模块22，方便地生成对驱动输入信号进行移位后的驱动输出信号。

上拉模块22与高电平直流信号的输入端DCH、上拉控制节点PU、驱动输出信号的输出端OUTPUT连接，配置来根据上拉控制节点PU的电位对驱动输出信号进行上拉。参照图4，上拉模块22例如包括第三薄膜晶体管T3。其中，第三薄膜晶体管T3的连接结构与图2相同，在此不进行重复的说明。

具体地，通过第三薄膜晶体管T3，根据上拉控制节点PU的电位而从驱动输出信号的输出端OUTPUT输出对驱动输入信号移位后的驱动输出信号。例如，第三薄膜晶体管T3构成为，在上拉控制节点PU的电位大于导通电压的情况下被导通。如图5所示，由于第一周期中的上拉控制节点PU的电位小于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被截止。因此，从驱动输出信号的输出端OUTPUT的信号为低电平。此外，在第二周期和第三周期中，由于上拉控制节点PU的电位大于等于第三薄膜晶体管T3的导通电压，因此第三薄膜晶体管T3被导通。进而，在连接到第三晶体管T3的漏极的高电平直流信号的输入端DCH的信号的作用下，如图5所示，从驱动输出信号的输出端OUTPUT的电位为上拉控制节点PU的电位的一半。

在这里，本实用新型的实施方式的上拉模块22不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成上拉模块，也可以以其他的连接方式构成上拉模块22，只要上拉模块22能够根据上拉控制节点PU的电位而从驱动输出信号的输出端OUTPUT输出对驱动输入信号移位后的驱动输出信号即可。

例如，在图4所示的上拉模块22中，第三薄膜晶体管T3的导通电压被设置为大于第一周期中的上拉控制节点PU的电位，从而实现了对驱动输出信号进行移位的功能。但是，也可以通过其他的方式或电路，根据上拉控制节点PU的电位而生成适当的驱动输出信号。再如，在图4所示的上拉模块中，通过将上拉控制节点PU连接到驱动输出信号的输出端OUTPUT，从而能够在第二周期和第三周期中得到其电位为上拉控制节点PU的电位的一半的驱动输出信号。当然，也可以在上拉控制节点PU与驱动输出信号的输出端OUTPUT之间设置电容，从而根据上拉控制节点PU的电位而生成适当的驱动输出信号。

此外，在结合图1和图2说明的移位寄存器单元1中，下拉控制节点PD的占空比非常大，长期处于高电平。由此，构成下拉模块16的薄膜晶体管(例如，第十七薄膜晶体管T17)长期处于导通的状态，从而导致构成下拉模块16的薄膜晶体管容易产生老化。在构成下拉模块16的薄膜晶体管老化时，移位寄存器单元1的稳定性无法得到保障，进而对栅极驱动装置、以及显示装置的工作稳定性也带来不良影响。

相对于此，在本实用新型的实施方式中，第一下拉控制信号生成模块23、第二下拉控制信号生成模块24来分别生成下拉控制信号，并且下拉模块25在由第一下拉控制信号生成模块23、第二下拉控制信号生成模块24分别生成的下拉控制信号的控制下对驱动输出信号进行下拉。从而，能够有效地避免下拉控制节点的电位的占空比过大，从而能够避免构成下拉模块25的薄膜晶体管处于长期导通的状态。由此，能够避免构成下拉模块25的薄膜晶体管快速老化，增加了移位寄存器单元2的稳定性。

具体地，第一下拉控制信号生成模块23与第一信号的输入端DC1、驱动输入信号的输入端INPUT、上拉控制节点PU、第一下拉控制节点PD1连接，配置来在第一信号DC1为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点PD1的电位。

例如，参考图4，第一下拉控制信号生成模块23包括第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6。其中，第四薄膜晶体管T4的漏极和栅极与第一信号的输入端DC1连接，源级与第一下拉控制节点PD1连接；第五薄膜晶体管T5的漏极与第一下拉控制节点PD1连接，栅极与驱动输入信号的输入端INPUT连接，源级与低电平信号输入端VSS连接；第六薄膜晶体管T6的漏极与第一下拉控制节点PD1连接，栅极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接。

由此，在本实用新型的实施方式中，在第一信号为高电平时，第四薄膜晶体管T4被导通，从而在第五薄膜晶体管T5和第六薄膜晶体管T6截止的情况下，将第一下拉控制节点PD1保持在高电平。在第一信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第五薄膜晶体管T5被导通，由此能够将第一下拉控制节点PD1控制在低电平。同样，在第一信号为高电平期间，在上拉控制节点PU为高电平的情况下，第六薄膜晶体管T6被导通，由此能够将第一下拉控制节点PD1控制在低电平。

在图5中，以第一信号为高电平的情形为例表示了各个节点的波形。参考图5，在第一周期～第三周期中，驱动输入信号的输入端INPUT的信号成为高电平和/或上拉控制节点PD的信号成为高电平，因此在第一周期～第三周期中，第一下拉控制节点PD1控制在低电平。此外，在其他周期(例如第四周期)中，驱动输入信号的输入端INPUT的信号和上拉控制节点PD的信号都是低电平，第五薄膜晶体管T5和第六薄膜晶体管T6被截止，因此第一下拉控制节点PD1在高电平直流信号的作用下保持在高电平。

在这里，本实用新型的实施方式的第一下拉控制信号生成模块23不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成第一下拉控制信号生成模块23，也可以以其他的连接方式构成第一下拉控制信号生成模块23，只要第一下拉控制信号生成模块23在第一信号DC1为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第一下拉控制节点PD1的电位即可。

第二下拉控制信号生成模块24与第二信号的输入端DC2、驱动输入信号的输入端INPUT、上拉控制节点PU、第二下拉控制节点PD2连接，配置来在第二信号DC2为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点的电位。

例如，参考图4，第二下拉控制信号生成模块24包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9。其中，第七薄膜晶体管T7的漏极和栅极与第二信号的输入端DC2连接，源级与第二下拉控制节点PD2连接；第八薄膜晶体管T8的漏极与第二下拉控制节点PD2连接，栅极与驱动输入信号的输入端INPUT连接，其源级与低电平信号输入端VSS连接；第九薄膜晶体管T9的漏极与第二下拉控制节点PD2连接，栅极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接。

由此，在本实用新型的实施方式中，在第二信号为高电平时，第七薄膜晶体管T7被导通，从而在第八薄膜晶体管T8和第九薄膜晶体管T9截止的情况下，将第二下拉控制节点PD2保持在高电平。在第二信号为高电平期间，在驱动输入信号的输入端INPUT的信号为高电平的情况下，第八薄膜晶体管T8被导通，由此能够将第二下拉控制节点PD2控制在低电平。同样，在第二电平为高电平期间，在上拉控制节点PU为高电平的情况下，第九薄膜晶体管T9被导通，由此能够将第二下拉控制节点PD2控制在低电平。

在图5所示的波形图中，以第一信号为高电平且第二信号为低电平的情形为例，表示了各个节点的波形。参考图5，由于第二信号为低电平，第七薄膜晶体管T7被截止，因此第二下拉控制节点PD2保持在低电平。假设第二信号为高电平的情况下，第二下拉控制节点PD2与第一下拉控制节点PD1相同地，在第一周期～第三周期中成为低电平，在其他周期(例如第四周期)中保持在高电平。

在这里，本实用新型的实施方式的第二下拉控制信号生成模块24不限定于图4所示的结构，也可以采用其他的结构。例如，通过其他的元件(例如二极管)等构成第二下拉控制信号生成模块24，也可以以其他的连接方式构成第二下拉控制信号生成模块24，只要第二下拉控制信号生成模块24在第二信号DC2为高电平期间，根据驱动输入信号、上拉控制节点的电位来控制第二下拉控制节点PD2的电位即可。

在本实用新型的实施方式中，第一信号DC1与第二信号DC2交替成为高电平。具体地，如图6所示，在第一信号DC1处于高电平的时刻，第二信号DC2处于低电平。相反，在第一信号DC1处于低电平的时刻，第二信号DC2处于高电平。其中，在图6中，以第一信号DC1和第二信号DC2的占空比分别为50％为例，图示了第一信号DC1和第二信号DC2的波形。但是，在本实用新型的实施方式中，也可以对第一信号DC1和第二信号DC2的占空比进行调整，只要能够保证第一信号DC1与第二信号DC2交替成为高电平。

如上所述，第一下拉控制信号生成模块23在第一信号为高电平的期间进行动作，第二下拉控制信号生成模块24在第二信号为高电平的期间进行动作，因此在第一信号DC1与第二信号DC2交替成为高电平的情况下，第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行动作。

为了确保第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行动作，在本实用新型的实施方式中可选择性地，第一下拉控制信号生成模块23包括第十薄膜晶体管T10，第二下拉控制信号生成模块24包括第十一薄膜晶体管T11。

参考图4，第十薄膜晶体管T10漏极与第一下拉控制节点PD1连接，栅极与第二下拉控制节点PD2连接，源级与低电平信号输入端VSS连接。第十一薄膜晶体管T11的漏极与第二下拉控制节点PD2连接，栅极与第一下拉控制节点PD1连接，源级与低电平信号输入端VSS连接。

由此，在第二信号成为高电平而第二下拉控制节点PD2成为高电平时，第十薄膜晶体管T10被导通，同时第二下拉控制信号生成模块24进行工作。在第十薄膜晶体管T10被导通时，能够有效地将第一下拉控制节点PD1保持在低电平，从而保证第一下拉控制信号生成模块23不进行工作。同样，在第一信号成为高电平而第一下拉控制节点PD1成为高电平时，第十一薄膜晶体管T11被导通，同时第一下拉控制信号生成模块23进行工作。在第十薄膜晶体管T11被导通时，能够有效地将第二下拉控制节点PD2保持在低电平，从而保证第二下拉控制信号生成模块24不进行工作。

如上所述，通过第一下拉控制信号生成模块23包括第十薄膜晶体管T10，第二下拉控制信号生成模块24包括第十一薄膜晶体管T11，从而能够在第一信号DC1和第二信号DC2交替成为高电平时，可靠地保证第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行工作。

下拉模块25与第一下拉控制节点PD1、第二下拉控制节点PD2连接，配置来根据第一下拉控制节点的电位和第二下拉控制节点的电位对驱动输出信号进行下拉。

参考图4，下拉模块25包括第十二薄膜晶体管T12。第十二薄膜晶体管T12的漏极与驱动输出信号的输出端OUTPUT连接，源级与低电平信号输入端VSS连接，第一栅极与第一下拉控制节点PD1连接，第二栅极与第二下拉控制节点PD2连接。其中，第十二薄膜晶体管T12为双栅极型的薄膜晶体管，因此在第一栅极或第二栅极施中施加了高电平的情况下，第十二薄膜晶体管T12被导通。

具体地，在图4所示的结构中，在第一下拉控制节点PD1成为高电平或者第二下拉控制节点PD2成为高电平的情况下，第十二薄膜晶体管T12被导通，从而驱动输出信号的输出端OUTPUT能够有效地保持在低电平。

例如，如图5所示的波形图所示，在除了第一周期～第三周期的其他周期(例如第四周期)中，第一下拉控制节点PD1为高电平，因此在下拉模块25的作用下，驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。

如上所述，虽然第一下拉控制信号生成模块23和第二下拉控制信号生成模块24交替地进行工作，但是下拉模块25能够同时根据第一下拉控制节点PD1的电位和第二下拉控制节点的电位对驱动输出信号进行下拉，因此能够有效地对驱动输出信号进行下拉。即，下拉模块25在第一下拉控制节点PD1成为高电平或者第二下拉控制节点PD2成为高电平的情况下，对驱动输出信号进行下拉，因此在第一信号为高电平期间按照第一下拉控制节点PD1进行下拉动作，在第二信号为高电平期间按照第二下拉控制节点PD2进行下拉动作。

此外，本实用新型的实施方式的下拉模块25不限定于图4所示的结构，也可以采用其他的结构，只要下拉模块25能够根据第一下拉控制节点的电位和第二下拉控制节点的电位对驱动输出信号进行下拉即可。

可选择性地，本实用新型的实施方式的下拉模块25还包括第十三薄膜晶体管T13。参考图4，第十三薄膜晶体管T13的漏极与上拉控制节点PU连接，源级与低电平信号输入端VSS连接，第一栅极与第一下拉控制节点PD1连接，第二栅极与第二下拉控制节点PD2连接。

具体地，在第一下拉控制节点PD1为高电平或者第二下拉控制节点PD2为高电平时，第十三薄膜晶体管T13被导通，因此上拉控制节点PU的电位能够有效地保持在低电平。如上所述，在上拉控制节点PU为低电平时，由于上拉控制节点PU的电位小于第三薄膜晶体管T3的导通电压，使得从驱动输出信号的输出端OUTPUT的信号有效地保持在低电平。

如上所述，根据本实用新型的实施方式的移位寄存器单元2，由于第一信号DC1与第二信号DC2交替地成为高电平，从而第一下拉控制信号生成模块23和第二下拉控制信号生成模块交替地对第一下拉控制节点PD1和第二下拉控制节点PD2进行控制。然后，下拉模块25能够根据第一下拉控制节点PD1和第二下拉控制节点PD2，对驱动输出信号进行下拉。即，在第一信号为高电平期间，下拉模块25能够按照第一下拉控制节点PD1的电位对驱动输出信号进行下拉，在第二信号为高电平期间，能够按照第二下拉控制节点PD2的电位对驱动输出信号进行下拉。

由此，在本实用新型的实施方式中，第一下拉控制节点PD1在第二信号DC2成为高电平期间处于低电平，因此第一下拉控制节点的占空比能够控制成不会特别大。例如，第一下拉控制节点的占空比略小于第一信号DC1的占空比，在图6所示的情况下为约等于50％。同样第二下拉控制节点PD2在第一信号DC1为高电平期间处于低电平，因此第二下拉控制节点的占空比能够控制成不会特别大。例如，第二下拉控制节点的占空比略小于第二信号DC1的占空比，在图6所示的情况下为约等于50％。从而，能够避免构成如图4构成的下拉模块25的双极型薄膜晶体管的某个PN结长期处于导通状态，能够避免薄膜晶体管快速老化。由此，能够提高移位寄存器单元、栅极驱动装置和显示装置的稳定性。

下面，参照图7来说明本实用新型的实施方式的栅极驱动装置。本实用新型的实施方式的包括移位寄存器单元的栅极驱动装置的功能框图。

如图7所示，本实用新型的实施方式的栅极驱动装置包括N个移位寄存器单元。其中，N为大于1的自然数。并且，栅极驱动装置所包括的每个移位寄存器单元可以采用如上所述的结构。

在图7所示的栅极驱动装置的结构中，第n个移位寄存器单元的驱动输入信号的输入端与第n-1个移位寄存器单元的驱动输出信号的输出端连接。其中，1<n<＝N。即，第n-1个移位寄存器单元的驱动输出信号作为驱动输入信号输入到第n个移位寄存器单元。此外，第1个移动寄存器模块的驱动输入信号的输入端与起始信号的输出端连接。

由此，从第1个～第N个移位寄存器单元输出的驱动输出信号依次成为，从起始信号按周期移位后的驱动输出信号。

此外，在图7所示的栅极驱动装置所包括的各个移位寄存器单元中分别接收第一信号、第二信号以及高电平直流信号，从而根据所接收的上述信号而输出对驱动输入信号移位后的驱动输出信号。

下面，参照图8来说明本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。图8是本发明的实施方式的包括栅极驱动装置的显示装置的功能框图。

如图8所示，显示装置包括显示面板、栅极驱动装置。此外，在图8所示的显示装置中，可以根据需要而设置其他的装置。例如，如图8所示，显示装置还可以包括数据驱动装置。

图8的显示装置所包括的栅极驱动装置可以采用图7所示的结构。栅极驱动装置所包括的各个移位寄存器单元配置来对显示面板的像素区域的对应的行的薄膜晶体管进行导通/截止。具体地，当移位寄存器单元所输出的驱动输出信号成为高电平时，对所对应的行的薄膜晶体管进行导通。由于各个移位寄存器单元依次输出移位后的驱动输出信号，因此在显示面板中各个行的薄膜晶体管依次被导通，从而被导通的薄膜晶体管能够按照数据驱动装置输出的信号而进行亮度等的控制。

在上面详细描述了本实用新型的各个实施方式。然而，本领域技术人员应该理解，在不脱离本实用新型的原理和精神的情况下，可对这些实施方式进行各种修改，组合或子组合，并且这样的修改应落入本实用新型的范围内。

Claims (10)

1.一种移位寄存器单元，其特征在于包括：

输入模块，与驱动输入信号的输入端、时钟信号的输入端、上拉控制节点连接，配置来根据所述驱动输入信号和所述时钟信号来控制所述上拉控制节点的电位；

上拉模块，与高电平直流信号的输入端、所述上拉控制节点、驱动输出信号的输出端连接，配置来根据所述上拉控制节点的电位对所述驱动输出信号进行上拉；

第一下拉控制信号生成模块，与第一信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第一下拉控制节点连接，配置来在所述第一信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第一下拉控制节点的电位；

第二下拉控制信号生成模块，与第二信号的输入端、所述驱动输入信号的输入端、所述上拉控制节点、第二下拉控制节点连接，配置来在第二信号为高电平期间，根据所述驱动输入信号、所述上拉控制节点的电位来控制所述第二下拉控制节点的电位，其中所述第一信号与所述第二信号交替成为高电平；

下拉模块，与所述第一下拉控制节点、所述第二下拉控制节点连接，配置来根据所述第一下拉控制节点的电位和所述第二下拉控制节点的电位对所述驱动输出信号进行下拉。

2.如权利要求1所述的移位寄存器单元，其特征在于，

所述输入模块包括：

第一薄膜晶体管，其漏极和栅极与所述驱动输入信号的输入端连接，其源级与所述上拉控制节点连接；

第二薄膜晶体管，其漏极和栅极与所述时钟信号的输入端连接；

电容，其一端与所述第二薄膜晶体管的源级连接，其另一端与所述上拉控制节点连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，

所述上拉模块包括：

第三薄膜晶体管，其漏极与所述高电平直流信号的输入端连接，其栅极与所述上拉控制节点连接，其源级与所述驱动输出信号的输出端连接。

4.如权利要求1所述的移位寄存器单元，其特征在于，

第一下拉控制信号生成模块包括：

第四薄膜晶体管，其漏极和栅极与所述第一信号的输入端连接，其源级与所述第一下拉控制节点连接；

第五薄膜晶体管，其漏极与所述第一下拉控制节点连接，其栅极与驱动输入信号的输入端连接，其源级与低电平信号输入端连接；

第六薄膜晶体管，其漏极与所述第一下拉控制节点连接，其栅极与所述上拉控制节点连接，其源级与低电平信号输入端连接。

5.如权利要求4所述的移位寄存器单元，其特征在于，

第二下拉控制信号生成模块包括：

第七薄膜晶体管，其漏极和栅极与第二信号的输入端连接，其源级与所述第二下拉控制节点连接；

第八薄膜晶体管，其漏极与所述第二下拉控制节点连接，其栅极与驱动输入信号的输入端连接，其源级与低电平信号输入端连接；

第九薄膜晶体管，其漏极与所述第二下拉控制节点连接，其栅极与所述上拉控制节点连接，其源级与低电平信号输入端连接。

6.如权利要求5所述的移位寄存器单元，其特征在于，

第一下拉控制信号生成模块包括：

第十薄膜晶体管，其漏极与所述第一下拉控制节点连接，其栅极与所述第二下拉控制节点连接，其源级与低电平信号输入端连接，

第二下拉控制信号生成模块包括：

第十一薄膜晶体管，其漏极与所述第二下拉控制节点连接，其栅极与所述第一下拉控制节点连接，其源级与低电平信号输入端连接。

7.如权利要求1所述的移位寄存器单元，其特征在于，

所述下拉模块包括：

第十二薄膜晶体管，其漏极与驱动输出信号的输出端连接，其源级与低电平信号输入端连接，其第一栅极与所述第一下拉控制节点连接，其第二栅极与所述第二下拉控制节点连接。

8.如权利要求7所述的移位寄存器单元，其特征在于，

所述下拉模块包括：

第十三薄膜晶体管，其漏极与所述上拉控制节点连接，其源级与低电平信号输入端连接，其第一栅极与所述第一下拉控制节点连接，其第二栅极与所述第二下拉控制节点连接。

9.一种栅极驱动装置，其特征在于，

所述栅极驱动装置包括：

N个权利要求1至7的任一项所述的移位寄存器单元，

其中，N为大于1的自然数，

第n个移位寄存器单元的驱动输入信号的输入端与第n-1个移位寄存器单元的驱动输出信号的输出端连接，其中，1<n<＝N，

第1个移动寄存器模块的驱动输入信号的输入端与起始信号的输出端连接。

10.一种显示装置，其特征在于包括：

显示面板；

如权利要求8所述的栅极驱动装置，配置来对显示面板输出驱动输出信号。