CN108962154A - 移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法 - Google Patents

移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法 Download PDF

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Abstract

一种移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法。该移位寄存器单元，包括：输入电路(21)，用于根据输入端(INPUT)的输入信号的控制而将电源端的电源电压(VDD)输入至上拉节点(PU)；上拉控制电路(22)，控制上拉节点的电位；下拉控制电路(23)，用于在上拉节点的控制下，控制下拉节点(PD)的电位；下拉电路(26)，用于根据下拉节点的电位的控制下，下拉上拉节点以及输出端(OUTPUT)的电位；上拉电路(24)，用于根据上拉节点的控制，上拉输出端输出的输出信号的电位；以及复位电路(25)，用于将上拉节点与输出端的电位复位，对移位寄存器单元的第一复位端(RESET1)输入下下级移位寄存器单元的输出信号。

Description

移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱 动方法
技术领域
本发明涉及移位寄存器单元以及阵列基板栅极驱动电路，尤其涉及使功耗最低化的面向a-Si TFT的低功耗移位寄存器以及移位寄存器单元。
背景技术
GOA(Gate Drive on Array，栅极驱动阵列)是指将LCD(Liquid CrystalDisplay，液晶显示)面板的栅极驱动集成在玻璃基板上的移位寄存器。GOA电路与阵列基板的栅线连接，作为移位寄存器控制栅线信号。
现有技术中的GOA中，由移位寄存器单元形成，各级移位寄存器单元的输出端Gout依次输出驱动信号，从而驱动每一条栅线。
但是，现有的移位寄存器中，由于形成输出信号的CLK信号的占空比而导致形成TFT的寄生电流，由此导致功耗增加。为了解决这一技术问题，提供一种将DC holding type的GOA应用于PU/PD而使功耗最小化的GOA。
此外，在低功耗GOA中，由于输出信号的下降时间增加，导致在移位寄存器单元的输出尚未发生时复位信号就进行复位，从而导致不能充分进行充电的问题。
发明内容
鉴于以上的技术问题，本发明提供一种移位寄存器单元，阵列基板栅极驱动电路、液晶显示器以及阵列基板栅极驱动电路的驱动方法，能够使移位寄存器单元充分充电，且能够缩短输出信号的下降时间。
在本发明的一个实施例中，提供一种移位寄存器单元，包括：
输入电路，连接到移位寄存器单元的输入端、电源端、以及上拉节点，用于根据输入端的输入信号的控制而将电源端的电源电压输入至上拉节点；
上拉控制电路，连接到第一时钟信号端、以及所述上拉节点，用于根据所述第一时钟信号端输入的第一时钟信号，控制上拉节点的电位；
下拉控制电路，连接到高电平信号端、所述上拉节点、下拉节点以及第一低电平信号端，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
下拉电路，连接到所述上拉节点、所述第一低电平信号端、所述下拉节点以及输出端，用于根据所述下拉节点的电位的控制下，下拉所述上拉节点以及所述输出端的电位；
上拉电路，连接到所述高电平信号端、所述上拉节点以及所述输出端，用于根据所述上拉节点的控制，上拉所述输出端输出的输出信号的电位；以及
复位电路，连接到第一复位端、所述上拉节点、第二低电平信号端、以及所述输出端，用于在所述第一复位端输入的信号的控制下，将上拉节点与输出端的电位复位，
可选地，对所述移位寄存器单元的第一复位端输入下下级移位寄存器单元的输出信号。
可选地，所述输入电路包括：
第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点。
可选地，所述上拉控制电路包括：
第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及
电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点。
可选地，所述下拉控制电路包括：
第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；
第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；
第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶体管的栅极，源极连接到所述第一低电平信号端；
第九晶体管，其栅极与漏极连接到所述高电平信号端，源极连接到所述第五晶体管的栅极。
可选地，所述下拉电路包括：
第十晶体管，其栅极连接到所述下拉节点，漏极连接到所述上拉节点，源极连接到所述第一低电平信号端；以及
第十一晶体管，其栅极连接到所述下拉节点，漏极连接到所述输出端，源极连接到所述第一低电平信号端。
可选地，所述复位电路包括：
第二晶体管，其栅极连接到所述第一复位端，漏极连接到所述上拉节点，源极连接到所述第二低电平信号端；以及
第四晶体管，其栅极连接到所述第一复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。
可选地，所述复位电路还具有：
复位晶体管，其栅极连接到第二复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。
可选地，所述第二复位端的复位信号是比第一时钟信号晚一个时钟单位的信号。
可选地，所述上拉电路具有：
第三晶体管，其栅极连接到所述上拉节点，漏极连接到所述高电平信号端，源极连接到所述输出端。
可选地，所述第二低电平信号端输入的第二低电平信号低于所述第一低电平信号端输入的第一低电平信号。
在本发明的另一个实施例中，提供一种阵列基板栅极驱动电路，包括多个上述的任一个移位寄存器单元，
第一级移位寄存器单元的输入端连接起始信号，倒数第二级移位寄存器单元的第一复位端连接第一复位信号，最后一级移位寄存器单元的第一复位端连接第二复位信号，最后一级移位寄存器单元的第二复位端连接第一级移位寄存器单元的第一时钟信号，
第一级移位寄存器单元至倒数第三级移位寄存器单元的第一复位端分别输入其下下级移位寄存器单元的输出信号。
在本发明的又一实施例中，提供一种显示器，具有上述的阵列基板栅极驱动电路。
在本发明的又一实施例中，提供一种阵列基板栅极驱动电路的栅极驱动方法，其特征在于，
所述阵列基板栅极驱动电路是上述的阵列基板栅极驱动电路，所述栅极驱动方法包括：
输入阶段，输入信号输入到输入端，导致输入电路导通，电源端输入的电源信号输入到所述上拉节点，上拉节点的电位升高；
上拉阶段，通过上拉控制电路的作用，对上拉节点的电位进行上拉，上拉电路导通，将输出端的输出信号的电位上拉；
复位阶段，复位端输入高电平的复位信号，导致复位电路导通，使得所述上拉节点的电位从高电平复位到低电平，下拉控制电路在上拉节点的作用下，使下拉节点的电位成为高电平，下拉电路在所述下拉节点的电位的作用下导通，下拉所述上拉节点的电位以及所述输出端的所述输出信号的电位。
本发明的实施例提供的栅极集成驱动电路、移位寄存器单元及显示屏，通过利用下下级栅极集成驱动电路的输入作为复位信号，能够消除由于在输出信号尚未充分输出时就开始复位的问题，且通过利用第二复位信号和比第一低电平信号更低的第二低电平信号，能够缩短移位寄存器单元的输出信号的下降时间。
附图说明
图1是表示GOA电路的移位寄存器单元的示意图。
图2是图1所示的移位寄存器单元的信号序列图。
图3是用于说明在低功耗GOA电路中利用下一级移位寄存器单元的输出信号Gout(n+1)作为复位信号时的缺点的信号图。
图4是本发明的移位寄存器单元的电路模块图。
图5是表示在本发明中所利用的复位信号的序列图。
图6是本发明的移位寄存器单元的电路图。
图7是本发明的移位寄存器单元的信号的模拟序列图。
图8是本发明的移位寄存器单元的其他方式的电路图
图9是现有的GOA的输出信号与图8所示的移位寄存器单元的GOA的输出信号的比较图。
图10是移位寄存器的电路图。
图11是移位寄存器的信号序列号。
具体实施方式
下面结合附图对本发明的实施例作进一步详细描述。
图1表示GOA电路中的移位寄存器单元的电路图。图2为图1所示的移位寄存器单元的信号图。
如图1以及图2所示，在输入阶段，上一级的输出信号Gout(n-1)作为本级的输入信号而输入到本级移位寄存器单元的输入端，根据该输入信号Gout(n-1)控制第一晶体管M1导通，使上拉节点PU的电位成为电源电压VDD；在上拉阶段，PU点的电位进一步上拉，第三晶体管M3导通，从而输出端输出的输出信号Gout上拉；在复位阶段，复位端连接下一级的移位寄存器单元的输出信号Gout(n+1)成为高电平，第二晶体管M2导通，从而上拉节点PU的电位为低电压电源信号VSS，且所述下拉节点PD的电位成为高电平，导致第十一晶体管M11导通，由此，输出信号Gout成为低电平。
但是，在上述移位寄存器单元中，由于形成输出信号的CLK信号的占空比导致形成TFT的寄生电流，由此功耗会增加。
为了解决这一技术问题，提供一种将DC holding typede GOA应用于PU/PD而使功耗最小化的GOA。
此外，在低功耗GOA中，存在输出信号的下降时间增加的缺点。
图3是表示在低功耗GOA电路利用下一级移位寄存器单元的输出信号Gout(n+1)作为复位信号时产生的缺点的信号图。如图3那样，若如以往那样利用下一级寄存器单元的输出信号作为复位信号，则在本级的移位寄存器单元的输入尚未发生时就被复位。
本发明的第一实施例提供了一种作为阵列基板栅极驱动电路的移位寄存器1，该移位寄存器1包括多级移位寄存器单元S-1、S-2、……、S-N。图4是本发明的第一实施例的移位寄存器1的第n级移位寄存器单元2-n的方框图。
如图4所示，本发明的第一实施例的移位寄存器单元S-n包括输入电路21、上拉控制电路22、下拉控制电路23、上拉电路24、复位电路25以及下拉电路26。
所述输入电路21连接到所述移位寄存器单元S-n的输入端INPUT、输入电源信号VDD的电源端、以及上拉节点PU，用于在所述输入端INPUT的输入信号的控制下将输入到电源端的电源电压VDD输入到所述上拉节点PU，由此上拉所述上拉节点PU的电位。
所述上拉控制电路22连接到第一时钟信号端CLK，用于输入第一时钟信号CLKn、以及所述上拉节点PU，用于根据所述第一时钟信号端CLK输入的第一时钟信号CLKn，控制所述上拉节点PU的电位，使其进一步上拉。
所述下拉控制电路23连接到输入高电平信号VGH的高电平信号端、所述上拉节点PU、输入第一低电平信号VGL的第一低电平信号端以及下拉节点PD，用于在所述上拉节点PU的电位的控制下，控制所述下拉节点PD的电位。
所述下拉电路26连接到所述上拉节点PU、所述第一低电平信号端、所述下拉节点PD以及输出端OUTPUT，用于在所述下拉节点PD的电位的控制下，下拉所述上拉节点PU以及所述输出端OUTPUT的输出信号Gout(n)的电位，并使其保持在低电平。
所述上拉电路24连接到所述高电平信号端、所述上拉节点PU以及所述输出端OUTPUT，用于通过所述上拉节点PU的控制，上拉所述输出端OUTPUT的输出信号Gout(n)的电位。
所述复位电路25连接到第一复位端RESET1、所述上拉节点PU、输入第二低电平信号LVGL的第二低电平信号端、以及所述输出端OUTPUT，用于在第一复位端RESET1输入的信号的控制下，将所述上拉节点PU与所述输出端OUTPUT的电位复位。
其中，对所述移位寄存器单元S-n的第一复位端RESET1输入的第一复位信号为下下级移位寄存器单元S-n+2的输出端OUTPUT的输出信号Gout(n+2)。
图5是表示在本发明中所利用的复位信号的序列图。如图5所述，如果利用下一级移位寄存器单元S-n+1的输出信号Gout(n+1)作为第一复位信号，则由于本级移位寄存器单元S-n的输出信号Gout(n)尚未完全达到高电平，而复位信号又已经开始输入，因此使得移位寄存器单元S-n无法完全达到高电平。导致移位寄存器单元不能充电的问题。但是，由于本发明中不是利用下一级移位寄存器单元S-n+1的输出信号Gout(n+1)作为第一复位信号，而是利用下下级移位寄存器单元S-n+2的输出信号Gout(n+2)作为第一复位信号，而下下级移位寄存器单元S-n+2的输出信号Gout(n+2)作为复位信号而输入时，本级的移位寄存器单元S-n已经完全达到高电平，因此不会产生无法充电的问题。能够解决由于在移位寄存器单元的输入尚未发生时就被复位的技术问题。
在图4所述的电路结构的移位寄存器单元中，在输入阶段，输入端INPUT输入的输入信号为高电平，在该输入信号的作用下，输入电路21导通，使得电源端输入的电源信号VDD输入到上拉节点PU，使得上拉节点PU的电位成为VDD。此时，上拉电路24在上拉节点的电位VDD的作用下，部分导通，使得输出端OUTPUT输出的输出信号Gout(n)上升。但此时由于上拉电路24没有完全导通，因此输出的Gout(n)低于高电平信号输入端输入的高电平信号VGH。下拉控制电路23在上拉节点PD的电位与高电平输入端输入的高电平的作用下，控制下拉节点PD的电位下降。下拉电路26在下拉节点PD的控制而截止，从而不会影响上拉节点PU与输出端OUTPUT的电位。
在上拉阶段，上拉控制电路22在第一时钟信号端CLK的第一时钟信号CLKn的作用下，将上拉节点PU的电位进一步上拉，上拉电路24完全导通，输出端OUTPUT输出的输出信号Gout(n)成为高电平输入端输入的高电平信号VGH。此时，下拉控制电路23进一步将下拉节点PD的电位下拉。
在复位阶段，第一复位端RESET1输入的第一复位信号成为高电平，从而复位电路25导通，使得上拉节点PU的电位从高电平变成低电平。此时在上拉节点PU的低电平的作用下，下拉控制电路23控制下拉节点PD的电位成为高电平，从而下拉电路26导通。下拉电路26使得上拉节点PU的电位和输出端OUTPUT的输出信号Gout(n)的电位保持在低电平。
图6是移位寄存器单元S-n的另一实施方式的电路模块图。
在图6中，所述输入电路21包括：
第一晶体管M1，其栅极连接到输入端INPUT，被输入上一级移位寄存器单元S-n-1的输出信号Gout(n-1)，其漏极连接到电源端，被输入电源电压VDD，其源极连接到上拉节点PU。
所述上拉控制电路22包括：
第十二晶体管M12，其栅极连接到上拉节点PU，漏极连接到第一时钟信号端CLK，被输入第一时钟信号CLKn；以及
电容C1，其一端连接到所述第十二晶体管M12的源极，另一端连接到上拉节点PU。
所述下拉控制电路23包括：
第五晶体管M5，其漏极连接到高电平信号端，被输入高电平信号VGH，源极连接到下拉节点PD；
第六晶体管M6，其栅极连接到上拉节点PU，漏极连接到下拉节点PD，源极连接到第一低电平信号端，被输入第一低电平信号VGL；
第八晶体管M8，其栅极连接到上拉节点PU，漏极连接到所述第五晶体管M5的栅极，源极连接到所述第一低电平信号端，被输入所述第一低电平信号VGL；
第九晶体管M9，其栅极与漏极连接到所述高电平信号端，被输入所述高电平信号VGH，源极连接到所述第五晶体管M5的栅极。
所述下拉电路26包括：
第十晶体管M10，其栅极连接到下拉节点PD，漏极连接到上拉节点PU，源极连接到所述第一低电平信号端，被输入所述第一低电平信号VGL；以及
第十一晶体管M11，其栅极连接到下拉节点PD，漏极连接到所述输出端OUTPUT，源极连接到所述第一低电平信号端，被输入所述第一低电平信号VGL。
所述上拉电路24具有：
第三晶体管M3，其栅极连接到上拉节点PU，漏极连接到高电平信号端，被输入高电平信号VGH，源极连接到输出端OUTPUT。
所述复位电路25包括：
第二晶体管M2，其栅极连接到第一复位端RESET1，漏极连接到第一晶体管M1的源极，漏极连接到第二低电平信号端，被输入第二低电平信号LVGL；以及
第四晶体管M4，其栅极连接到第一复位端RESET1，漏极连接到输出端OUTPUT，源极连接到所述第二低电平信号端，被输入所述第二低电平信号LVGL。
其中，所述第一复位端RESET1输入的第一复位信号为下下级移位寄存器单元S-n+2的输出信号Gout(n+2)。
在输入阶段，输入信号Gout(n-1)为高电平，导致输入电路21的第一晶体管M1导通，因此上拉节点PU的电位在电池电压VDD的作用下成为高电平，上拉电路24的第三晶体管M3处于部分导通状态，输出端OUTPUT输出的输出信号Gout(n)上升，但此时的输出信号Gout(n)比高电平输入端的高电平输入信号VGH低。此外，在输入阶段，在上拉节点PU的电位和高电平信号端的高电平信号VGH的作用下，下拉控制电路23控制下拉节点PD的电位，将其从高电平降低。
在上拉阶段，上拉控制电路22在第一时钟信号端CLK的第一时钟信号CLKn的作用下，将上拉节点PU的电位进一步上拉，因此输出电路24的第三晶体管M3完全导通，输出端OUTPUT输出的输出信号Gout(n)也会进一步升高。此时，在上拉节点PU的高电平的作用下，下拉控制电路23的第六晶体管M6、第八晶体管M8处于导通状态，此时下拉节点PD的电位受第一低电平信号VGL作用而进一步成为低电平。下拉电路26在下拉节点PD的低电平和第一低电平信号端的第一低电平信号VGL的作用下，第十晶体管M10以及第十一晶体管M11处于截止状态，不会影响上拉节点PU的电位与输出端OUTPUT的输出信号Gout(n)的电位。
在复位阶段，由于复位电路25的第一复位端RESET1的第一复位信号Gout(n+2)成为高电平，第二晶体管M2导通，导致上拉节点PU的电位成为第二低电平信号LVGL，由此上拉电路24的第三晶体管M3截止，高电平信号VGH无法从输出端OUTPUT输出。礼物，复位电路25的第四晶体管M4在第一复位端RESET1的第一复位信号Gout(n+2)的作用下导通，从而将输出端OUTPUT的输出信号Gout(n)复位为低电平。此时，由于上拉节点PU的电位为低电平，因此导致下拉控制电路23的第六晶体管M6和第八晶体管M8截止，而第九晶体管M9在高电平信号VGH的作用下导通，使得第五晶体管M5的栅极输入高电平信号而导致第五晶体管M5处于导通状态，从而下拉节点PD为高电平。从而，下拉电路26的第十一晶体管M11以及第十晶体管M10导通，使上拉节点PU与输出端OUTPUT的输出信号Gout(n)保持在低电平。
本发明中，由于第一复位端RESET1的第一复位信号没有使用下一级移位寄存器单元S-n+1的输出信号Gout(n+1)，而是利用下下级移位寄存器单元S-n+2的输出信号Gout(n+2)，因此能够如图5那样，解决由于在移位寄存器单元的输入尚未发生时就被复位的技术问题。
图7是现有的GOA的输出信号与本发明的GOA的输出信号的比较图。如图7所示，本发明的移位寄存器单元通过利用Gout(n+2)作为复位信号，因此在Gout信号完全达到高电平的时刻，复位信号才开始上升，起到复位的作用。此外，与现有的GOA的输出信号相比，本发明的GOA的功耗降低15～20％左右。实现了低功耗的作用。
图8是本发明的移位寄存器单元的其他方式的电路图。
如图8所示，在图6的移位寄存器单元的电路图的基础上，所述复位电路25还可以进一步具有：
复位晶体管M4C，其栅极连接到第二时复位端RESET2，漏极连接到所述输出端OUTPUT，源极连接到所述第二低电平信号端，被输入所述第二低电平信号LVGL。
所述第二复位端RESET2输入的第二复位信号的脉冲比第一时钟信号端CLK输入的第一时钟信号CLKn的脉冲晚一个时钟单位。所述第二复位信号可以是下一级移位寄存器单元S-n+1的第一时钟信号端CLK输入的第一时钟信号CLKn+1。
由此，在复位阶段，由于第二复位端RESET2输入下一级的第一时钟信号CLKn+1，而该第一时钟信号CLKn+1此时是高电平，因此所述复位晶体管M4C会立即导通，导致输出端OUTPUT输出的输出信号Gout(n)立即下降而变成低电平。因此能够起到输出信号的下降时间缩短的作用。
此外，所述第二低电平信号端输入的第二低电平信号LVGL可以低于所述第一低电平信号端输入的第一低电平信号VGL。
由此，利用第二复位信号CLKn+1以及比第一低电平信号VGL更低的第二低电平信号LVGL，能够加快输出信号Gout(n)的下降速度。
图9是在利用第二复位信号CLKn+1以及第二低电平信号LVGL时的下降时间缩短的效果图。如题9所示，当利用第二复位信号CLKn+1和第二低电平信号LVGL时下降时间从5.5us缩短为2.1us，明显改善由于下降时间增加而产生的充电率的问题。
图10表示包括上述移位寄存器单元S-1、……、S-N的移位寄存器2的电路图。图11是表示移位寄存器2信号序列图。如图10所示，第一级移位寄存器单元S-1的输入端INPUT输入开始信号STV，倒数第二级移位寄存器单元S-N-1的第一复位端RESET1输入第一复位信号reset1，最后一级移位寄存器单元S-N的第一复位端RESET1输入第二复位信号reset2，最后一级移位寄存器S-N的第二复位端RESET2输入第一级移位寄存器单元S-1的第一时钟信号CLK1。
如图11所示，在移位寄存器2的第一移位寄存器单元S-1中，在输入阶段，输入端INPUT输入了起始信号STV1时，输入电路21的第一晶体管M1导通，使得上拉节点PU的电位在电源电压VDD的作用下上升，从而上拉电路24的第三晶体管M3也部分导通，从而输出端OUTPUT输出输出信号Gout(1)受高电平信号VGH的作用下从低电平上升，但尚未完全上升为高电平输入信号VGH。此时，在上拉节点PU的作用下，下拉控制电路23的第六晶体管M6以及第八晶体管M8部分导通，导致下拉节点PD的电位在第一低电平信号VGL的作用下下降。因此，下拉电路26的第十晶体管M10和第十一晶体管M11截止，不会影响上拉节点PU的电位与输出端OUTPUT的输出信号Gout(1)的电位。
在上拉阶段，在上拉控制电路的22的作用下，上拉节点PU的电位进一步上拉，从而使上拉电路24的第三晶体管M3完全导通，输出端OUTPUT输出的输出信号Gout(1)在高电平信号VGH的作用下成为高电位。此时，在上拉节点PU的电平作用下，下拉控制电路23的第六晶体管M6以及第八晶体管M8完全导通，从而下拉节点PD的电位进一步下降。从而第十晶体管M10以及第十一晶体管M11处于截止状态。防止由于上拉节点PU的电位与输出端OUTPUT的输出信号Gout(1)的电位。
在复位阶段，在第一复位端RESET1的第一复位信号Gout(3)上升，导致复位电路25的第二晶体管M2导通，从而上拉节点PU的电位下降，第三晶体管M3截止，高电平VGH无法从输出端OUTPUT输出。此外，复位电路25的第四晶体管M4在第一复位信号Gout(3)的作用下，将输出端OUTPUT的输出信号Gout(1)复位。此时，上拉节点PU1的电位下降，从而下拉控制电路23的第六晶体管M6和第八晶体管M8截止，第九晶体管M9在高电平信号VGH的作用下导通，使得第五晶体管M5的栅极输入高电平信号而导致第五晶体管M5处于导通状态，从而下拉节点PD1的电位成为高电平。由此，下拉电路26的第十晶体管M10与第十一晶体管M11导通，使上拉节点PU1的电位和输出端的电位下拉并保持低电平。
此外，基于同一构想，本发明的实施例提供了一种显示装置，包括上述阵列基板栅极驱动电路和阵列基板，所述阵列基板栅极驱动电路的每个移位寄存器单元的信号输出端连接所述阵列基板的受该栅极集成驱动电路所控制的栅线信号的栅线。
本实施例提供的显示装置，因采用本发明所述的阵列基板栅极驱动电路，因此能够实现低功耗，而且不会产生移位寄存器单元无法充电的问题，还能够缩短栅极驱动信号的下降时间。
所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
此外，本申请中的晶体管均是N型薄膜晶体管，但也可以使用P型薄膜晶体管来实现本申请。可以想到，当采用P型薄膜晶体管时需要相应对换高低电平信号。
通过上述描述，可以看出，本发明的实施例提供的栅极集成驱动电路、移位寄存器单元及显示屏，通过利用下下级栅极集成驱动电路的输入作为复位信号，能够消除由于在输出信号尚未充分输出时就开始复位的问题，且通过利用第二复位信号和比第一低电平信号更低的第二低电平信号，能够缩短移位寄存器单元的输出信号的下降时间。
以上实施方式仅用于说明本发明的原理，并不具有限制性的意义，本领域技术人员在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变形，因此所有等同的技术方案也属于本发明的范畴。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括：
输入电路，连接到移位寄存器单元的输入端、电源端、以及上拉节点，用于根据输入端的输入信号的控制而将电源端的电源电压输入至上拉节点；
上拉控制电路，连接到第一时钟信号端、以及所述上拉节点，用于根据所述第一时钟信号端输入的第一时钟信号，控制所述上拉节点的电位；
下拉控制电路，连接到高电平信号端、所述上拉节点、下拉节点以及第一低电平信号端，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；
下拉电路，连接到所述上拉节点、所述第一低电平信号端、所述下拉节点以及输出端，用于在所述下拉节点的电位的控制下，下拉所述上拉节点以及所述输出端的电位；
上拉电路，连接到所述高电平信号端、所述上拉节点以及所述输出端，用于在所述上拉节点的控制下，上拉所述输出端输出的输出信号的电位；以及
复位电路，连接到第一复位端、所述上拉节点、第二低电平信号端、以及所述输出端，用于在所述第一复位端输入的信号的控制下，将所述上拉节点与输出端的电位复位。
2.如权利要求1所述的移位寄存器单元，其特征在于，
对所述第一复位端输入下下级移位寄存器单元的输出信号。
3.如权利要求1所述的移位寄存器单元，其特征在于，
所述输入电路包括：
第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点。
4.如权利要求1所述的移位寄存器单元，其特征在于，
所述上拉控制电路包括：
第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及
电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点。
5.如权利要求1所述的移位寄存器单元，其特征在于，
所述下拉控制电路包括：
第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；
第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；
第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶体管的栅极，源极连接到所述第一低电平信号端；
第九晶体管，其栅极与漏极连接到所述高电平信号端，源极连接到所述第五晶体管的栅极。
6.如权利要求1所述的移位寄存器单元，其特征在于，
所述下拉电路包括：
第十晶体管，其栅极连接到所述下拉节点，漏极连接到所述上拉节点，源极连接到所述第一低电平信号端；以及
第十一晶体管，其栅极连接到所述下拉节点，漏极连接到所述输出端，源极连接到所述第一低电平信号端。
7.如权利要求1所述的移位寄存器单元，其特征在于，
所述复位电路包括：
第二晶体管，其栅极连接到所述第一复位端，漏极连接到所述上拉节点，源极连接到所述第二低电平信号端；以及
第四晶体管，其栅极连接到所述第一复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。
8.如权利要求7所述的移位寄存器单元，其特征在于，
所述复位电路还具有：
复位晶体管，其栅极连接到第二复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。
9.如权利要求8所述的移位寄存器单元，其特征在于，
所述第二复位端的复位信号是比第一时钟信号晚一个时钟单位的信号。
10.如权利要求1所述的移位寄存器单元，其特征在于，
所述上拉电路具有：
第三晶体管，其栅极连接到所述上拉节点，漏极连接到所述高电平信号端，源极连接到所述输出端。
11.如权利要求1所述的移位寄存器单元，其中，
所述输入电路包括：
第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点，
所述上拉控制电路包括：
第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及
电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点，
所述下拉控制电路包括：
第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；
第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；
第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶体管的栅极，源极连接到所述第一低电平信号端；
第九晶体管，其栅极与漏极连接到所述高电平信号端，源极连接到所述第五晶体管的栅极，
所述下拉电路包括：
第十晶体管，其栅极连接到所述下拉节点，漏极连接到所述上拉节点，源极连接到所述第一低电平信号端；以及
第十一晶体管，其栅极连接到所述下拉节点，漏极连接到所述输出端，源极连接到所述第一低电平信号端，
所述复位电路包括：
第二晶体管，其栅极连接到所述第一复位端，漏极连接到所述上拉节点，源极连接到所述第二低电平信号端；以及
第四晶体管，其栅极连接到所述第一复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端，
所述上拉电路具有：
第三晶体管，其栅极连接到所述上拉节点，漏极连接到所述高电平信号端，源极连接到所述输出端。
12.如权利要求1所述的移位寄存器单元，其特征在于，
所述输入电路包括：
第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点，
所述上拉控制电路包括：
第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及
电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点，
所述下拉控制电路包括：
第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；
第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；
第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶体管的栅极，源极连接到所述第一低电平信号端；
第九晶体管，其栅极与漏极连接到所述高电平信号端，源极连接到所述第五晶体管的栅极，
所述下拉电路包括：
第十晶体管，其栅极连接到所述下拉节点，漏极连接到所述上拉节点，源极连接到所述第一低电平信号端；以及
第十一晶体管，其栅极连接到所述下拉节点，漏极连接到所述输出端，源极连接到所述第一低电平信号端，
所述复位电路包括：
第二晶体管，其栅极连接到所述第一复位端，漏极连接到所述上拉节点，源极连接到所述第二低电平信号端；
第四晶体管，其栅极连接到所述第一复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端；以及
复位晶体管，其栅极连接到第二复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端，
所述上拉电路具有：
第三晶体管，其栅极连接到所述上拉节点，漏极连接到所述高电平信号端，源极连接到所述输出端。
13.如权利要求1至12的任一项所述的移位寄存器单元，其特征在于，
所述第二低电平信号端输入的第二低电平信号低于所述第一低电平信号端输入的第一低电平信号。
14.一种阵列基板栅极驱动电路，其特征在于，
包括多个如权利要求1至13的任一项所述的移位寄存器单元，
第一级移位寄存器单元的输入端连接起始信号，倒数第二级移位寄存器单元的第一复位端连接第一复位信号，最后一级移位寄存器单元的第一复位端连接第二复位信号，最后一级移位寄存器单元的第二复位端连接第一级移位寄存器单元的第一时钟信号，
第一级移位寄存器单元至倒数第三级移位寄存器单元的第一复位端分别输入其下下级移位寄存器单元的输出信号。
15.一种显示器，其特征在于，
包括如权利要求14所述的阵列基板栅极驱动电路和阵列基板，
所述移位寄存器的信号输出端连接所述阵列基板的栅极。
16.一种阵列基板栅极驱动电路的栅极驱动方法，其特征在于，
所述阵列基板栅极驱动电路是权利要求14所述的阵列基板栅极驱动电路，所述栅极驱动方法包括：
输入阶段，输入信号输入到输入端，导致输入电路导通，电源端输入的电源信号输入到所述上拉节点，上拉节点的电位升高；
上拉阶段，通过上拉控制电路的作用，对上拉节点的电位进行上拉，上拉电路导通，将输出端的输出信号的电位上拉；
复位阶段，复位端输入高电平的复位信号，导致复位电路导通，使得所述上拉节点的电位从高电平复位到低电平，下拉控制电路在上拉节点的作用下，使下拉节点的电位成为高电平，下拉电路在所述下拉节点的电位的作用下导通，下拉所述上拉节点的电位以及所述输出端的所述输出信号的电位。
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