CN205070772U - 补充复位模块、栅极驱动电路和显示装置 - Google Patents

Abstract

本实用新型提供一种用于栅极驱动电路的补充复位模块，包括上拉控制单元、下拉控制单元、时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和信号输出端，上拉控制单元的控制端与时钟信号输入端相连，上拉控制单元的输出端与补充复位模块的信号输出端相连，下拉控制单元的第一控制端与第一控制信号输入端相连，下拉控制单元的第二控制端与所述第二控制信号输入端相连，下拉控制单元的输入端与预定电平输入端相连，下拉控制单元的输出端与信号输出端相连。本实用新型还提供一种栅极驱动电路和一种显示装置。本实用新型所提供的栅极驱动电路能够输出稳定的信号。

Description

补充复位模块、栅极驱动电路和显示装置

技术领域

本实用新型涉及显示装置领域，具体地，涉及一种用于栅极驱动电路的补充复位模块、包括该补充复位模块的栅极驱动电路和包括该栅极驱动电路的显示装置。

背景技术

显示装置的栅极驱动电路通常包括级联的多级移位寄存单元，每级移位寄存单元都包括上拉节点和输出端，为了实现正常的信号输出，需要在本级移位寄存单元输出扫描信号后对上拉节点和输出端进行复位。为了增强栅极驱动电路的驱动能力、减小下降时间(fallingtime)，通常会对移位寄存单元的上拉节点和输出端分别进行复位。

在栅极驱动电路中，后一级的移位寄存单元为前一级的移位寄存单元提供复位信号，利用补充复位模块对后几级移位寄存单元的上拉节点和输出端进行复位。在相邻两级移位寄存单元中，后一级移位寄存单元的输出复位端通常与上一级移位寄存单元的上拉节点复位端相连。当后一级的移位寄存单元进行输出时，由于寄生电容的存在，会将下拉晶体管的栅极(即，输出复位端)耦合至高电平，而后一级移位寄存单元的输出复位端与上一级移位寄存单元的上拉节点复位端相连，因此，上一级移位寄存单元的上拉节点复位端的电位也被相应抬高，从而导致了上一级移位寄存单元的上拉节点产生漏电。

因此，如何避免对移位寄存单元进行复位时，该移位寄存单元上一级的移位寄存单元上拉节点出现漏电的现象成为本领域亟待解决的技术问题。

实用新型内容

本实用新型的目的在于提供一种用于栅极驱动电路的补充复位模块、包括该补充复位模块的栅极驱动电路和包括该栅极驱动电路的显示装置。利用所述补充复位模块为最后N级所述复位移位寄存单元中的至少一者进行复位，可以防止对应有所述补充复位模块的移位寄存单元上一级的移位寄存单元的上拉节点漏电。

为了实现上述目的，作为本实用新型的一个方面，提供一种用于栅极驱动电路的补充复位模块，其中，所述补充复位模块包括上拉控制单元、下拉控制单元、时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和信号输出端，

所述上拉控制单元的控制端与所述时钟信号输入端相连，所述上拉控制单元的输出端与所述补充复位模块的信号输出端相连，当所述时钟信号输入端提供有效信号时，所述上拉控制单元能够将所述时钟信号输入端与所述信号输出端导通，

所述下拉控制单元的第一控制端与所述第一控制信号输入端相连，所述下拉控制单元的第二控制端与所述第二控制信号输入端相连，所述下拉控制单元的输入端与所述预定电平输入端相连，所述下拉控制单元的输出端与所述信号输出端相连，当所述第一控制信号输入端和所述第二控制信号输入端的任意一者输入有效信号时，所述下拉控制单元将所述预定电平输入端与所述信号输出端导通。

优选地，所述上拉控制单元包括上拉控制晶体管，所述上拉控制晶体管的栅极和第一极与所述时钟信号输入端相连，以形成为所述上拉控制单元的控制端，所述上拉控制晶体管的第二极形成为所述上拉控制单元的输出端。

优选地，所述下拉控制单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述第一控制信号输入端相连，所述第一下拉控制晶体管的第一极与所述信号输出端相连，所述第一下拉控制晶体管的第二极与所述预定电平输入端相连，所述第二下拉控制晶体管的栅极与所述第二控制信号输入端相连，所述第二下拉控制晶体管的第一极与所述信号输出端相连，所述第二下拉控制晶体管的第二极与所述预定电平输入端相连。

优选地，当所述上拉控制单元包括所述上拉控制晶体管时，所述上拉控制晶体管的宽长比小于所述第一下拉控制晶体管的宽长比，并且，所述上拉控制晶体管的宽长比也小于所述第二下拉控制晶体管的宽长比。

作为本实用新型的另一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括多级移位寄存单元和2N条时钟信号线，每级移位寄存单元都包括输出复位端和上拉节点复位端，多级所述移位寄存单元包括显示移位寄存单元和复位移位寄存单元，并且，至少后N级移位寄存单元为所述复位移位寄存单元，N为自然数，至少在包括所述显示移位寄存单元和后N级复位移位寄存单元中的第一级复位移位寄存单元的多级移位寄存单元中，本级移位寄存单元的输出复位端与上一级移位寄存单元的上拉节点复位端相连，其中，所述栅极驱动电路还包括第一补充复位模块，至少最后N级所述复位移位寄存单元中的第一级复位移位寄存单元对应一个所述第一补充复位模块，

所述第一补充复位模块包括第一上拉控制单元、第一下拉控制单元、第一时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和第一信号输出端，

所述第一上拉控制单元的控制端与所述第一时钟信号输入端相连，所述第一上拉控制单元的输出端与所述第一补充复位模块的第一信号输出端相连，当所述第一时钟信号输入端提供有效信号时，所述第一上拉控制单元能够将所述时钟信号输入端与所述第一信号输出端导通，

所述第一下拉控制单元的第一控制端与所述第一控制信号输入端相连，所述第一下拉控制单元的第二控制端与所述第二控制信号输入端相连，所述第一下拉控制单元的输入端与所述预定电平输入端相连，所述第一下拉控制单元的输出端与所述第一信号输出端相连，当所述第一控制信号输入端和所述第二控制信号输入端的任意一者输入有效信号时，所述第一下拉控制单元将所述预定电平输入端与所述第一信号输出端导通；

所述第一补充复位模块的第一控制信号输入端与该第一补充复位模块对应的复位移位寄存单元的输入端相连，所述第一补充复位模块的第二控制信号输入端与该第一补充复位模块对应的复位移位寄存单元的输入端相连，所述第一补充复位模块的第一信号输出端与该第一补充复位模块对应的复位移位寄存单元的输出复位端相连；

当与所述第一补充复位模块对应的复位移位寄存单元输出有效信号时，通过所述第一补充复位模块的第一时钟信号输入端输入的时钟信号为无效信号。

优选地，后N级所述复位移位寄存单元中的每一级均对应有一个所述第一补充复位模块。

优选地，在后N级复位移位寄存单元中，除了其中第一级复位移位寄存单元之外，其余所述复位移位寄存单元所对应的所述第一补充复位模块的信号输出端还与其对应的复位移位寄存单元的上拉节点复位端相连。

优选地，所述栅极驱动电路还包括第二补充复位模块，最后一级所述复位移位寄存单元对应有一个所述第二补充复位模块，

所述第二补充复位模块包括第二时钟信号输入端、第二上拉控制晶体管、第三下拉控制晶体管、第三控制信号输入端和第二信号输出端，

所述第二信号输出端与相应的移位寄存单元的上拉节点复位端相连；

所述第二上拉控制晶体管的栅极和第一极与所述第二时钟信号输入端相连，所述第二上拉控制晶体管的第二极与所述第二信号输出端相连；

所述第三下拉控制晶体管的栅极与所述第三控制信号输入端相连，且当与所述第二补充复位模块对应的复位移位寄存单元开始输出有效信号时，所述第三控制信号输入端能够接收到有效信号，所述第三下拉控制晶体管的第一极与所述第二信号输出端相连，所述第三下拉控制晶体管的第二极与所述预定电平输入端相连；

关于对应于同一个所述复位移位寄存单元的所述第一补充复位模块和所述第二补充复位模块，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度。

优选地，所述第一补充复位模块的信号输出端还与其对应的所述复位移位寄存单元的上一级移位寄存单元的上拉节点复位端相连。

优选地，所述栅极驱动电路还包括第三补充复位模块，所述第三补充复位模块的结构与所述第一补充复位模块的结构相同，所述第三补充复位模块的第一时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度，且当与所述第三补充复位模块对应的复位移位寄存单元开始输出有效信号时，所述第三补充复位模块的第一控制信号输入端能够接收到有效信号，所述第三补充复位模块的第二控制信号输入端接收时钟信号，该时钟信号的时序与通过所述第三补充复位模块的第一时钟信号输入端输入的时钟信号时序互补。

优选地，所述第一上拉控制单元包括第一上拉控制晶体管，所述第一上拉控制晶体管的栅极和第一极与所述第一时钟信号输入端相连，以形成为所述第一上拉控制单元的控制端，所述第一上拉控制晶体管的第二极形成为所述第一上拉控制单元的输出端。

优选地，所述第一下拉控制单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述第一控制信号输入端相连，所述第一下拉控制晶体管的第一极与所述信号输出端相连，所述第一下拉控制晶体管的第二极与所述预定电平输入端相连，所述第二下拉控制晶体管的栅极与所述第二控制信号输入端相连，所述第二下拉控制晶体管的第一极与所述信号输出端相连，所述第二下拉控制晶体管的第二极与所述预定电平输入端相连。

优选地，当所述第一上拉控制单元包括所述第一上拉控制晶体管时，所述第一上拉控制晶体管的宽长比小于所述第一下拉控制晶体管的宽长比，并且，所述第一上拉控制晶体管的宽长比还小于所述第二下拉控制晶体管的宽长比。

优选地，所述移位寄存单元包括输出晶体管，所述输出晶体管的第一极用于接收时钟信号，所述输出晶体管的第二极与所述移位寄存单元的输出端相连，输入至对应有所述第一补充复位模块的移位寄存单元的输出晶体管的第一极的时钟信号的时序与输入至相应的所述第一补充复位模块的时钟信号的时序互补。

优选地，N为3。

作为本实用新型的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述驱动电路为本实用新型所提供的上述栅极驱动电路。

在本实用新型中，由于在本级移位寄存单元进行输出时，补充复位模块向本级移位寄存单元的输出复位端输出了无效信号，使得下拉控制晶体管彻底关闭，进而防止了本级移位寄存单元上一级移位寄存单元的上拉节点漏电，并可以获得正常的输出。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1是本实用新型所提供的补充复位模块的示意图；

图2是本实用新型所提供的补充复位模块与一种移位寄存单元的连接方式；

图3所示的是第二补充复位模块的示意图；

图4是本实用新型所提供的栅极驱动电路的第一种实施方式的示意图；

图5是图4中所述提供的栅极驱动电路的各个信号的时序图；

图6是本实用新型所提供的栅极驱动电路的第二种实施方式的示意图；

图7是本实用新型所提供的栅极驱动电路的第三种实施方式的示意图；

图8是本实用新型所提供的栅极驱动电路的第四种实施方式的示意图。

附图标记说明

100：上拉控制单元200：下拉控制单元

300：时钟信号输入端400：第一控制信号输入端

500：第二始终信号输入端600：信号输出端

700：第二时钟信号输入端800：第三控制信号输入端

900：第二信号输出端

具体实施方式

以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。

需要指出的是，在本实用新型中，有效信号是指，当将该有效信号输出至薄膜晶体管的栅极时，该薄膜晶体管会开启；此处的无效信号是指，当将该无效信号输出至薄膜晶体管的栅极时，该薄膜晶体管不会开启。有效信号和无效信号的具体类型和大小由接收该有效信号和无效信号的薄膜晶体管的类型所决定。例如，当薄膜晶体管为P型晶体管时，低电平信号为有效信号，高电平信号为无效信号；当薄膜晶体管为N型晶体管时，低电平信号为无效信号，高电平信号为有效信号。

作为本实用新型的一个方面，提供一种用于栅极驱动电路的补充复位模块，其中，如图1所示，所述补充复位模块包括上拉控制单元100、下拉控制单元200、时钟信号输入端300、预定电平输入端Vss、第一控制信号输入端400、第二控制信号输入端500和信号输出端600。

上拉控制单元100的控制端与时钟信号输入端300相连，上拉控制单元100的输出端与所述补充复位模块的信号输出端600相连。当时钟信号输入端300提供有效信号时，上拉控制单元100能够将时钟信号输入端300与信号输出端600导通。

下拉控制单元200的第一控制端与第一控制信号输入端400相连，下拉控制单元200的第二控制端与第二控制信号输入端500相连，下拉控制单元200的输入端与预定电平输入端Vss相连，下拉控制单元200的输出端与信号输出端600相连。当第一控制信号输入端400和第二控制信号输入端500的任意一者输入有效信号时，下拉控制单元200将预定电平输入端Vss与信号输出端600导通。

如图2所示，所述补充复位模块用于对相应的移位寄存单元进行复位，因此，所述补充复位模块的信号输出端600可以与相应的移位寄存单元的输出复位端R_out(图2中的实施方式中，信号输出端600还与上一级移位寄存单元的上拉节点复位端相连，但图中2并未示出上一级移位寄存单元)。所述移位寄存单元包括输出下拉晶体管T1，该输出下拉晶体管T1的栅极与输出复位端R_out相连，输出下拉晶体管T1的第一极与移位寄存单元的输出端OUT相连，输出下拉晶体管T1的第二极与预定电平输入端相连。所述补充复位模块的第一控制信号输入端400和第二控制信号输入端500分别与相应的移位寄存单元的输入端IN以及输出端OUT相连。

需要指出的是，在补充复位模块对应的移位寄存单元输出高电平信号时，通过补充复位模块的时钟信号输入端300输入的时钟信号的是低电平。在图2中所示的实施方式中，移位寄存单元在输出阶段输出的信号为时钟信号线CLK提供的时钟信号，因此，与所述补充复位模块的时钟信号输入端300相连的时钟信号线CLKB提供的时钟信号与时钟信号线CLK提供的时钟信号时序是互补的。

当向与补充复位模块相对应的移位寄存单元输入有效信号时，需要对移位寄存单元的存储电容以及上拉节点进行充电。第一控制信号输入端400也接收到有效信号，从而将补充复位模块的信号输出端600与预定电平输入端Vss导通，预定电平输入端Vss可以提供无效信号，因此，此时补充复位模块向相应的移位寄存单元的上拉节点复位端R_PU以及输出复位端输R_out出无效信号。与上拉节点复位端R_PU以及输出复位端输R_out对应的上拉节点复位晶体管、输出下拉晶体管T1均是断开的，使得移位寄存单元的上拉节点以及输出端OUT均不与预定电平输入端导通。

当相应的移位寄存单元的输出端OUT输出有效信号时，第二控制信号输入端500接收到有效信号，从而将补充复位模块的信号输出端600与预定电平输入端Vss导通，因此，此时，补充复位模块向相应的移位寄存单元的上拉节点复位端R_PU以及输出复位端输R_out输出无效信号。

如图4中所示，在多级移位寄存单元进行级联时，本级的移位寄存单元的输出复位端R_out是与上一级移位寄存单元的上拉节点复位端R_PU相连的。

在本实用新型中，由于在本级移位寄存单元进行输出时，补充复位模块向本级移位寄存单元的输出复位端R_out输出了无效信号，使得下拉控制晶体管T1彻底关闭，进而防止了本级移位寄存单元上一级移位寄存单元的上拉节点漏电，并可以获得正常的输出。

当相应的移位寄存单元的输出的信号由有效信号跳变为无效信号时，向补充复位模块的时钟信号输入端300提供有效信号。当补充复位模块的时钟信号输入端300接收到有效信号时，补充复位模块可以向相应的移位寄存单元的输出复位端以及上拉节点复位端输出有效信号，从而可以对相应的移位寄存单元的上拉节点以及输出端进行分别复位。

作为本实用新型的一种优选实施方式，如图1中所示，上拉控制单元100可以包括上拉控制晶体管Tu，该上拉控制晶体管Tu的栅极和第一极与时钟信号输入端300相连，以形成为上拉控制单元100的控制端。上拉控制晶体管Tu的第二极形成为上拉控制单元100的输出端，也就是说，上拉控制晶体管Tu的第二极与信号输出端600相连。

当时钟信号输入端300接收到有效的信号时，上拉控制晶体管Tu导通，从而将时钟信号输入端300输入的有效信号传送至信号输出端。

在图1中所示的优选实施方式中，下拉控制单元200包括第一下拉控制晶体管Td₁和第二下拉控制晶体管Td₂。第一下拉控制晶体管Td₁的栅极与第一控制信号输入端400相连，第一下拉控制晶体管Td₁的第一极与信号输出端600相连，第一下拉控制晶体管Td₁的第二极与预定电平输入端Vss相连。第二下拉控制晶体管Td₂的栅极与第二控制信号输入端500相连，第二下拉控制晶体管Td₂的第一极与信号输出端600相连，第二下拉控制晶体管Td₂的第二极与预定电平输入端Vss相连。

当第一下拉控制晶体管Td₁的栅极接收到有效的信号时，该第一下拉控制晶体管Td₁导通，从而将信号输出端600与预定电平输入端Vss导通，使得信号输出端600的电位与通过预定电平输入端Vss输入的信号相同。

当第二下拉控制晶体管Td₂的栅极接收到有效的信号时，该第二下拉控制晶体管Td₂导通，从而将信号输出端600与预定电平输入端Vss导通，使得信号输出端600的电位与通过预定电平输入端Vss输入的信号相同。

优选地，当上拉控制单元100包括上拉控制晶体管Tu时，该上拉控制晶体管Tu的宽长比小于第一下拉控制晶体管Td₁的宽长比，并且，上拉控制晶体管Tu的宽长比也小于第二下拉控制晶体管Td₂的宽长比。如此设置之后，可以确保当下拉控制单元200接收到有效信号时，无论上拉控制晶体管Tu是否导通，补充复位模块均可以输出接近于或者等于所述预定电平信号。

例如，上拉控制晶体管Tu的宽长比可以为100u/5u，而第一下拉控制晶体管Td₁和第二下拉控制晶体管Td₂的宽长比均为800u/5u。

作为本实用新型的另一个方面，提供一种包括该复位补充模块的栅极驱动电路，如图4所示，所述栅极驱动电路包括多级移位寄存单元GOA和2N条时钟信号线，每级移位寄存单元都包括输出复位端R_out和上拉节点复位端R_PU。根据输出信号的功能的不同，多级移位寄存单元被划分为显示移位寄存单元和复位移位寄存单元。至少后N级移位寄存单元为所述复位移位寄存单元，此处，N为自然数。至少在包括所述显示移位寄存单元和后N级复位移位寄存单元中的第一级复位移位寄存单元的多级移位寄存单元中，本级移位寄存单元的输出复位端与上一级移位寄存单元的上拉节点复位端相连。其中，所述栅极驱动电路还包括第一补充复位模块Rst_3T，该第一补充复位模块Rst_3T为本申请所提供的上述补充复位模块。至少最后N级所述复位移位寄存单元中的第一级复位移位寄存单元对应一个第一补充复位模块Rst_3T。

当N为大于1的自然数时，相邻两级移位寄存单元之间的输出有效信号的时间段并不是完全错开的，而是有一段时间的重合。

当相邻两级移位寄存单元同时输出有效信号时，第一补充复位模块Rs_3T可以向下一级移位寄存单元的输出复位端输出第一电平信号，该第一电平信号对于下一级移位寄存单元的输出下拉晶体管是无效的，因此，下一级移位寄存单元的输出下拉晶体管是关闭的，且其栅极接收到的信号为无效信号，与之相连的上一级移位寄存单元的上拉节点复位端也接收到无效信号，因此，上一级移位寄存单元的上拉节点不会放电，从而可以保证上一级移位寄存单元可以输出稳定的有效信号。

容易理解的是，最后N级复位移位寄存单元的作用仅仅是提供复位信号，而非提供用于显示的扫描信号。

具体地，第一补充复位模块Rst_3T包括第一上拉控制单元、第一下拉控制单元、第一时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和第一信号输出端。

所述第一上拉控制单元的控制端与所述第一时钟信号输入端相连，所述第一上拉控制单元的输出端与所述第一补充复位模块的第一信号输出端相连，当所述第一时钟信号输入端提供有效信号时，所述第一上拉控制单元能够将所述时钟信号输入端与所述第一信号输出端导通。

所述第一下拉控制单元的第一控制端与所述第一控制信号输入端相连，所述第一下拉控制单元的第二控制端与所述第二控制信号输入端相连，所述第一下拉控制单元的输入端与所述预定电平输入端相连，所述第一下拉控制单元的输出端与所述第一信号输出端相连，当所述第一控制信号输入端和所述第二控制信号输入端的任意一者输入有效信号时，所述第一下拉控制单元将所述预定电平输入端与所述第一信号输出端导通。

第一补充复位模块Rst_3T的第一控制信号输入端与该第一补充复位模块Rst_3T对应的复位移位寄存单元的输入端相连，所述补充复位模块的第二控制信号输入端与该第一补充复位模块Rst_3T对应的复位移位寄存单元的输入端相连，第一补充复位模块Rst_3T的第一信号输出端与该第一补充复位模块对应的复位移位寄存单元的输出复位端R_out相连。

当与第一补充复位模块Rst_3T对应的复位移位寄存单元输出有效信号时，通过第一补充复位模块Rst_3T的第一时钟信号输入端输入的时钟信号为无效信号。

下面以有效信号为高电平信号、无效信号为低电平信号为例对本实用新型所提供的栅极驱动电路进行说明。在这种情况中，通过预定电平信号输入端Vss输入的预定电平信号为低电平信号。

在图4、图6至图8所示的实施方式中，N均为3。在图4中，后3级复位移位寄存单元分别为输出信号dummy1的复位移位寄存单元、输出信号dummy2的复位移位寄存单元和输出信号dummy3的复位移位寄存单元。因此，输出信号dummy1的复位移位寄存单元为后3级复位移位寄存单元中的第一级复位移位寄存单元。至少该输出信号dummy1的复位移位寄存单元应当对应有一个第一补充复位模块。

在图6至图8中所示的三种实施方式中，后3级复位移位寄存单元分别为输出信号dummy6的复位移位寄存单元、输出信号dummy7的复位移位寄存单元和输出信号dummy8的复位移位寄存单元。因此，输出信号dummy6的复位移位寄存单元为后3级复位移位寄存单元中的第一级复位移位寄存单元。至少该输出信号dummy6的复位移位寄存单元应当对应有一个第一补充复位模块。

如图4中所示，输出信号dummy1的复位移位寄存单元的复位输出端R_out与输出信号AA5的移位寄存单元的上拉节点复位端R_PU相连。从图5中可以看出，当输出信号dummy1的复位移位寄存单元刚开始输出高电平信号时，输出信号AA5的移位寄存单元输出的信号仍然为高电平信号，此时，需要确保输出信号AA5的移位寄存单元的上拉节点不漏电，方可保证信号AA5为稳定的高电平。

当输出信号dummy1的复位移位寄存单元刚开始输出高电平信号时，通过第一时钟信号输入端输入的时钟信号为低电平，第一下拉控制晶体管的栅极也为低电平，第一下拉控制晶体管断开，于此同时，第二下拉控制晶体管开启，以将第一信号输出端与预定电平信号输入端Vss导通，使得所述第一信号输出端向输出信号dummy1的复位移位寄存单元的复位输出端Rout输出低电平信号，从而可以将与复位输出端Rout对应的输出下拉晶体管关闭，相应地，输出信号AA5的移位寄存单元的上拉节点复位端R_PU可以保持低电平，从而可以防止输出信号AA5的移位寄存单元的上拉节点漏电，进而确保了信号AA5为稳定的高电平。

信号AA5是用于显示的扫描信号，由此可知，本实用新型所提供的栅极驱动过电路能够提供稳定的扫描信号。

如上文中所述，至少最后N级所述复位移位寄存单元中的第一级复位移位寄存单元对应有所述第一补充复位模块Rst_3T。也就是说，其他的移位寄存单元也可以对应有第一补充复位模块Rst_3T。后N级复位移位寄存单元中的其余复位移位寄存单元可以对应有其他结构的补充复位模块，也可以对应于所述第一补充复位模块。

优选地，后N级所述复位移位寄存单元中的每一级均对应有一个所述第一补充复位模块。如图4中所示，输出信号dummy2的复位移位寄存单元、输出信号dummy3的复位移位寄存单元均对应有第一补充复位模块Rst_3T。

作为本实用新型的一种优选实施方式，如图6所示，在后N级复位移位寄存单元中，除了其中第一级复位移位寄存单元(即，输出信号dummy6的复位移位寄存单元)之外，其余所述复位移位寄存单元所对应的所述第一补充复位模块的信号输出端还与其对应的复位移位寄存单元的上拉节点复位端相连。

作为本实用新型的另一种优选实施方式，所述栅极驱动电路还包括第二补充复位模块Rst_2T，如图4所示，最后一级复位移位寄存单元对应有一个第二补充复位模块Rst_2T。

如图3所示，第二补充复位模块Rst_2T包括第二时钟信号输入端700、第二上拉控制晶体管Tu、第三下拉控制晶体管Td、第三控制信号输入端800和第二信号输出端900。

如图4中所示，所述第二信号输出端与相应的复位移位寄存单元(即，最后一级移位寄存单元)的上拉节点复位端R_PU相连。

下面参照图3介绍第二补充复位模块Rst_2T的具体结构。如图3所示，第二上拉控制晶体管Tu的栅极和第一极与第二时钟信号输入端700相连，第二上拉控制晶体管Tu的第二极与第二信号输出端相连900。第三下拉控制晶体管Td的栅极与第三控制信号输入端800相连，并且，当所述第二补充复位模块Rst_2T对应的复位移位寄存单元开始输出有效信号时，第三控制信号输入端800能够接收到有效信号，第三下拉控制晶体管Td的第一极与第二信号输出端900相连，第三下拉控制晶体管Td的第二极与预定电平输入端Vss相连。

关于对应于同一个复位移位寄存单元的所述第一补充复位模块Rst_3T和第二补充复位模块Rst_2T，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度。换言之，对应于同一个移位寄存单元的所述第一补充复位模块Rst_3T和第二补充复位模块Rst_2T分别与不同的时钟信号线相连。

第二补充复位模块Rst_2T用于为和其对应的移位寄存单元的上拉节点复位端R_PU提供信号，以对相应的移位寄存单元的上拉节点进行复位。

作为本实用新型的另一种优选实施方式，如图7和图8所示，第一补充复位模块Rst_3T的信号输出端还与其对应的复位移位寄存单元的上一级移位寄存单元(该移位寄存单元可以是复位移位寄存单元，也可以是显示移位寄存单元)的上拉节点复位端R_PU相连。

优选地，如图8所示，所述栅极驱动电路还包括第三补充复位模块Rst_3T’，所述第三补充复位模块Rst_3T’的结构与所述第一补充复位模块Rst_3T的结构相同，所述第三补充复位模块Rst_3T’的第一时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度，且当与所述第三补充复位模块Rst_3T’对应的复位移位寄存单元开始输出有效信号时，所述第三补充复位模块的第一控制信号输入端能够接收到有效信号，所述第三补充复位模块的第二控制信号输入端接收时钟信号，该时钟信号的时序与通过所述第三补充复位模块的第一时钟信号输入端输入的时钟信号的时序互补。

由于第三补充复位模块的第二控制信号输入端接入的是时钟信号，因此，第三补充复位模块的信号输出端可以被交替拉低，从而可以防止与第三补充复位模块的信号输出端相连的第二下拉控制晶体管的栅极老化，从而可以提高第三补充复位模块的使用寿命。

作为本实用新型的一种优选实施方式，所述上拉控制单元包括第一上拉控制晶体管，所述第一上拉控制晶体管的栅极和第一极与所述第一时钟信号输入端相连，以形成为所述第一上拉控制单元的控制端，所述第一上拉控制晶体管的第二极形成为所述第一上拉控制单元的输出端。

作为本实用新型的一种优选实施方式，所述第一下拉控制单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述第一控制信号输入端相连，所述第一下拉控制晶体管的第一极与所述第一信号输出端相连，所述第一下拉控制晶体管的第二极与所述预定电平输入端相连，所述第二下拉控制晶体管的栅极与所述第二控制信号输入端相连，所述第二下拉控制晶体管的第一极与所述信号输出端相连，所述第二下拉控制晶体管的第二极与所述预定电平输入端相连。

优选地，当所述第一上拉控制单元包括所述第一上拉控制晶体管时，所述第一上拉控制晶体管的宽长比小于所述第一下拉控制晶体管的宽长比，并且，所述第一上拉控制晶体管的宽长比还小于所述第二下拉控制晶体管的宽长比。

为了获得更好的显示效果，最后N级所述复位移位寄存单元中的每一个均对应有所述第一补充复位模块。

在图4中所示的实施方式中，最后N个移位寄存单元为复位移位寄存单元，其余的移位寄存单元均为显示移位寄存单元，也就是说，后N个移位寄存单元输出的信号仅用于为与之对应的显示移位寄存单元的上拉节点以及输出端进行复位。

在图6至图8中所示的实施方式中，栅极驱动电路所包括的复位移位寄存单元的个数大于N。也就是说，最后N个复位移位寄存单元的功能仅仅是为前面的复位移位寄存单元进行复位。设置多余N个复位移位寄存单元的目的在于，可以有效地防止显示移位寄存单元的上拉节点漏电，从而输出更稳定的扫描信号。最后N个复位移位寄存单元均对应有第一补充复位模块，因此，与后N个复位移位寄存单元相连的其他复位移位寄存单元的上拉节点不会漏电，从而可以输出稳定的复位信号，从而有利于显示移位寄存单元输出稳定的扫描信号。

作为本实用新型的一种具体实施方式，与所述第一补充复位模块对应的所述移位寄存单元包括输出晶体管，所述输出晶体管的第一极用于接收时钟信号，所述输出晶体管的第二极与所述移位寄存单元的输出端相连，输入至对应有所述第一补充复位模块的移位寄存单元的输出晶体管的第一极的时钟信号的时序与输入至相应的所述第一补充复位模块的时钟信号的时序互补。

作为本实用新型的一种优选实施方式，N为3。

当N为3时，所述栅极驱动电路包括六条时钟信号线，分别为时钟信号线CLK1、时钟信号线CLK2、时钟信号线CLK3、时钟信号线CLK4、时钟信号线CLK5和时钟信号线CLK6。其中，相邻两条时钟信号线输入的信号错开预定时刻，时钟信号线CLK1输入的信号与时钟信号线CLK4输入的时钟信号时序互补，时钟信号线CLK2输入的时钟信号与时钟信号线CLK5输入的时钟信号时序互补，时钟信号线CLK3输入的时钟信号与时钟信号线CLK6输入的时钟信号时序互补。

在图4中所示的实施方式中，后3个移位寄存单元分别为输出信号dummy1的复位移位寄存单元、输出信号dummy2的复位移位寄存单元和输出信号dummy3的复位移位寄存单元。

输出信号dummy1的复位移位寄存单元与时钟信号线CLK1相连，而与输出信号dummy1的复位移位寄存单元相对应的第一补充复位模块Rst_3T与时钟信号线CLK4相连。输出信号dummy2的复位移位寄存单元与时钟信号线CLK6相连，而与输出信号dummy2的复位移位寄存单元相对应的第一补充复位模块Rst_3T与时钟信号线CLK3相连。输出信号dymmy3的复位移位寄存单元与时钟信号线CLK5相连，而输出信号dummy3的复位移位寄存单元对应的第一补充复位模块Rst_3T与时钟信号线CLK2相连。

在图4中所示的实施方式中，预定电平信号线提供的预定电平为低电平。输出信号dummy3的复位移位寄存单元的输出复位端R_out与相应的第一补充复位模块Rst_3T的信号输出端相连，输出信号dummy3的复位移位寄存单元的上拉节点复位端R_PU与相应的第二补充复位模块Rst_2T的信号输出端相连。第二补充复位模块Rst_2T的第二时钟信号输入端与时钟信号线CLK1相连，第二补充复位模块Rst_2T的第三控制信号输入端接入dummy1信号。当复位移位寄存单元输出有效的信号dummy3时，第一补充复位模块Rst_3T的第二控制信号端接收到有效的信号dummy3，因此，第一补充复位模块Rst_3T的第一信号输出端与预定电平信号输入端导通，从而将相应的复位移位寄存单元的输出复位端的电位下拉至预定电平，因此，输出信号dummy3的复位移位寄存单元的输出下拉晶体管是关闭的，寄生电容不会将输出信号dummy2的复位移位寄存单元的上拉节点复位端R_UP耦合至高电平，因此，输出信号dummy2的复位移位寄存单元的上拉节点PU不会漏电，从而可以输出稳定的信号dummy2。而信号dummy2输出至输出信号AA3的显示移位寄存单元的上拉节点复位端R_PU以及输出信号AA4的显示移位寄存单元的输出复位端R_out。由于dummy2信号具有较好的稳定度，因此，可以输出信号AA3的显示移位寄存单元的上拉节点以及输出信号AA4的显示移位寄存单元输出端进行较好的复位，以获得稳定的信号AA3和稳定的信号AA4。

由于有效的信号dummy1持续的时间比较长，有效的信号dummy3以及有效的信号dummy1重叠的时间段内，对应于输出dummy3信号的移位寄存单元的第二补充复位模块Rst_2T可以输出低电平信号，从而可以防止在此阶段输出信号dummy3的上拉节点漏电，保证了信号dummy3的稳定性。

由于有效的信号dummy3是用于对输出信号AA5的显示移位寄存单元的输出端以及输出信号AA4的显示移位寄存单元的上拉节点复位的，因此，稳定的信号dummy3可以确保输出稳定的信号AA5和稳定的信号AA4。

同样地，输出信号dummy2的复位移位寄存单元对应的第一复位补充模块Rst_3T的第一信号输出端与输出信号dummy2的复位移位寄存单元的输出复位端R_out以及输出信号dummy1的复位移位寄存单元的上拉节点复位端R_UP相连。当输出有效的信号dummy2时，相应的第一复位补充模块Rst_3T的第一信号输出端输出低电平信号，从而可以将输出信号dummy2的下拉晶体管截止，进而可以避免输出信号dummy1的复位移位寄存单元的上拉节点复位端被耦合至高电平，从而可以防止输出信号dummy1在输出时上拉节点漏电，从而可以保证dummy1输出稳定的信号。信号dummy1用于对输出信号AA2的显示移位寄存单元的上拉节点和输出信号AA3的移位寄存单元的输出端进行复位，从而可以确保输出稳定的信号AA2和信号AA3。

输出信号dummy1的复位移位寄存单元对应的第一复位补充模块Rst_3T的信号输出端与输出信号dummy1的移位寄存单元的输出复位端R_out以及输出信号AA5的移位寄存单元的上拉节点复位端R_PU相连，当有效的信号dummy1输出时，第一复位补充模块Rst_3T向输出信号dummy1的复位移位寄存单元的输出复位端R_out输出低电平信号。因此，输出信号dummy1的复位移位寄存单元的输出下拉晶体管截止，从而不会将输出信号AA5的显示移位寄存单元的上拉节点复位端R_PU耦合至高电平，从而可以防止有效的信号dummy1输出时输出信号AA5的显示移位寄存单元的上拉节点漏电，从而可以保证信号AA5的稳定性。

在图6中所示的实施方式中，示出的八个移位寄存单元均是复位移位寄存单元。八个复位移位寄存单元分别输出信号dummy1、信号dummy2、信号dummy3、信号dummy4、信号dummy5、信号dummy6、信号dummy7和信号dummy8。分别输出信号dummy6、信号dummy7和信号dummy8的三个复位移位寄存单元各自对应一个第一补充复位模块Rst_3T。输出信号dummy6的复位移位寄存单元对应的第一补充复位模块Rst_3T的第一信号输出端与输出信号dummy6的复位移位寄存单元的输出复位端R_out相连，还与输出信号dummy5的复位移位寄存单元的上拉节点复位端R_PU相连。输出信号dummy7的复位移位寄存单元对应的第一补充复位模块Rst_3T的第一信号输出端与输出信号dummy7的复位移位寄存单元的输出复位端R_out以及上拉节点复位端R_PU均相连。输出信号dummy8的复位移位寄存单元对应的第一补充复位模块Rst_3T的第一信号输出端与输出信号dummy8的复位移位寄存单元的输出复位端R_out以及上拉节点复位端R_PU均相连。

在图7中所示的实施方式中，示出的八个移位寄存单元都是复位移位寄存单元。八个复位移位寄存单元分别输出信号dummy1、信号dummy2、信号dummy3、信号dummy4、信号dummy5、信号dummy6、信号dummy7和信号dummy8。分别输出信号dummy6、信号dummy7和信号dummy8的三个复位移位寄存单元各自对应一个第一补充复位模块Rst_3T，输出信号dummy8的移位寄存单元还对应一个第二补充复位模块Rst_2T。在图7中三个第一补充复位模块Rst_3T于三个相应的移位寄存单元的连接方式以及一个第二补充复位模块Rst_2T与相应的移位寄存单元的连接方式与图4中三个第一补充复位模块Rst_3T于三个相应的移位寄存单元的连接方式以及一个第二补充复位模块Rst_2T与相应的移位寄存单元的连接方式相同，这里不再赘述。

在图7中所示的实施方式中，示出的八个复位移位寄存单元都输出的信号均不是用于显示的扫描信号。八个复位移位寄存单元分别输出信号dummy1、信号dummy2、信号dummy3、信号dummy4、信号dummy5、信号dummy6、信号dummy7和信号dummy8。分别输出信号dummy6、信号dummy7和信号dummy8的三个移位寄存单元各自对应一个第一补充复位模块Rst_3T，输出信号dummy8的移位寄存单元还对应一个第二补充复位模块Rst_2T。在图7中三个第一补充复位模块Rst_3T于三个相应的移位寄存单元的连接方式以及一个第二补充复位模块Rst_2T与相应的移位寄存单元的连接方式与图4中三个第一补充复位模块Rst_3T于三个相应的移位寄存单元的连接方式以及一个第二补充复位模块Rst_2T与相应的移位寄存单元的连接方式相同，这里不再赘述。

在图8所示的实施方式中，示出的八个移位寄存单元都输出的信号均不是用于显示的扫描信号。八个移位寄存单元分别输出信号dummy1、信号dummy2、信号dummy3、信号dummy4、信号dummy5、信号dummy6、信号dummy7和信号dummy8。分别输出信号dummy6、信号dummy7和信号dummy8的三个移位寄存单元各自对应一个第一补充复位模块Rst_3T，输出信号dummy8的移位寄存单元还对应一个第二补充复位模块Rst_2T。在图8中三个第一补充复位模块Rst_3T于三个相应的移位寄存单元的连接方式与图7中三个第一补充复位模块Rst_3T与三个相应的移位寄存单元的连接方式相同，这里不再赘述。在图8中所示的实施方式中，利用一个第三补充复位模块Rst_3T’对最后一级移位寄存单元的上拉节点复位端进行复位，第三补充复位模块Rst_3T’的结构与第一补充复位模块Rst_3T的结构相同，接入第一补充复位模块Rst_3T的时钟信号以及各控制信号不同于接入第三补充复位模块Rst_3T’的时钟信号以及各控制信号。

作为本实用新型的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本实用新型所提供的上述栅极驱动电路。

可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (16)

1.一种用于栅极驱动电路的补充复位模块，其特征在于，所述补充复位模块包括上拉控制单元、下拉控制单元、时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和信号输出端，

所述上拉控制单元的控制端与所述时钟信号输入端相连，所述上拉控制单元的输出端与所述补充复位模块的信号输出端相连，当所述时钟信号输入端提供有效信号时，所述上拉控制单元能够将所述时钟信号输入端与所述信号输出端导通，

所述下拉控制单元的第一控制端与所述第一控制信号输入端相连，所述下拉控制单元的第二控制端与所述第二控制信号输入端相连，所述下拉控制单元的输入端与所述预定电平输入端相连，所述下拉控制单元的输出端与所述信号输出端相连，当所述第一控制信号输入端和所述第二控制信号输入端的任意一者输入有效信号时，所述下拉控制单元将所述预定电平输入端与所述信号输出端导通。

2.根据权利要求1所述的补充复位模块，其特征在于，所述上拉控制单元包括上拉控制晶体管，所述上拉控制晶体管的栅极和第一极与所述时钟信号输入端相连，以形成为所述上拉控制单元的控制端，所述上拉控制晶体管的第二极形成为所述上拉控制单元的输出端。

3.根据权利要求1或2所述的补充复位模块，其特征在于，所述下拉控制单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述第一控制信号输入端相连，所述第一下拉控制晶体管的第一极与所述信号输出端相连，所述第一下拉控制晶体管的第二极与所述预定电平输入端相连，所述第二下拉控制晶体管的栅极与所述第二控制信号输入端相连，所述第二下拉控制晶体管的第一极与所述信号输出端相连，所述第二下拉控制晶体管的第二极与所述预定电平输入端相连。

4.根据权利要求3所述的补充复位模块，其特征在于，当所述上拉控制单元包括所述上拉控制晶体管时，所述上拉控制晶体管的宽长比小于所述第一下拉控制晶体管的宽长比，并且，所述上拉控制晶体管的宽长比也小于所述第二下拉控制晶体管的宽长比。

5.一种栅极驱动电路，所述栅极驱动电路包括多级移位寄存单元和2N条时钟信号线，每级移位寄存单元都包括输出复位端和上拉节点复位端，多级所述移位寄存单元包括显示移位寄存单元和复位移位寄存单元，并且，至少后N级移位寄存单元为所述复位移位寄存单元，N为自然数，至少在包括所述显示移位寄存单元和后N级复位移位寄存单元中的第一级复位移位寄存单元的多级移位寄存单元中，本级移位寄存单元的输出复位端与上一级移位寄存单元的上拉节点复位端相连，其特征在于，所述栅极驱动电路还包括第一补充复位模块，至少最后N级所述复位移位寄存单元中的第一级复位移位寄存单元对应一个所述第一补充复位模块，

所述第一补充复位模块包括第一上拉控制单元、第一下拉控制单元、第一时钟信号输入端、预定电平输入端、第一控制信号输入端、第二控制信号输入端和第一信号输出端，

所述第一上拉控制单元的控制端与所述第一时钟信号输入端相连，所述第一上拉控制单元的输出端与所述第一补充复位模块的第一信号输出端相连，当所述第一时钟信号输入端提供有效信号时，所述第一上拉控制单元能够将所述时钟信号输入端与所述第一信号输出端导通，

所述第一下拉控制单元的第一控制端与所述第一控制信号输入端相连，所述第一下拉控制单元的第二控制端与所述第二控制信号输入端相连，所述第一下拉控制单元的输入端与所述预定电平输入端相连，所述第一下拉控制单元的输出端与所述第一信号输出端相连，当所述第一控制信号输入端和所述第二控制信号输入端的任意一者输入有效信号时，所述第一下拉控制单元将所述预定电平输入端与所述第一信号输出端导通；

所述第一补充复位模块的第一控制信号输入端与该第一补充复位模块对应的复位移位寄存单元的输入端相连，所述第一补充复位模块的第二控制信号输入端与该第一补充复位模块对应的复位移位寄存单元的输入端相连，所述第一补充复位模块的第一信号输出端与该第一补充复位模块对应的复位移位寄存单元的输出复位端相连；

当与所述第一补充复位模块对应的复位移位寄存单元输出有效信号时，通过所述第一补充复位模块的第一时钟信号输入端输入的时钟信号为无效信号。

6.根据权利要求5所述的栅极驱动电路，其特征在于，后N级所述复位移位寄存单元中的每一级均对应有一个所述第一补充复位模块。

7.根据权利要求6所述的栅极驱动电路，其特征在于，在后N级复位移位寄存单元中，除了其中第一级复位移位寄存单元之外，其余所述复位移位寄存单元所对应的所述第一补充复位模块的信号输出端还与其对应的复位移位寄存单元的上拉节点复位端相连。

8.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第二补充复位模块，最后一级所述复位移位寄存单元还对应有一个所述第二补充复位模块，

所述第二补充复位模块包括第二时钟信号输入端、第二上拉控制晶体管、第三下拉控制晶体管、第三控制信号输入端和第二信号输出端，

所述第二信号输出端与相应的移位寄存单元的上拉节点复位端相连；

所述第二上拉控制晶体管的栅极和第一极与所述第二时钟信号输入端相连，所述第二上拉控制晶体管的第二极与所述第二信号输出端相连；

所述第三下拉控制晶体管的栅极与所述第三控制信号输入端相连，且当与所述第二补充复位模块对应的复位移位寄存单元开始输出有效信号时，所述第三控制信号输入端能够接收到有效信号，所述第三下拉控制晶体管的第一极与所述第二信号输出端相连，所述第三下拉控制晶体管的第二极与所述预定电平输入端相连；

关于对应于同一个所述复位移位寄存单元的所述第一补充复位模块和所述第二补充复位模块，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度。

9.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一补充复位模块的信号输出端还与其对应的所述复位移位寄存单元的上一级移位寄存单元的上拉节点复位端相连。

10.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第三补充复位模块，所述第三补充复位模块的结构与所述第一补充复位模块的结构相同，所述第三补充复位模块的第一时钟信号输入端输入的时钟信号与通过所述第一时钟信号输入端输入的信号错开预定时间段，且所述预定时间段小于所述移位寄存单元的输出信号的脉冲宽度，且当与所述第三补充复位模块对应的复位移位寄存单元开始输出有效信号时，所述第三补充复位模块的第一控制信号输入端能够接收到有效信号，所述第三补充复位模块的第二控制信号输入端接收时钟信号，该时钟信号的时序与通过所述第三补充复位模块的第一时钟信号输入端输入的时钟信号的时序互补。

11.根据权利要求5至10中任意一项所述的栅极驱动电路，其特征在于，所述第一上拉控制单元包括第一上拉控制晶体管，所述第一上拉控制晶体管的栅极和第一极与所述第一时钟信号输入端相连，以形成为所述第一上拉控制单元的控制端，所述第一上拉控制晶体管的第二极形成为所述第一上拉控制单元的输出端。

12.根据权利要求5至10中任意一项所述的栅极驱动电路，其特征在于，所述第一下拉控制单元包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的栅极与所述第一控制信号输入端相连，所述第一下拉控制晶体管的第一极与所述信号输出端相连，所述第一下拉控制晶体管的第二极与所述预定电平输入端相连，所述第二下拉控制晶体管的栅极与所述第二控制信号输入端相连，所述第二下拉控制晶体管的第一极与所述信号输出端相连，所述第二下拉控制晶体管的第二极与所述预定电平输入端相连。

13.根据权利要求12所述的栅极驱动电路，其特征在于，当所述第一上拉控制单元包括所述第一上拉控制晶体管时，所述第一上拉控制晶体管的宽长比小于所述第一下拉控制晶体管的宽长比，并且，所述第一上拉控制晶体管的宽长比还小于所述第二下拉控制晶体管的宽长比。

14.根据权利要求5至13中任意一项所述的栅极驱动电路，其特征在于，所述移位寄存单元包括输出晶体管，所述输出晶体管的第一极用于接收时钟信号，所述输出晶体管的第二极与所述移位寄存单元的输出端相连，输入至对应有所述第一补充复位模块的移位寄存单元的输出晶体管的第一极的时钟信号的时序与输入至相应的所述第一补充复位模块的时钟信号的时序互补。

15.根据权利要求5至10中任意一项所述的栅极驱动电路，其特征在于，N为3。

16.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述驱动电路为权利要求5至15中任意一项所述的栅极驱动电路。