CN106128352B - Goa单元、驱动方法、goa电路和显示装置 - Google Patents

Abstract

本发明提供一种GOA(阵列基板行驱动)单元、驱动方法、GOA电路和显示装置。所述GOA单元包括上拉节点控制模块；上拉节点控制模块包括至少一个上拉节点控制晶体管；每一上拉节点控制晶体管的栅极接入相应的控制节点，每一上拉节点控制晶体管的第一极都与上拉节点连接，所述GOA单元还包括浮空控制线和电位控制模块；每一上拉节点控制晶体管的第二极都与浮空控制线连接；电位控制模块分别与浮空控制线和低电平线连接，用于当所述上拉节点的电位为高电平时控制浮空控制线处于浮空状态。本发明能减小上拉节点控制晶体管的漏电流，减小输出信号延迟，增加充电时间，提升驱动能力。

Description

GOA单元、驱动方法、GOA电路和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种GOA单元、驱动方法、GOA电路和显示装置。

背景技术

如图1所示，在现有的GOA(Gate On Array，阵列基板行驱动)单元中，上拉节点PU通过PU放电通道放电至低电平线LVGL，PU放电通道的通断由复位端Rst和下拉节点PD控制，控制对下拉节点PD进行放电的PD放电通道由PU控制。

在实际操作时，所述PU放电通道包括栅极与复位端连接的复位晶体管和栅极与下拉节点连接的上拉节点下拉晶体管；所述复位晶体管的漏极和所述上拉节点下拉晶体管的漏极都与PU连接，所述复位晶体管的源极和所述上拉节点下拉晶体管的源极都与低电平线LVGL连接。现有的GOA单元在工作时，在每一显示周期的输入阶段和输出阶段，当PU的电位为高电平(伏值比较高，可以达到几十伏)时，从而复位晶体管的漏源电压和上拉节点下拉晶体管的漏源电压会很高，从而导致复位晶体管和上拉节点下拉晶体管会产生严重的漏电现象，从而使得PU的电位下降，导致输出的栅极驱动信号的下降时间增加，会减小像素充电时间，导致驱动能力下降。

发明内容

本发明的主要目的在于提供一种GOA单元、驱动方法、GOA电路和显示装置，解决现有技术中当上拉节点的电位为高电平时，复位晶体管的漏源电压和上拉节点下拉晶体管的漏源电压会很高，导致复位晶体管和上拉节点下拉晶体管会产生严重的漏电现象，从而使得上拉节点的电位下降，导致输出的栅极驱动信号的下降时间增加，会减小像素充电时间，导致驱动能力下降的问题。

为了达到上述目的，本发明提供了一种GOA单元，包括：上拉节点控制模块，与上拉节点连接，用于复位阶段和/或输出截止保持阶段控制所述上拉节点的电位为低电平；所述上拉节点控制模块包括至少一个上拉节点控制晶体管；每一所述上拉节点控制晶体管的栅极接入相应的控制节点，每一所述上拉节点控制晶体管的第一极都与所述上拉节点连接，所述GOA单元还包括浮空控制线和电位控制模块；

每一所述上拉节点控制晶体管的第二极都与所述浮空控制线连接；

所述电位控制模块与所述浮空控制线连接，用于当所述上拉节点的电位为高电平时控制所述浮空控制线处于浮空状态，在所述复位阶段和所述输出截止保持阶段控制所述浮空控制线的电位为低电平。

实施时，所述GOA单元还包括一个复位端和M个下拉节点；M为正整数；

所述上拉节点控制模块包括：

复位子模块，分别与复位端、所述上拉节点和所述浮空控制线连接，用于在复位阶段，当由复位端输入的复位信号的电位为高电平时控制所述上拉节点与所述浮空控制线连接；以及，

上拉节点下拉子模块，分别与所述上拉节点、每一所述下拉节点和所述浮空控制线连接，用于在复位阶段和输出截止保持阶段，当所述下拉节点的电位为高电平时控制所述上拉节点与所述浮空控制线连接。

实施时，所述电位控制模块包括：

电位控制晶体管，栅极与电位控制线连接，第一极与所述浮空控制线连接，第二极与低电平线连接。

实施时，当所述电位控制晶体管为n型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出低电平，在所述复位阶段和所述输出截止保持阶段，所述电位控制线输出高电平；

当所述电位控制晶体管为p型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出高电平，在所述复位阶段和所述输出截止保持阶段，所述电位控制线输出低电平。

实施时，所述复位子模块包括复位晶体管，所述上拉节点下拉子模块包括 M个上拉节点下拉晶体管；

所述复位晶体管的栅极与复位端连接；

每一所述上拉节点下拉晶体管的栅极分别与一所述下拉节点连接；

所述电位控制模块包括一个第一电位控制晶体管和M个第二电位控制晶体管；

所述第一电位控制晶体管的栅极与所述复位端连接，所述第一电位控制晶体管的第一极与所述浮空控制线连接，所述第一电位控制晶体管的第二极与低电平线连接；

每一所述第二电位控制晶体管的栅极分别与一所述下拉节点连接，每一所述第二电位控制晶体管的第一极都与所述浮空控制线连接，每一所述第二电位控制晶体管的第二极都与所述低电平线连接。

实施时，所述第一电位控制晶体管和所述M个第二电位控制晶体管都为n型晶体管。

实施时，M等于2，所述GOA单元包括第一下拉节点和第二下拉节点；

所述GOA单元还包括：

输入模块，分别与输入端、所述上拉节点和第一高电平线连接，用于在输入阶段控制所述上拉节点与所述第一高电平线连接，在输出阶段控制自举拉升所述上拉节点的电位；

下拉节点上拉模块，分别与第二高电平线、第三高电平线、所述第一下拉节点、所述第二下拉节点和所述上拉节点连接，用于当所述上拉节点的电位为低电平时控制所述第一下拉节点与所述第二高电平线连接并控制所述第二下拉节点与所述第三高电平线连接；

下拉节点控制模块，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点和低电平线连接，用于当所述上拉节点的电位为高电平时控制所述第一下拉节点的电位和所述第二下拉节点的电位为低电平；

进位信号输出模块，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、时钟信号输出端和进位信号输出端连接，用于当所述上拉节点的电位为高电平并所述时钟信号输出端输出高电平时控制所述进位信号输出端输出高电平，当所述第一下拉节点的电位和/或所述第二下拉节点的电位为高电 平时控制所述进位信号输出端输出低电平；以及，

栅极驱动信号输出端，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、时钟信号输出端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为高电平并所述时钟信号输出端输出高电平时控制所述栅极驱动信号输出端输出高电平，当所述第一下拉节点的电位和/或所述第二下拉节点的电位为高电平时控制所述栅极驱动信号输出端输出低电平。

本发明还提供了一种GOA单元的驱动方法，应用于上述的GOA单元，所述驱动方法包括：

在输入阶段和输出阶段，上拉节点的电位为高电平，电位控制模块控制浮空控制线处于浮空状态；

在复位阶段和输出截止保持阶段，上拉节点的电位为低电平，所述电位控制模块控制所述浮空控制线的电位为低电平。

本发明还提供了一种GOA电路，包括多个级联的上述的GOA单元。

本发明还提供了一种显示装置，包括上述的GOA电路。

与现有技术相比，本发明所述的GOA单元、驱动方法、GOA电路和显示装置控制将上拉节点控制模块包括的上拉节点控制晶体管的第二极都与浮空控制线连接，通过电位控制模块控制当上拉节点的电位为高电平时控制所述浮空控制线处于浮空状态，从而当PU的电位为高电平(一般情况下可达到几十伏)时，所述浮空控制线FC的电位也随之上升，从而上拉节点控制晶体管的漏源电压不会变的很大，相应减小了上拉节点控制晶体管的漏电流，提升PU保持电压，减小输出信号延迟，增加充电时间，提升驱动能力。

附图说明

图1是现有的GOA单元的PU放电通路的示意图；

图2是本发明实施例所述的GOA单元的结构框图；

图3是本发明另一实施例所述的GOA单元的结构图；

图4是本发明所述的GOA单元的一具体实施例的电路图；

图5是本发明实施例所述的GOA单元的上拉节点控制晶体管的漏源电压与现有的GOA单元的上拉节点控制晶体管的漏源电压的比较示意图；

图6是本发明实施例所述的GOA单元的驱动方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明实施例所述的GOA单元包括：上拉节点控制模块21，与上拉节点PU连接，用于复位阶段和/或输出截止保持阶段控制所述上拉节点PU的电位为低电平；

所述上拉节点控制模块21包括至少一个上拉节点控制晶体管MUC(在图2中仅示意性的绘制了一个上拉节点控制晶体管，但是实际操作时，上拉节点控制晶体管的个数根据实际情况而设置为至少一个)；

每一所述上拉节点控制晶体管MUC的栅极接入相应的控制节点Ctrl，每一所述上拉节点控制晶体管MU的第一极都与所述上拉节点PU连接，

本发明实施例所述的GOA单元还包括浮空控制线FC和电位控制模块22；

每一所述上拉节点控制晶体管MUC的第二极都与所述浮空控制线FC连接；

所述电位控制模块22与所述浮空控制线FC连接，用于当所述上拉节点PU的电位为高电平时控制所述浮空控制线FC处于浮空状态，在所述复位阶段和所述输出截止保持阶段控制所述浮空控制线FC的电位为低电平。

在本发明实施例所述的GOA单元中，上拉节点控制模块21中的上拉节点控制晶体管是与对上拉节点PU放电相关的晶体管，本发明实施例所述的GOA单元控制将上拉节点控制模块21包括的上拉节点控制晶体管的第二极都与浮空控制线FC连接，通过电位控制模块22控制当上拉节点PU的电位为高电平时控制所述浮空控制线FC处于浮空状态，从而当PU的电位为高电平(一般情况下可达到几十伏)时，所述浮空控制线FC的电位也随之上升，从而上拉节点控制晶体管的漏源电压Vds不会变的很大，相应减小了上拉节点控制晶体管的漏电流，提升PU保持电压，减小输出信号延迟，增加充电时间，提 升驱动能力。

并本发明实施例所述的GOA单元通过电位控制模块控制在复位阶段和输出截止保持阶段(在这两个阶段需要对上拉节点PU进行放电)控制浮空控制线FC的电位为低电平连接，以使得能够通过上拉节点控制晶体管在复位阶段和输出截止保持阶段准确的对上拉节点PU进行放电，使得上拉节点的电位为低电平。

可选的，所述GOA单元还包括一个复位端和M个下拉节点；M为正整数；

所述上拉节点控制模块包括：

复位子模块，分别与复位端、所述上拉节点和所述浮空控制线连接，用于在复位阶段，当由复位端输入的复位信号的电位为高电平时控制所述上拉节点与所述浮空控制线连接；以及，

上拉节点下拉子模块，分别与所述上拉节点、每一所述下拉节点和所述浮空控制线连接，用于在复位阶段和输出截止保持阶段，当所述下拉节点的电位为高电平时控制所述上拉节点与所述浮空控制线连接。

在实际操作时，上拉节点控制模块包括复位子模块和上拉节点下拉子模块，复位子模块在复位阶段复位信号的控制下控制上拉节点与浮空控制线连接，上拉节点下拉子模块用于在复位阶段和输出截止保持阶段当任一所述下拉节点的电位为高电平时控制上拉节点与浮空控制线连接。

根据一种具体实施方式，所述电位控制模块包括：

电位控制晶体管，栅极与电位控制线连接，第一极与所述浮空控制线连接，第二极与低电平线连接。

在实际操作时，所述电位控制模块可以包括栅极与电位控制线连接的电位控制晶体管；当上拉节点的电位为高电平时，所述电位控制线输出的电位控制信号使得所述电位控制晶体管断开，从而控制浮空控制线处于浮空状态；而在复位阶段和输出截止保持阶段，所述电位控制线输出的电位控制信号使得所述电位控制晶体管导通，从而控制所述浮空控制线与低电平线连接。

可选的，当所述电位控制晶体管为n型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出低电平，以使得所述电位控制晶体管断开，在所 述复位阶段和所述输出截止保持阶段，所述电位控制线输出高电平，以使得所述电位控制晶体管导通；

当所述电位控制晶体管为p型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出高电平，，以使得所述电位控制晶体管断开在所述复位阶段和所述输出截止保持阶段，所述电位控制线输出低电平，以使得所述电位控制晶体管导通。

根据另一种具体实施方式，所述复位子模块包括复位晶体管，所述上拉节点下拉子模块包括M个上拉节点下拉晶体管；

所述复位晶体管的栅极与复位端连接；

每一所述上拉节点下拉晶体管的栅极分别与一所述下拉节点连接；

所述电位控制模块包括一个第一电位控制晶体管和M个第二电位控制晶体管；

所述第一电位控制晶体管的栅极与所述复位端连接，所述第一电位控制晶体管的第一极与所述浮空控制线连接，所述第一电位控制晶体管的第二极与所述低电平线连接；

每一所述第二电位控制晶体管的栅极分别与一所述下拉节点连接，每一所述第二电位控制晶体管的第一极都与所述浮空控制线连接，每一所述第二电位控制晶体管的第二极都与所述低电平线连接。

在以上的实施例中，复位晶体管和M个上拉节点下拉晶体管即为图2中的上拉节点控制晶体管。

也即，上拉节点控制模块包括栅极与复位端连接的复位晶体管和M个上拉节点下拉晶体管(M为正整数)，每一所述上拉节点下拉晶体管的栅极分别与一下拉节点连接，所述电位控制模块包括一个第一电位控制晶体管和M个第二电位控制晶体管，第一电位控制晶体管的栅极与复位端连接，第一电位控制晶体管用于在上拉节点的电位为高电平(此时由复位端输入的复位信号的电位为低电平)时控制断开浮空控制线与低电平线之间的连接，并在复位阶段(所述复位信号的电位为高电平)所述第一电位控制晶体管导通，使得浮空控制线与低电平线连接；每一第二电位控制晶体管的栅极分别与一所述下拉节点连接，当上拉节点的电位为高电平时(此时下拉节点的电位为低电平)，所述M个第 二电位控制晶体管都断开，以使得浮空控制线处于浮空状态；在复位阶段和输出截止保持阶段，当所述下拉节点的电位为高电平时，栅极与该下拉节点连接的第二电位控制晶体管导通，使得浮空控制线与低电平线连接。

可选的，所述第一电位控制晶体管和所述M个第二电位控制晶体管都为n型晶体管。

具体的，M可以等于2，如图3所示，所述GOA单元包括复位端RST、第一下拉节点PD_A和第二下拉节点PD_B；

所述GOA单元包括上拉节点控制模块、电位控制模块22、浮空控制线FC和上拉节点PU；

所述上拉节点控制模块包括：

复位子模块211，分别与复位端RST、所述上拉节点PU和所述浮空控制线FC连接，用于在复位阶段，当由复位端RST输入的复位信号的电位为高电平时控制所述上拉节点PU与所述浮空控制线FC连接；以及，

上拉节点下拉子模块212，分别与所述上拉节点PU、所述第一下拉节点PD_A、第二下拉节点PD_B和所述浮空控制线FC连接，用于在复位阶段和输出截止保持阶段，当所述第一下拉节点PD_A的电位和/或所述第二下拉节点PD_B的电位为高电平时控制所述上拉节点PU与所述浮空控制线FC连接；

所述GOA单元还包括：

输入模块31，分别与输入端INPUT、所述上拉节点PU和输出第一高电平VGH的第一高电平线连接，用于在输入阶段控制所述上拉节点PU与所述第一高电平线连接，在输出阶段控制自举拉升所述上拉节点PU的电位；

下拉节点上拉模块32，分别与输出第二高电平VDD_A的第二高电平线、输出第三高电平VDD_B的第三高电平线、所述第一下拉节点PD_A、所述第二下拉节点PD_B、所述上拉节点PU和低电平线LVGL连接，用于当所述上拉节点PU的电位为低电平时控制所述第一下拉节点PD_A与所述第二高电平线连接并控制所述第二下拉节点PD_B与所述第三高电平线连接；

下拉节点控制模块33，分别与所述上拉节点PU、所述第一下拉节点PD_A、所述第二下拉节点PD_B和低电平线LVGL连接，用于当所述上拉节点PU的电位为高电平时控制所述第一下拉节点PD_A的电位和所述第二下拉节点 PD_B的电位为低电平；

进位信号输出模块34，分别与所述上拉节点PU、所述第一下拉节点PD_A、所述第二下拉节点PD_B、时钟信号输出端CLK和进位信号输出端OUTC连接，用于当所述上拉节点PU的电位为高电平并所述时钟信号输出端CLK输出高电平时控制所述进位信号输出端OUTC输出高电平，当所述第一下拉节点PD_A的电位和/或所述第二下拉节点PD_B的电位为高电平时控制所述进位信号输出端OUTC输出低电平；以及，

栅极驱动信号输出模块35，分别与所述上拉节点PU、所述第一下拉节点PD_A、所述第二下拉节点PD_B、时钟信号输出端CLK和栅极驱动信号输出端OUT连接，用于当所述上拉节点PU的电位为高电平并所述时钟信号输出端CLK输出高电平时控制所述栅极驱动信号输出端OUT输出高电平，当所述第一下拉节点PD_A的电位和/或所述第二下拉节点PD_B的电位为高电平时控制所述栅极驱动信号输出端OUT输出低电平。

当如图3所示的实施例工作时，

在输入阶段，由INPUT输入的输入信号为高电平，由RESET输入的复位信号为低电平，第一高电平VGH接入PU，使得PU的电位为高电平，此时下拉节点控制模块33控制PD_A的电位和PD_B的电位都为低电平，此时CLK输出低电平，进位信号输出模块34控制OUTC输出低电平，栅极驱动信号输出模块35控制OUT输出低电平；并且，由于此时PD_A的电位、PD_B的电位和由RST输入的复位信号的电位都为低电平，则电位控制模块22控制FC处于浮空状态，从而复位子模块211中的复位晶体管的第二极处于浮空状态，上拉节点子下拉模块212中的两个上拉节点下拉晶体管的第二极也都处于浮空状态，从而复位晶体管的第二极的电位、以及该两个上拉节点下拉晶体管的第二极的电位也都会随着PU的电位的上升而上升，从而该复位晶体管的漏源电压，以及该两个上拉节点下拉晶体管的漏源电压不会变的很大而导致产生漏电流；

在输出阶段，复位信号和输入信号都为低电平，CLK输出高电平，由于输入模块31中的存储电容的自举作用，PU的电位会被进一步自举拉升，此时下拉节点控制模块33控制PD_A的电位和PD_B的电位继续都为低电平，CLK 输出高电平，进位信号输出模块34控制OUTC输出高电平，栅极驱动信号输出模块35控制OUT输出高电平；并且，由于此时PD_A的电位、PD_B的电位和由RST输入的复位信号的电位都为低电平，则电位控制模块22控制FC处于浮空状态，从而复位子模块211中的复位晶体管的第二极处于浮空状态，上拉节点子下拉模块212中的两个上拉节点下拉晶体管的第二极也都处于浮空状态，从而即使PU的电位被进一步自举拉升复位晶体管的第二极的电位、以及该两个上拉节点下拉晶体管的第二极的电位也都会随着PU的电位的上升而上升，从而该复位晶体管的漏源电压，以及该两个上拉节点下拉晶体管的漏源电压不会变的很大而导致产生漏电流；

在复位阶段，由RESET输入的复位信号为高电平，输入信号为低电平，复位子模块211包括的复位晶体管导通，并电位控制模块22控制FC与低电平线LVGL连接，则复位晶体管可以将PU的电位拉低为低电平，下拉节点控制模块33控制PD_A的电位为第二高电平VDD_A，控制PD_B的电位为第三高电平VDD_B，上拉节点下拉子模块212可以进一步控制对PU放电；由于PU的电位为低电平，PD_A的电位和PD_B的电位都为高电平，则进位信号输出模块34控制OUTC与LVGL连接，栅极驱动信号输出模块35控制OUT接入另一低电平VGL；

在输出截止保持阶段，复位信号和输入信号都为低电平，PU的电位继续为低电平，下拉节点上拉模块32控制PD_A的电位和PD_B的电位继续为高电平，电位控制模块22控制FC与低电平线LVGL连接，上拉节点下拉子模块212控制对PU放电；由于PU的电位为低电平，PD_A的电位和PD_B的电位都为高电平，则进位信号输出模块34控制OUTC与LVGL连接，栅极驱动信号输出模块35控制OUT接入另一低电平VGL。

在具体实施时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

下面通过一具体实施例来说明本发明所述的GOA单元。

如图4所示，本发明所述的GOA单元的一具体实施例包括上拉节点控制模块、电位控制模块、输入模块，下拉节点上拉模块，下拉节点控制模块，进位信号输出模块和栅极驱动信号输出端；

本发明所述的GOA单元的该具体实施例还包括输入端INPUT、复位端RESET、上拉节点PU、第一下拉节点PD_A、第二下拉节点PD_B、进位信号输出端OUTC和栅极驱动信号输出端OUT；

所述上拉节点控制模块包括复位子模块和上拉节点下拉子模块；

所述复位子模块包括复位晶体管MR；

所述上拉节点下拉子模块包括第一上拉节点下拉晶体管MD_A和第二上拉节点下拉晶体管MD_B；

所述电位控制模块包括第一电位控制晶体管MVC1、第二电位控制晶体管MVC2和第三电位控制晶体管MVC3；

所述输入模块包括输入晶体管MI和存储电容Cs；

所述下拉节点上拉模块包括第一下拉节点上拉晶体管MU1、第二下拉节点上拉晶体管MU2、第三下拉节点上拉晶体管MU3、第四下拉节点上拉晶体管MU4、第五下拉节点上拉晶体管MU5和第六下拉节点上拉晶体管MU6；

所述下拉节点控制模块包括第一下拉节点控制晶体管MDC1和第二下拉节点控制晶体管MDC2；

所述进位信号输出模块包括第一进位信号输出晶体管MCO1、第二进位信号输出晶体管MCO2和第三进位信号输出晶体管MCO3；

所述栅极驱动信号输出模块包括第一栅极驱动信号输出晶体管MGO1、第二栅极驱动信号输出晶体管MGO2和第三栅极驱动信号输出晶体管MGO3；

在本发明所述的GOA单元的该具体实施例中，所有的晶体管都为n型晶体管；

所述复位晶体管MR，栅极与复位端RST连接，漏极上拉节点PU连接，源极与浮空控制线FC连接；

所述第一上拉节点下拉晶体管MD_A，栅极与第一下拉节点PD_A连接，漏极与上拉节点PU连接，源极与浮空控制线FC连接；

所述第二上拉节点下拉晶体管MD_B，栅极与第二下拉节点PD_B连接，漏极与上拉节点PU连接，源极与浮空控制线FC连接；

所述第一电位控制晶体管MVC1，栅极与所述复位端RST连接，漏极与所述浮空控制线FC连接，源极与低电平线LVGL连接；

所述第二电位控制晶体管MVC2，栅极与所述第一下拉节点PD_A连接，漏极与所述浮空控制线FC连接，源极与低电平线LVGL连接；

所述第三电位控制晶体管MVC3，栅极与所述第二下拉节点PD_B连接，漏极与所述浮空控制线FC连接，源极与低电平线LVGL连接；

所述输入晶体管MI，栅极与输入端INPUT连接，漏极接入VGH，源极与上拉节点PU连接；

所述存储电容Cs，第一端与上拉节点PU连接，第二段与栅极驱动信号输出端OUT连接；

所述第一下拉节点上拉晶体管MU1，栅极接入VDD_A，漏极接入VDD_A，源极与第一下拉控制节点PD_CN_A连接；

所述第二下拉节点上拉晶体管MU2，栅极与第一下拉控制节点PD_CN_A连接，漏极接入VDD_A，源极与第一下拉节点PD_A连接；

所述第三下拉节点上拉晶体管MU3，栅极与上拉节点PU连接，漏极与第一下拉控制节点PD_CN_A连接，源极与低电平线LVGL连接；

所述第四下拉节点上拉晶体管MU4，栅极接入VDD_B，漏极接入VDD_B，源极与第二下拉控制节点PD_CN_B连接；

所述第五下拉节点上拉晶体管MU5，栅极与第二下拉控制节点PD_CN_B连接，漏极接入VDD_B，源极与第二下拉节点PD_B连接；

所述第六下拉节点上拉晶体管MU6，栅极与上拉节点PU连接，漏极与第二下拉控制节点PD_CN_A连接，源极与低电平线LVGL连接；

所述第一下拉节点控制晶体管MDC1，栅极与上拉节点PU连接，漏极与第一下拉节点PD_A连接，源极与低电平线LVGL连接；

所述第二下拉节点控制晶体管MDC2，栅极与上拉节点PU连接，漏极与第二下拉节点PD_B连接，源极与低电平线LVGL连接；

所述第一进位信号输出晶体管MCO1，栅极与上拉节点PU连接，漏极与时钟信号输出端CLK连接，源极与进位信号输出端OUTC连接；

所述第二进位信号输出晶体管MCO2，栅极与第一下拉节点PD_A连接，漏极与进位信号输出端OUTC连接，源极与低电平线LVGL连接；

所述第三进位信号输出晶体管MCO3，栅极与第二下拉节点PD_B连接， 漏极与进位信号输出端OUTC连接，源极与低电平线LVGL连接；

所述第一栅极驱动信号输出晶体管MGO1，栅极与上拉节点PU连接，漏极与时钟信号输出端CLK连接，源极与栅极驱动信号输出端OUT连接；

所述第二栅极驱动信号输出晶体管MGO2，栅极与第一下拉节点PD_A连接，漏极与栅极驱动信号输出端OUT连接，源极接入另一低电平VGL；

所述第三栅极驱动信号输出晶体管MGO3，栅极与第二下拉节点PD_B连接，漏极与栅极驱动信号输出端OUT连接，源极接入另一低电平VGL。

本发明如图4所示的具体实施例在工作时，在每一显示周期，

在输入阶段，输入信号为高电平，复位信号为低电平，CLK输出低电平，MI导通，PU的电位为高电平，MDC1和MDC2都导通，以使得PD_A的电位和PD_B的电位都为低电平，MCO1导通，从而OUTC输出低电平，MGO1导通，从而OUT输出低电平；由于此时PD_A的电位、PD_B的电位和由RST输入的复位信号的电位都为低电平，MVC1、MVC2和MVC3都断开，从而FC处于浮空状态，也即MR的源极、MD_A的源极和MD_B的源极都处于浮空状态，从而MR的源极电位、MD_A的源极电位和MD_B的源极电位都会随着PU的电位的上升而上升，从而MR的漏源电压、MD_A的漏源电压和MD_B的漏源电压不会变的很大而导致产生漏电流；

在输出阶段，复位信号和输入信号都为低电平，CLK输出高电平，由于Cs的自举作用，PU的电位会被进一步自举拉升，MDC1和MDC2都导通，以使得PD_A的电位和PD_B的电位都为低电平，MCO1导通，从而OUTC输出高电平，MGO1导通，从而OUT输出高电平；由于此时PD_A的电位、PD_B的电位和由RST输入的复位信号的电位都为低电平，MVC1、MVC2和MVC3都断开，从而FC处于浮空状态，也即MR的源极、MD_A的源极和MD_B的源极都处于浮空状态，从而即使PU的电位被进一步自举拉升，MR的源极电位、MD_A的源极电位和MD_B的源极电位都会随着PU的电位的上升而上升，从而MR的漏源电压、MD_A的漏源电压和MD_B的漏源电压不会变的很大而导致产生漏电流；

在复位阶段，由RESET输入的复位信号为高电平，输入信号为低电平，MR导通，MVC1导通，从而FC与低电平线LVGL连接，则MR可以将PU 的电位拉低为低电平，MU1导通，从而MU2的栅极接入VDD_A，由于此时PU的电位为低电平，从而MUC3断开，因此PD_A的电位为VDD_A；并MU4导通，从而MU5的栅极接入VDD_B，由于此时PU的电位为低电平，从而MUC6断开，因此PD_B的电位为VDD_B，从而MVC2和MVC3都导通，使得MD_A的源极和MD_B的源极都与低电平线LVGL连接，并使得MD_A和MD_B都导通，进一步对PU放电；由于PU的电位为低电平，PD_A的电位和PD_B的电位都为高电平，则MCO2和MCO3都导通，使得OUTC与LVGL连接，MGO2和MGO3都导通，控制OUT接入另一低电平VGL；

在输出截止保持阶段，复位信号和输入信号都为低电平，PU的电位继续为低电平，PD的电位继续为低电平，MU1导通，从而MU2的栅极接入VDD_A，由于此时PU的电位为低电平，从而MUC3断开，因此PD_A的电位为VDD_A；并MU4导通，从而MU5的栅极接入VDD_B，由于此时PU的电位为低电平，从而MUC6断开，因此PD_B的电位为VDD_B，从而MVC2和MVC3都导通，使得MD_A的源极和MD_B的源极都与低电平线LVGL连接，并使得MD_A和MD_B都导通，对PU放电；由于PU的电位为低电平，PD_A的电位和PD_B的电位都为高电平，则MCO2和MCO3都导通，使得OUTC与LVGL连接，MGO2和MGO3都导通，控制OUT接入另一低电平VGL。

如图5所示，曲线A指示的是采用了本发明实施例所述的GOA单元的情况下，上拉节点控制晶体管的漏源电压与时间之间的关系示意图；曲线B指示的是未采用本发明实施例所述的GOA单元的情况下，上拉节点控制晶体管的漏源电压与时间之间的关系示意图。由图5中的曲线A和曲线B的对比可知在本发明实施例所述的GOA单元中，上拉节点控制晶体管的漏源电压明显降低，可以有效减小漏电流。

如图6所示，本发明实施例所述的GOA单元的驱动方法，应用于上述的GOA单元，所述驱动方法包括：

S1：在输入阶段和输出阶段，上拉节点的电位为高电平，电位控制模块控制浮空控制线处于浮空状态；

S2：在复位阶段和输出截止保持阶段，上拉节点的电位为低电平，所述电位控制模块控制所述浮空控制线的电位为低电平。

本发明实施例所述的GOA电路包括多个级联的上述的GOA单元。

本发明实施例所述的显示装置包括上述的GOA电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种GOA单元，包括：上拉节点控制模块，与上拉节点连接，用于复位阶段和/或输出截止保持阶段控制所述上拉节点的电位为低电平；所述上拉节点控制模块包括至少一个上拉节点控制晶体管；每一所述上拉节点控制晶体管的栅极接入相应的控制节点，每一所述上拉节点控制晶体管的第一极都与所述上拉节点连接，其特征在于，所述GOA单元还包括浮空控制线和电位控制模块；

每一所述上拉节点控制晶体管的第二极都与所述浮空控制线连接；

所述电位控制模块与所述浮空控制线连接，用于当所述上拉节点的电位为高电平时控制所述浮空控制线处于浮空状态，在所述复位阶段和所述输出截止保持阶段控制所述浮空控制线的电位为低电平。

2.如权利要求1所述的GOA单元，其特征在于，所述GOA单元还包括一个复位端和M个下拉节点；M为正整数；

所述上拉节点控制模块包括：

复位子模块，分别与复位端、所述上拉节点和所述浮空控制线连接，用于在复位阶段，当由复位端输入的复位信号的电位为高电平时控制所述上拉节点与所述浮空控制线连接；以及，

上拉节点下拉子模块，分别与所述上拉节点、每一所述下拉节点和所述浮空控制线连接，用于在复位阶段和输出截止保持阶段，当所述下拉节点的电位为高电平时控制所述上拉节点与所述浮空控制线连接。

3.如权利要求1或2所述的GOA单元，其特征在于，

所述电位控制模块包括：

电位控制晶体管，栅极与电位控制线连接，第一极与所述浮空控制线连接，第二极与低电平线连接。

4.如权利要求3所述的GOA单元，其特征在于，当所述电位控制晶体管为n型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出低电平，在所述复位阶段和所述输出截止保持阶段，所述电位控制线输出高电平；

当所述电位控制晶体管为p型晶体管，所述上拉节点的电位为高电平时，所述电位控制线输出高电平，在所述复位阶段和所述输出截止保持阶段，所述电位控制线输出低电平。

5.如权利要求2所述的GOA单元，其特征在于，

所述复位子模块包括复位晶体管，所述上拉节点下拉子模块包括M个上拉节点下拉晶体管；

所述复位晶体管的栅极与复位端连接；

每一所述上拉节点下拉晶体管的栅极分别与一所述下拉节点连接；

所述电位控制模块包括一个第一电位控制晶体管和M个第二电位控制晶体管；

所述第一电位控制晶体管的栅极与所述复位端连接，所述第一电位控制晶体管的第一极与所述浮空控制线连接，所述第一电位控制晶体管的第二极与低电平线连接；

每一所述第二电位控制晶体管的栅极分别与一所述下拉节点连接，每一所述第二电位控制晶体管的第一极都与所述浮空控制线连接，每一所述第二电位控制晶体管的第二极都与所述低电平线连接。

6.如权利要求5所述的GOA单元，其特征在于，所述第一电位控制晶体管和所述M个第二电位控制晶体管都为n型晶体管。

7.如权利要求6所述的GOA单元，其特征在于，M等于2，所述GOA单元包括第一下拉节点和第二下拉节点；

所述GOA单元还包括：

输入模块，分别与输入端、所述上拉节点和第一高电平线连接，用于在输入阶段控制所述上拉节点与所述第一高电平线连接，在输出阶段控制自举拉升所述上拉节点的电位；

下拉节点上拉模块，分别与第二高电平线、第三高电平线、所述第一下拉节点、所述第二下拉节点和所述上拉节点连接，用于当所述上拉节点的电位为低电平时控制所述第一下拉节点与所述第二高电平线连接并控制所述第二下拉节点与所述第三高电平线连接；

下拉节点控制模块，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点和低电平线连接，用于当所述上拉节点的电位为高电平时控制所述第一下拉节点的电位和所述第二下拉节点的电位为低电平；

进位信号输出模块，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、时钟信号输出端和进位信号输出端连接，用于当所述上拉节点的电位为高电平并所述时钟信号输出端输出高电平时控制所述进位信号输出端输出高电平，当所述第一下拉节点的电位和/或所述第二下拉节点的电位为高电平时控制所述进位信号输出端输出低电平；以及，

栅极驱动信号输出端，分别与所述上拉节点、所述第一下拉节点、所述第二下拉节点、时钟信号输出端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为高电平并所述时钟信号输出端输出高电平时控制所述栅极驱动信号输出端输出高电平，当所述第一下拉节点的电位和/或所述第二下拉节点的电位为高电平时控制所述栅极驱动信号输出端输出低电平。

8.一种GOA单元的驱动方法，应用于如权利要求1至7中任一权利要求所述的GOA单元，其特征在于，所述驱动方法包括：

在输入阶段和输出阶段，上拉节点的电位为高电平，电位控制模块控制浮空控制线处于浮空状态；

在复位阶段和输出截止保持阶段，上拉节点的电位为低电平，所述电位控制模块控制所述浮空控制线的电位为低电平。

9.一种GOA电路，其特征在于，包括多个级联的如权利要求1至7中任一权利要求所述的GOA单元。

10.一种显示装置，其特征在于，包括如权利要求9所述的GOA电路。