CN107134249B - 移位寄存单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，包括：输入模块，与移位寄存单元的输入端、上拉节点相连，用于在输入端接收到有效信号时为上拉节点充电；上拉模块，与第一时钟信号端、输出端和上拉节点相连，用于在上拉节点达到有效电位时，将输出端与第一时钟信号端导通；自举模块，两端分别与上拉节点和输出端连；上拉控制模块，与上拉节点相连，用于在上拉节点的电位高于有效电位时，对上拉节点放电；复位模块，与复位端、上拉节点、输出端和无效信号端相连，用于在复位端接收到有效信号时，将上拉节点和输出端均与无效信号端导通。本发明还提供一种移位寄存单元的驱动方法、栅极驱动电路和显示装置。本发明能防止因上拉节点电位过高而导致的晶体管特性漂移。

Description

移位寄存单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

阵列基板行驱动(Gate Driver On Array，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存单元，每个移位寄存单元对应一行栅线，多个移位寄存单元依次输出扫描信号。图1是现有的移位寄存单元的结构示意图，其包括多个晶体管M1～M13和电容C，图2为图1的移位寄存单元工作时的信号时序图。在输入阶段(t1阶段)，输入端INPUT和第二时钟信号端输入高电平信号、第一时钟信号端CLK输入低电平信号，从而使上拉节点PU达到高电平电位；在输出阶段(t2阶段)，输入端INPUT和第二时钟信号端CLKB输入低电平信号、第一时钟信号端CLKA输入高电平信号，上拉晶体管M3导通，输出端OUTPUT与第一时钟信号端CLKA导通而输出高电平信号，同时，在电容C的自举作用下，上拉节点PU的电位会进一步升高，这将导致与上拉节点PU相连的晶体管的器件特性发生漂移，影响晶体管的正常工作，进而发生显示不良。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元及其驱动方法、栅极驱动电路、显示装置，以防止上拉节点的电位过高，从而防止与上拉节点相连的晶体管发生特性漂移，进而改善显示效果。

为了解决上述技术问题之一，本发明提供一种移位寄存单元，包括：

输入模块，与移位寄存单元的输入端、上拉节点相连，用于在所述移位寄存单元输入端接收到有效信号时为所述上拉节点充电；

上拉模块，与第一时钟信号端、移位寄存单元的输出端和所述上拉节点相连，用于在所述上拉节点达到有效电位时，将所述移位寄存单元的输出端与所述第一时钟信号端导通；

自举模块，其两端分别与所述上拉节点和所述移位寄存单元的输出端相连，且自举模块的一端浮接时，自举模块两端之间的电压保持不变；

上拉控制模块，与所述上拉节点相连，用于在所述上拉节点的电位高于所述有效电位时，对所述上拉节点放电；

复位模块，与复位端、所述上拉节点、所述移位寄存单元的输出端和无效信号端相连，用于在所述复位端接收到有效信号时，将所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

优选地，所述移位寄存单元还包括：

下拉控制模块，与第二时钟信号端、所述上拉节点、下拉节点、所述无效信号端相连，用于在所述第二时钟信号端接收到有效信号且所述上拉节点处于无效电位时，为所述下拉节点提供有效信号；

下拉模块，与所述下拉节点、所述上拉节点、所述移位寄存单元的输出端、所述无效信号端相连，用于在所述下拉节点接收到有效信号时，将所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

优选地，所述上拉控制模块包括第一电容和上拉控制晶体管，所述上拉控制晶体管的栅极和第一极与第一电容的第一端相连，所述上拉控制晶体管的第二极与所述第二时钟信号端相连；所述第一电容的第二端与所述上拉节点相连。

优选地，所述输入模块包括输入晶体管，该输入晶体管的栅极和第一极均与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连；

所述上拉模块包括上拉晶体管，该上拉晶体管的栅极与所述上拉节点相连，第一极与所述第一时钟信号端相连，第二极与所述移位寄存单元的输出端相连；

所述自举模块包括第二电容，所述第二电容的两端分别与所述上拉节点和所述移位寄存单元的输出端相连；

所述复位模块包括：

第一复位晶体管，其栅极与所述复位端相连，第一极与所述上拉节点相连，第二极与所述无效信号端相连；

第二复位晶体管，其栅极与所述复位端相连，第一极与所述移位寄存单元的输出端相连，第二极与所述无效信号端相连。

优选地，所述下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，

第一下拉控制晶体管的栅极和第一极均与所述第二时钟信号端相连，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极相连；所述第二下拉控制晶体管的第一极与所述第二时钟信号端相连，所述第二下拉控制晶体管的第二极与所述下拉节点相连；所述第三下拉控制晶体管和第四下拉控制晶体管的栅极均与所述上拉节点相连，所述第三下拉控制晶体管的第一极与所述第一下拉控制晶体管的第二极相连，所述第三下拉控制晶体管的第二极与所述无效信号端相连；所述第四下拉控制晶体管的第一极与所述下拉节点相连，所述第四下拉控制晶体管的第二极与所述无效信号端相连；

所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述下拉节点相连，所述第一下拉晶体管的第一极与所述上拉节点相连，所述第一下拉晶体管的第二极与无效信号端相连；所述第二下拉晶体管的第一极与所述移位寄存单元的输出端相连，所述第二下拉晶体管的第二极与所述无效信号端相连。

优选地，所述移位寄存单元还包括：

降噪模块，与所述第二时钟信号端、所述移位寄存单元的输出端相连和所述无效信号端相连，用于在所述第二时钟信号端接收到有效信号时，将所述移位寄存单元的输出端与所述无效信号端导通；

辅助输入模块，与所述第二时钟信号端、所述移位寄存单元的输入端、所述上拉节点相连，用于在所述第二时钟信号端接收到有效电平时，将所述移位寄存单元的输入端与所述上拉节点导通。

相应地，本发明还提供一种上述移位寄存单元的驱动方法，包括：

在输入阶段，向所述移位寄存单元的输入端提供有效信号、向所述第一时钟信号端提供无效信号，以通过所述输入模块向所述上拉节点充电；

在输出阶段，向所述移位寄存单元的输入端提供无效信号、向所述第一时钟信号端提供有效信号，以使所述移位寄存单元的输出端与所述第一时钟信号端导通；同时，利用所述上拉控制模块对所述上拉节点进行放电；

在复位阶段，向所述复位端提供有效信号，以使得所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

优选地，当所述移位寄存单元为上述一种移位寄存单元时，所述驱动方法还包括：

在所述输入阶段和所述复位阶段，向所述第二时钟信号端提供有效信号；

在所述复位阶段之后的保持阶段，向所述第二时钟信号端提供无效信号；

利用所述上拉控制模块对所述上拉节点进行放电，包括：向所述第二时钟信号端提供无效信号，以使得上拉控制晶体管的栅极电位在第一电容的自举作用下升高，上拉控制晶体管开启。

相应地，本发明还提供一种栅极驱动电路，包括多个级联的移位寄存单元，所述移位寄存单元为本发明提供的上述移位寄存单元。

相应地，本发明还提供一种显示装置，包括本发明提供的上述栅极驱动电路。

在本发明中，移位寄存单元在输出阶段，输入端输入无效信号，使得上拉节点浮接，因此，当输出端接收到第一时钟信号端的有效信号时，自举模块的自举作用会使得上拉节点进一步升高；与此同时，由于上拉控制模块可以对上拉节点放电，因此，在输出阶段，上拉控制模块的放电作用对上拉节点的电位过高起到抑制作用，防止发生与上拉节点相连的晶体管的特性漂移，保证输出准确性，进而防止采用所述移位寄存单元的显示装置发生显示不良。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是现有技术中的移位寄存单元的结构示意图；

图2是图1的移位寄存单元工作过程中的信号时序图；

图3是本发明实施例提供的移位寄存单元的模块结构示意图；

图4是本发明实施例提供的移位寄存单元的具体结构示意图；

图5是本发明实施例提供的移位寄存单元工作过程中的信号时序图。

其中，附图标记包括：

INPUT、移位寄存单元的输入端；OUTPUT、移位寄存单元的输出端；CLKA、第一时钟信号端；CLKB、第二时钟信号端；RESET、复位端；PU、上拉节点；10、输入模块；20、上拉模块；30、自举模块；40、上拉控制模块；50、复位模块；60、下拉控制模块；70、下拉模块；80、降噪模块；90、辅助输入模块；M1、输入晶体管；M2、第一复位晶体管；M4、第二复位晶体管；M3、上拉晶体管；M9、第一下拉控制晶体管；M5、第二下拉控制晶体管；M8、第三下拉控制晶体管；M6、第四下拉控制晶体管；M10、第一下拉晶体管；M11、第二下拉晶体管；M12、降噪晶体管；M13、辅助输入晶体管；M14、上拉控制晶体管；C、电容；C1、第一电容；C2、第二电容；VSS、无效信号端VSS；PD、下拉节点。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一方面，提供一种移位寄存单元，如图3所示，该移位寄存单元包括输入模块10、上拉模块20、自举模块30、上拉控制模块40和复位模块50。其中，输入模块10与移位寄存单元的输入端INPUT、上拉节点PU相连，用于在移位寄存单元输入端INPUT接收到有效信号时为上拉节点PU充电，上拉节点PU为输入模块10与自举模块30之间的连接节点。上拉模块20与第一时钟信号端CLKA、移位寄存单元的输出端OUTPUT和上拉节点PU相连，用于在上拉节点PU达到有效电位时，将移位寄存单元的输出端OUTPUT与第一时钟信号端CLKA导通。自举模块30的两端分别与上拉节点PU和移位寄存单元的输出端OUTPUT相连，且自举模块30的一端浮接时，自举模块30两端之间的电压保持不变，即，具有自举作用。上拉控制模块40与上拉节点PU相连，用于在上拉节点PU的电位高于所述有效电位时，对上拉节点PU放电。复位模块50与复位端RESET、上拉节点PU、移位寄存单元的输出端OUTPUT和无效信号端VSS相连，用于在复位端RESET接收到有效信号时，将上拉节点PU和移位寄存单元的输出端OUTPUT均与无效信号端VSS导通。

其中，所述有效信号是能够使得栅线所连接的薄膜晶体管开启的信号。在本发明中以栅线连接的薄膜晶体管为N型晶体管，有效信号为高电平信号为例进行说明。同样，所述有效电位为高电平电位。

在所述移位寄存单元的输入阶段，向移位寄存单元的输入端INPUT输入有效信号，向第一时钟信号端CLKA提供无效信号，从而使得输入模块10为上拉节点PU充电，上拉模块20将输出端OUTPUT与第一时钟信号端CLK导通，输出端OUTPUT输出无效信号；在输出阶段，向第一时钟信号端CLKA输入有效信号，上拉模块20保持导通，移位寄存单元的输出端OUTPUT与第一时钟信号端CLKA导通而输出有效信号。在复位阶段，向复位端RESET输入有效信号，使得复位模块50将上拉节点PU和输出端OUTPUT均与无效信号端VSS导通。其中，在输出阶段，输入端INPUT输入无效信号，使得上拉节点PU浮接(floating)，因此，当输出端OUTPUT接收到第一时钟信号端CLKA的有效信号时，自举模块30的自举作用会使得上拉节点PU进一步升高；与此同时，由于上拉控制模块40可以对上拉节点PU放电，因此，在输出阶段，上拉控制模块40的放电作用对上拉节点PU的电位过高起到抑制作用，防止发生与上拉节点PU相连的晶体管的特性漂移，防止显示不良。

进一步地，如图3所示，所述移位寄存单元还包括下拉控制模块60和下拉模块70。下拉控制模块60与第二时钟信号端CLKB、上拉节点PU、下拉节点PD、无效信号端VSS相连，用于在第二时钟信号端CLKB接收到有效信号且上拉节点PU处于无效电位时，为下拉节点PD提供有效信号。下拉模块70与下拉节点PD、上拉节点PU、移位寄存单元的输出端OUTPUT、无效信号端VSS相连，用于在下拉节点PD接收到有效信号时，将上拉节点PU和移位寄存单元的输出端OUTPUT均与无效信号端VSS导通。因此，在复位阶段，第二时钟信号端CLKB输入有效信号时，下拉节点PD达到有效电位，下拉模块70将上拉节点PU和输出端OUTPUT均与无效信号端VSS导通，保证对输出端OUTPUT输出无效信号。

进一步地，所述移位寄存单元还包括降噪模块80和辅助输入模块90。降噪模块80与第二时钟信号端CLKB、所述移位寄存单元的输出端OUTPUT和无效信号端VSS相连，用于在第二时钟信号端CLKB接收到有效信号时，将所述移位寄存单元的输出端OUTPUT与无效信号端VSS导通。辅助输入模块90与第二时钟信号端CLKB、移位寄存单元的输入端INPUT、上拉节点PU相连，用于在第二时钟信号端CLKB接收到有效电平时，将所述移位寄存单元的输入端INPUT与上拉节点PU导通。在第二时钟信号端CLKB输入有效信号时，降噪模块80的设置可以直接将输出端OUTPUT与无效信号端VSS导通，防止在非输出阶段输出噪声。辅助输入模块90能够提高对上拉节点PU的充电能力，同时可以降低输入模块10内的晶体管的大小。

下面结合图3和图4对本发明提供的移位寄存单元各模块的具体结构进行介绍。

输入模块10包括输入晶体管M1，该输入晶体管M1的栅极和第一极均与所述移位寄存单元的输入端INPUT相连，第二极与上拉节点PU相连。

上拉模块20包括上拉晶体管M3，该上拉晶体管M3的栅极与上拉节点PU相连，第一极与第一时钟信号端CLKA相连，第二极与所述移位寄存单元的输出端OUTPUT相连。

自举模块30包括第二电容C2，第二电容C2的两端分别与上拉节点PU和所述移位寄存单元的输出端OUTPUT相连。

复位模块50包括第一复位晶体管M2和第二复位晶体管M4。第一复位晶体管M2的栅极与复位端RESET相连，第一极与上拉节点PU相连，第二极与无效信号端VSS相连。第二复位晶体管M4的栅极与复位端RESET相连，第一极与所述移位寄存单元的输出端OUTPUT相连，第二极与无效信号端VSS相连。

上拉控制模块40包括第一电容C1和上拉控制晶体管M14，上拉控制晶体管M14的栅极和第一极与第一电容C1的第一端相连，上拉控制晶体管M14的第二极与第二时钟信号端CLKB相连；第一电容C1的第二端与上拉节点PU相连。

下拉控制模块60包括第一下拉控制晶体管M9、第二下拉控制晶体管M5、第三下拉控制晶体管M8和第四下拉控制晶体管M6。第一下拉控制晶体管M9的栅极和第一极均与第二时钟信号端CLKB相连，第一下拉控制晶体管M9的第二极与第二下拉控制晶体管M5的栅极相连；第二下拉控制晶体管M5的第一极与第二时钟信号端CLKB相连，第二下拉控制晶体管CLKB的第二极与下拉节点PD相连；第三下拉控制晶体管M8和第四下拉控制晶体管M6的栅极均与上拉节点PU相连，第三下拉控制晶体管M8的第一极与第一下拉控制晶体管M9的第二极相连，第三下拉控制晶体管M8的第二极与无效信号端相连；第四下拉控制晶体管M6的第一极与下拉节点PD相连，第四下拉控制晶体管M6的第二极与无效信号端VSS相连。

下拉模块70包括第一下拉晶体管M10和第二下拉晶体管M11，第一下拉晶体管M10的栅极和第二下拉晶体管M11的栅极均与下拉节点PD相连，第一下拉晶体管M10的第一极与上拉节点PU相连，第一下拉晶体管M10的第二极与无效信号端VSS相连；第二下拉晶体管M11的第一极与所述移位寄存单元的输出端OUTPUT相连，第二下拉晶体管M11的第二极与无效信号端VSS相连。

降噪模块80包括降噪晶体管M12，该降噪晶体管M12的栅极与第二时钟信号端CLKB相连，第一极与所述移位寄存单元的输出端OUTPUT相连，第二极与无效信号端VSS相连。

辅助输入模块90包括辅助输入晶体管M13，该辅助输入晶体管M13的栅极与第二时钟信号端CLKB相连，第一极与所述移位寄存单元的输入端INPUT相连，第二极与上拉节点PU相连。

其中，上述各个晶体管可以均为N型晶体管，相应地，有效信号为高电平信号、无效信号为低电平信号；各晶体管的第一极为源极，第二极为漏极。当然，各个晶体管也可以均为P型晶体管，有效信号为低电平信号。下面以N型晶体管为例并结合图3至图5对所述移位寄存单元的工作过程进行介绍。

在输入阶段(如图5中的t1阶段)，向所述移位寄存单元的输入端INPUT、第二时钟信号端CLKB提供高电平信号，向第一时钟信号端CLKA和复位端RESET提供低电平信号。此时，输入晶体管M1和辅助输入晶体管M13开启，上拉节点PU与输入端INPUT导通而达到高电平电位，由于第一电容C1的自举作用，使得第一电容C1的第一端的电位升高，从而使得上拉控制晶体管M14开启，第二时钟信号端CLKB与第一电容C1的第一端导通。同时，由于上拉节点PU达到高电平电位，而使得上拉晶体管M3开启，输出端OUTPUT与第一时钟信号端CLKA导通而输出低电平信号。另外，由于上拉节点PU处于高电平电位，使得第三下拉控制晶体管M8和第四下拉控制晶体管M6开启，下拉节点PD处于低电平电位，从而使得第一下拉晶体管M10和第二下拉晶体管M11均关断；而降噪晶体管M12在第二时钟信号端CLKB的控制下开启，保证输出端OUTPUT输出低电平信号。此外，在此阶段，复位端RESET输入低电平信号，第一复位晶体管M2和第二复位晶体管M4均关断。

在输出阶段(如图5中的t2阶段)，向所述移位寄存单元的输入端INPUT、第二时钟信号端CLKB、复位端RESET提供低电平信号，向第一时钟信号端CLKA提供高电平信号。此时，由于上拉节点PU处于高电平电位，从而使得上拉晶体管M3导通，输出端OUT与第一时钟信号端CLKA导通而输出有效信号。由于第二电容C2的自举作用会使得上拉节点PU的电位进一步升高，而同时由于第一电容C1的自举作用会使得上拉控制晶体管M14的栅极电位升高而使上拉控制晶体管M14开启，上拉节点PU向第二时钟信号端CLKB放电，从而防止上拉节点PU的电位过高。实际应用中，可以通过设置第一电容C1与第二电容C2的电容值比例，或上拉控制晶体管M14和第一电容C1的大小，使得在输出阶段，既能够降低上拉节点PU的电位，防止影响栅极与PU点相连的晶体管特性，也可能保证PU点的电位可以使得上拉晶体管M3的正常开启。

在复位阶段(如图5中的t3阶段)，向输入端INPUT、第一时钟信号端CLKA提供低电平信号，向复位端RESET和第二时钟信号端CLKB提供高电平信号，从而使得第一复位晶体管M2和第二复位晶体管M4开启，上拉节点PU和输出端OUTPUT均与无效信号端VSS导通，同时，第一下拉控制晶体管M9、第二下拉控制晶体管M5和降噪晶体管M12均开启，下拉节点PD达到高电平电位，第一下拉晶体管M10、第二下拉晶体管M11均开启，从而进一步保证输出端OUTPUT输出低电平信号。另外，由于上拉节点PU电位降低，从而在第一电容C1的自举作用下，上拉控制晶体管M14的栅极电位降低，上拉控制晶体管M14关断。

在保持阶段(如图5中的t4阶段)，向输入端INPUT、第二时钟信号端CLKB、复位端RESET提供低电平信号，向第一时钟信号端CLKA提供高电平信号，第一下拉控制晶体管M9和第二下拉控制晶体管M5均关断，从而使得下拉节点PD达到低电平电位，在此阶段，各个晶体管均处于关断状态，输出端OUTPUT保持低电平输出。

在保持阶段之后，向第二时钟信号端CLKB交替提供高低电平信号，向第一时钟信号端CLKA提供与第二时钟信号端CLKB相位相反的信号。当第二时钟信号端CLKB接收到高电平信号时，第一下拉控制晶体管M9和第二下拉控制晶体管M5均开启，下拉节点PD达到高电平电位，第一下拉晶体管M10和第二下拉晶体管M11均开启，从而分别将下拉节点PU和输出端的OUTPUT的电位拉低；同时，降噪晶体管M12开启，保证输出端OUTPUT的低电平输出。当第二时钟信号端CLKB接收到低电平信号时，和保持阶段相同地，输出端OUTPUT保持低电平输出，从而通过第二时钟信号端CLKB交替的高低电平信号实现对上拉节点PU和输出端OUTPUT的交替下拉。

作为本发明的第二方面，提供一种上述移位寄存单元的驱动方法，结合图3至图5所示，所述驱动方法包括：

在输入阶段(图5中的t1阶段)，向所述移位寄存单元的输入端INPUT提供有效信号、向第一时钟信号端CLKA提供无效信号，以通过输入模块10向上拉节点PU充电。

在输出阶段(图5中的t2阶段)，向移位寄存单元的输入端INPUT提供无效信号、向第一时钟信号端CLKA提供有效信号，以使所述移位寄存单元的输出端OUTPUT与第一时钟信号端CLKA导通，上拉节点PU的电位在自举模块30的自举作用下升高；同时，利用上拉控制模块40对上拉节点PU进行放电。

在复位阶段(图5中的t3阶段)，向复位端RESET提供有效信号，以使得上拉节点PU和所述移位寄存单元的输出端OUTPUT均与无效信号端RESET导通，实现对上拉节点PU和输出端OUTPUT的复位。

当所述移位寄存单元包括上述第二时钟信号端CLKB、下拉控制模块60、下拉模块70时，所述驱动方法还包括：

在所述输入阶段和所述复位阶段，向第二时钟信号端CLKB提供有效信号。

在所述复位阶段之后的保持阶段，向第二时钟信号端CLKB提供无效信号。

当上拉控制模块40包括第一电容C1和上拉控制晶体管M14时，在输出阶段，利用上拉控制模块40对上拉节点PU进行放电，包括：向第二时钟信号端CLKB提供无效信号，以使得上拉控制晶体管M14的栅极电位在第一电容C1的自举作用下升高，从而使得上拉控制晶体管M14开启，上拉节点PU与第二时钟信号端CLKB导通而放电。

移位寄存单元在各阶段的具体工作过程已在上文进行描述，这里不再赘述。

作为本发明的第三个方面，提供一种栅极驱动电路，包括多个级联的移位寄存单元，所述移位寄存单元为上述移位寄存单元。其中，第N级移位寄存单元的输出端与第N-1级移位寄存单元的复位端相连、同时与第N+1级移位寄存单元的输入端相连，从而使得上一级移位寄存单元输出有效信号时，下一级移位寄存单元的输入端接收到有效信号；下一级移位寄存单元的输出端输出有效信号时，上一级移位寄存单元的复位端接收到有效信号，进而实现逐行输出有效信号。其中，N为大于1且小于移位寄存单元总数的整数。

作为本发明的第三个方面，提供一种显示装置，包括上述栅极驱动电路。

由于所述移位寄存单元能够在输出阶段对上拉节点放电，能够对上拉节点电位升高起到抑制作用，从而防止栅极与上拉节点相连的晶体管发生特性漂移，因此，所述栅极驱动电路的输出更加准确，改善显示装置的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存单元，其特征在于，包括：

输入模块，与移位寄存单元的输入端、上拉节点相连，用于在所述移位寄存单元输入端接收到有效信号时为所述上拉节点充电；

上拉模块，与第一时钟信号端、移位寄存单元的输出端和所述上拉节点相连，用于在所述上拉节点达到有效电位时，将所述移位寄存单元的输出端与所述第一时钟信号端导通；

自举模块，其两端分别与所述上拉节点和所述移位寄存单元的输出端相连，且自举模块的一端浮接时，自举模块两端之间的电压保持不变；

上拉控制模块，与所述上拉节点相连，用于在所述上拉节点的电位高于所述有效电位时，对所述上拉节点放电；

复位模块，与复位端、所述上拉节点、所述移位寄存单元的输出端和无效信号端相连，用于在所述复位端接收到有效信号时，将所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

下拉控制模块，与第二时钟信号端、所述上拉节点、下拉节点、所述无效信号端相连，用于在所述第二时钟信号端接收到有效信号且所述上拉节点处于无效电位时，为所述下拉节点提供有效信号；

下拉模块，与所述下拉节点、所述上拉节点、所述移位寄存单元的输出端、所述无效信号端相连，用于在所述下拉节点接收到有效信号时，将所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述上拉控制模块包括第一电容和上拉控制晶体管，所述上拉控制晶体管的栅极和第一极与第一电容的第一端相连，所述上拉控制晶体管的第二极与所述第二时钟信号端相连；所述第一电容的第二端与所述上拉节点相连。

4.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述输入模块包括输入晶体管，该输入晶体管的栅极和第一极均与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连；

所述上拉模块包括上拉晶体管，该上拉晶体管的栅极与所述上拉节点相连，第一极与所述第一时钟信号端相连，第二极与所述移位寄存单元的输出端相连；

所述自举模块包括第二电容，所述第二电容的两端分别与所述上拉节点和所述移位寄存单元的输出端相连；

所述复位模块包括：

第一复位晶体管，其栅极与所述复位端相连，第一极与所述上拉节点相连，第二极与所述无效信号端相连；

第二复位晶体管，其栅极与所述复位端相连，第一极与所述移位寄存单元的输出端相连，第二极与所述无效信号端相连。

5.根据权利要求2或3所述的移位寄存单元，其特征在于，所述下拉控制模块包括第一下拉控制晶体管、第二下拉控制晶体管、第三下拉控制晶体管和第四下拉控制晶体管，

第一下拉控制晶体管的栅极和第一极均与所述第二时钟信号端相连，所述第一下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极相连；所述第二下拉控制晶体管的第一极与所述第二时钟信号端相连，所述第二下拉控制晶体管的第二极与所述下拉节点相连；所述第三下拉控制晶体管和第四下拉控制晶体管的栅极均与所述上拉节点相连，所述第三下拉控制晶体管的第一极与所述第一下拉控制晶体管的第二极相连，所述第三下拉控制晶体管的第二极与所述无效信号端相连；所述第四下拉控制晶体管的第一极与所述下拉节点相连，所述第四下拉控制晶体管的第二极与所述无效信号端相连；

所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述下拉节点相连，所述第一下拉晶体管的第一极与所述上拉节点相连，所述第一下拉晶体管的第二极与无效信号端相连；所述第二下拉晶体管的第一极与所述移位寄存单元的输出端相连，所述第二下拉晶体管的第二极与所述无效信号端相连。

6.根据权利要求2或3所述的移位寄存单元，其特征在于，所述移位寄存单元还包括：

降噪模块，与所述第二时钟信号端、所述移位寄存单元的输出端相连和所述无效信号端相连，用于在所述第二时钟信号端接收到有效信号时，将所述移位寄存单元的输出端与所述无效信号端导通；

辅助输入模块，与所述第二时钟信号端、所述移位寄存单元的输入端、所述上拉节点相连，用于在所述第二时钟信号端接收到有效电平时，将所述移位寄存单元的输入端与所述上拉节点导通。

7.一种权利要求1至6中任意一项所述的移位寄存单元的驱动方法，其特征在于，包括：

在输入阶段，向所述移位寄存单元的输入端提供有效信号、向所述第一时钟信号端提供无效信号，以通过所述输入模块向所述上拉节点充电；

在输出阶段，向所述移位寄存单元的输入端提供无效信号、向所述第一时钟信号端提供有效信号，以使所述移位寄存单元的输出端与所述第一时钟信号端导通；同时，利用所述上拉控制模块对所述上拉节点进行放电；

在复位阶段，向所述复位端提供有效信号，以使得所述上拉节点和所述移位寄存单元的输出端均与所述无效信号端导通。

8.根据权利要求7所述的驱动方法，其特征在于，当所述移位寄存单元为权利要求3所述的移位寄存单元时，所述驱动方法还包括：

在所述输入阶段和所述复位阶段，向所述第二时钟信号端提供有效信号；

在所述复位阶段之后的保持阶段，向所述第二时钟信号端提供无效信号；

利用所述上拉控制模块对所述上拉节点进行放电，包括：向所述第二时钟信号端提供无效信号，以使得上拉控制晶体管的栅极电位在第一电容的自举作用下升高，上拉控制晶体管开启。

9.一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至6中任意一项所述的移位寄存单元。

10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。

Images