KR20080060824A - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

Info

Publication number
KR20080060824A
KR20080060824A KR1020060135365A KR20060135365A KR20080060824A KR 20080060824 A KR20080060824 A KR 20080060824A KR 1020060135365 A KR1020060135365 A KR 1020060135365A KR 20060135365 A KR20060135365 A KR 20060135365A KR 20080060824 A KR20080060824 A KR 20080060824A
Authority
KR
South Korea
Prior art keywords
node
switching element
stage
clock pulse
pulse
Prior art date
Application number
KR1020060135365A
Other languages
English (en)
Other versions
KR101351377B1 (ko
Inventor
장용호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060135365A priority Critical patent/KR101351377B1/ko
Publication of KR20080060824A publication Critical patent/KR20080060824A/ko
Application granted granted Critical
Publication of KR101351377B1 publication Critical patent/KR101351377B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 멀티 출력 및 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 세트용 노드 및 리세트용 노드의 충전 및 방전상태를 제어하는 노드 제어부; 상기 세트용 노드에 공급된 신호에 의해 제어되며, 스캔용 클럭펄스를 전송하는 스캔용 클럭전송라인과 상기 출력단자에 접속된 풀업 스위칭소자; 외부로부터의 제어신호에 의해 제어되며, 상기 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 풀다운 스위칭소자; 및, 상기 스테이지의 비출력 기간동안 상기 리세트용 노드를 주기적으로 충전 및 방전시키며, 상기 비출력 기간동안 상기 풀업 스위칭소자에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트용 노드를 충전시키는 커플링 제거부를 포함함을 그 특징으로 한다.
액정표시장치, 쉬프트 레지스터, 커플링 현상, 멀티 출력

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터내의 하나의 스테이지를 나타낸 도면
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 4는 도 2의 제 1 스테이지의 회로 구성을 나타낸 도면
도 5는 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면
도 6은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면
도 7은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면
도 8은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면
도 9는 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면
＊도면의 주요부에 대한 부호 설명
Vout: 스캔펄스 VDD : 충전용 전압원
VSS : 방전용 전압원 Vst : 스타트 펄스
Trpu : 풀업 스위칭소자 Trpd : 풀다운 스위칭소자
ST : 스테이지 CLK : 클럭펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 커플링현상에 의한 멀티 출력을 방지함과 동시에 스위칭소자의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
여기서, 상기 게이트 라인들은 스캔펄스에 의해 차례로 구동되는데, 상기 스캔펄스는 쉬프트 레지스터에 의해 발생된다.
도 1은 종래의 쉬프트 레지스터내의 하나의 스테이지를 나타낸 도면이다.
종래의 스테이지는 세트용 노드(Q) 및 리세트용 노드(QB)의 충전 및 방전 상태를 제어하기 위한 노드 제어부(101)와, 상기 세트용 노드(Q)의 신호상태에 따라 스캔펄스(Vout)를 출력하는 풀업 스위칭소자(Trpu)와, 그리고, 상기 리세트용 노드(QB)의 신호상태에 따라 방전용 전압원(VSS)을 출력하는 풀다운 스위칭소자(Trpd)를 구비한다.
여기서, 상기 세트용 노드(Q)와 리세트용 노드(QB)는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 세트용 노드(Q)가 충전된 상태일 때에는 상기 리세트용 노드(QB)가 방전된 상태를 유지하며, 상기 리세트용 노드(QB)가 충전된 상태일 때에는 상기 세트용 노드(Q)가 방전된 상태를 유지하게 된다.
이때, 상기 세트용 노드(Q)가 충전상태일때는 상기 풀업 스위칭소자(Trpu)로부터는 스캔펄스(Vout)가 출력되고, 상기 리세트용 노드(QB)가 충전상태일때는 상기 출력부의 풀다운 스위칭소자(Trpd)로부터 방전용 전압원(VSS)이 출력된다.
상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스(Vout) 및 풀다운 스위칭소자(Trpd)로부터 출력된 방전용 전압원(VSS)은 해당 게이트 라인에 공급된다.
여기서, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 상기 세트용 노드(Q)에 접속되며, 드레인단자는 클럭펄스(CLK)가 인가되는 클럭전송라인에 접속되며, 소스단자는 상기 게이트 라인에 접속된다. 상기 클럭펄스(CLK)는 주기적으로 하이 상태 및 로우 상태를 가지며 상기 풀업 스위칭소자(Trpu)의 드레인단자에 공급된다. 이때, 상기 풀업 스위칭소자(Trpu)는 상기 매 주기마다 입력되는 하이 상태의 클럭펄스(CLK)들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스(CLK)가 게이트 라인을 구동하기 위한 스캔펄스(Vout)이다.
이 특정 시점이란, 상기 세트용 노드(Q)가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자(Trpu)는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스(CLK)들 중, 상기 특정 시점(즉, 상기 세트용 노드(Q)가 충전된 상태의 시점)에 입력된 하이 상태의 클럭펄스(CLK)를 스캔펄스(Vout)로서 출력하게 된 다. 그리고, 상기 스캔펄스(Vout)의 출력 이후 상기 세트용 노드(Q)가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 상기 풀업 스위칭소자(Trpu)는 한 프레임에 한번의 스캔펄스(Vout)를 출력하게 된다. 그런데, 상기 클럭펄스(CLK)는 한 프레임 기간동안 여러 번 출력되기 때문에, 상기 풀업 스위칭소자(Trpu)가 턴-오프된 상태에서도, 즉 상기 세트용 노드(Q)가 방전된 상태에서도 상기 클럭펄스(CLK)는 상기 풀업 스위칭소자(Trpu)의 드레인단자에 계속해서 입력되게 된다.
다시말하면, 상기 풀업 스위칭소자(Trpu)는 한 프레임동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스(CLK)를 스캔펄스(Vout)로 출력한다.
이후, 상기 풀업 스위칭소자(Trpu)는 다음 프레임 기간이 시작될 때까지 턴-오프되며, 이에 따라, 상기 풀업 스위칭소자(Trpu)는 이 턴-오프된 기간에는 아무리 자신의 드레인단자에 클럭펄스(CLK)가 입력되어도, 이를 스캔펄스(Vout)로 출력할 수 없다. 그런데, 이와 같이, 상기 풀업 스위칭소자(Trpu)의 드레인단자에 주기적으로 클럭펄스(CLK)가 인가됨에 따라, 상기 풀업 스위칭소자(Trpu)의 게이트단자가 접속된 세트용 노드(Q)와 상기 풀업 스위칭소자(Trpu)의 드레인단자간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 상기 세트용 노드(Q)에는 상기 클럭펄스(CLK)에 따른 소정의 전압이 계속해서 충전되게 된다.
그러면, 상기 세트용 노드(Q)가 어느 순간 충전상태로 유지될 수 있다. 즉, 상기 세트용 노드(Q)가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 상기 세트용 노드(Q)가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자(Trpu)가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스(Vout)를 출력하는 멀티 출력현상이 발생할 수 있다.
이와 같이, 상기 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스(Vout)를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 리세트용 노드를 주기적으로 충전 및 방전시켜 스위칭소자의 열화를 방지할 수 있고, 멀티 출력을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지가, 세트용 노드 및 리세트용 노드의 충전 및 방전상태를 제어하는 노드 제어부; 상기 세트용 노드에 공급된 신호에 의해 제어되며, 스캔용 클럭펄스를 전송하는 스캔용 클럭전송라인과 상기 출력단자에 접속된 풀업 스위칭소자; 외부로부터의 제어신호에 의해 제어되며, 상기 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 풀다운 스위칭소자; 및, 상기 스테이지의 비출력 기간동안 상기 리세트용 노드를 주기적으로 충전 및 방전시키며, 상기 비출력 기간동안 상기 풀업 스위칭소자에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트 용 노드를 충전시키는 커플링 제거부를 포함함을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.
본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지 STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 차례로 스캔펄스를 출력한다.
여기서, 상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
즉, 먼저, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한다.
한편, 상기 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(STn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(STn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(STn)에만 공급된다.
이러한 쉬프트 레지스터는 액정패널에 내장된다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와, 상기 표시부의 둘러싸는 비표시부를 갖는다. 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스(CLK1, CLK2)를 인가받는다.
상기 충전용 전압원(VDD) 및 방전용 전압원(VSS)은 모두 직류 전압원으로서, 상기 충전용 전압원(VDD)은 정극성을 나타내며, 상기 방전용 전압원(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압원(VSS)은 접지전압이 될 수 있다.
도 3에 도시된 바와 같이, 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 서로 위상차를 갖고 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력된다. 여기서, 상기 제 1 클럭펄스(CLK1)와 상기 제 2 클럭펄스(CLK2)는 서로 위상반전되어 있다. 이에 따라, 상기 제 1 클럭펄스(CLK1)가 하이 상태일 때 상기 제 2 클럭펄스(CLK2)는 로우 상태를 나타내며, 상기 제 1 클럭펄스(CLK1)가 로우 상태일 때 상기 제 2 클럭펄스(CLK2)는 하이 상태를 나타낸다.
상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들은 순차적으로 출력되며, 또한 순 환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된다.
도 3에 도시된 바와 같이, 상기 제 1 클럭펄스(CLK1)의 액티브 기간의 길이 및 상기 제 2 클럭펄스(CLK2)의 액티브 기간의 길이는 동일하다. 그리고, 상기 제 1 클럭펄스(CLK1)의 비액티브 기간의 길이 및 상기 제 2 클럭펄스(CLK2)의 비액티브 기간의 길이가 동일하다. 그리고, 상기 제 1 클럭펄스(CLK1)의 비액티브 기간이 액티브 기간보다 더 길고, 상기 제 2 클럭펄스(CLK2)의 비액티브 기간이 액티브 기간보다 더 길다. 그리고, 상기 제 1 클럭펄스(CLK1)가 상기 제 2 클럭펄스(CLK2)의 비액티브 기간내에서 액티브 상태로 유지된다. 그리고, 상기 제 2 클럭펄스(CLK2)가 상기 제 1 클럭펄스(CLK1)의 비액티브 기간내에서 액티브 상태로 유지된다.
상기 스테이지의 회로 구성에 따라, 하나의 스테이지에 공급되는 클럭펄스의 수는 가변될 수 있다.
상기 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이지(ST1)는, 상술한 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 외에도 스타트 펄스(Vst)를 더 공급받는다.
상기 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.
다시말하면, 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이 상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.
이때, 상기 제 2 클럭펄스(CLK2)와 상기 스타트 펄스(Vst)를 서로 동기시켜 출력될 수 있다. 이때는 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 중 제 2 클럭펄스(CLK2)가 가장 먼저 출력된다.
각 스테이지(ST1 내지 STn+1)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.
예를 들어, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스에 응답하여 인에이블된다.
여기서, 가장 상측에 위치한 제 1 스테이지(ST1)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.
또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.
예를 들어, 제 k 스테이지는 제 k+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.
각 스테이지들 중 기수번째 스테이지들, 즉 제 2k-1 스테이지는 제 1 클럭펄스(CLK1)를 스캔펄스로서 사용하고, 제 2 클럭펄스(CLK2)를 자신의 리세트용 노드(QB)를 제어하는데 사용한다. 다시말하면, 상기 기수번째 스테이지들에 공급되는 제 1 클럭펄스(CLK1)는 스캔용 클럭펄스이고, 제 2 클럭펄스(CLK2)는 제어용 클럭펄스이다.
각 스테이지들 중 우수번째 스테이지들, 즉 제 2k 스테이지는 제 2 클럭펄스(CLK2)를 스캔펄스로서 사용하고, 제 1 클럭펄스(CLK1)를 자신의 리세트용 노드(QB)를 제어하는데 사용한다. 다시말하면, 상기 우수번째 스테이지들에 공급되는 제 2 클럭펄스(CLK2)는 스캔용 클럭펄스이고, 제 1 클럭펄스(CLK1)는 제어용 클럭펄스이다.
이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
각 스테이지(ST1 내지 STn+2)의 구성은 동일하므로, 제 1 스테이지(ST1)만을 예로 들어 설명하기로 한다.
도 4는 도 2의 제 1 스테이지의 회로 구성을 나타낸 도면이다.
각 스테이지(ST1 내지 STn+1)는, 도 4에 도시된 바와 같이, 세트용 노드(Q)와, 리세트용 노드(QB)와, 풀업 스위칭소자(Trpu)와, 풀다운 스위칭소자(Trpd)와, 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함하는 커플링 제거부(CR)와, 그리고, 제 4 내지 제 7 스위칭소자(Tr4 내지 Tr7)를 포함하는 노드 제어부를 포함한 다.
상기 풀업 스위칭소자(Trpui)는 상기 세트용 노드(Q)에 공급된 신호에 의해 제어되며, 스캔용 클럭펄스를 전송하는 스캔용 클럭전송라인과 스테이지의 출력단자에 접속된다. 각 스테이지(ST1 내지 STn+1)의 출력단자는 해당 게이트 라인에 접속된다.
상기 풀다운 스위칭소자(Trpd)는 리세트용 노드(QB)에 공급된 신호에 의해 제어되며, 상기 방전용 전압원(VSS)을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된다.
상기 커플링 제거부(CR)는, 상기 스테이지의 비출력 기간동안 상기 리세트용 노드(QB)를 주기적으로 충전 및 방전시키며, 상기 비출력 기간동안 상기 풀업 스위칭소자(Trpu)에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트용 노드(QB)를 충전시킨다.
각 스테이지(ST1 내지 STn+1)는 세트 기간, 출력 기간, 및 비출력 기간을 갖는다. 각 스테이지(ST1 내지 STn+1)는 상기 세트 기간에 인에이블되며, 이후 출력 기간에 자신에게 공급된 스캔용 클럭펄스를 스캔펄스로서 출력하며, 다음으로 비출력 기간에 스캔펄스를 출력하지 않는다. 즉, 각 스테이지(ST1 내지 STn+1)는 이 비출력 기간에 방전용 전압원을 출력한다.
각 스테이지(ST1 내지 STn+1)는 상기 세트 기간 및 출력 기간에 자신의 세트용 노드(Q)를 충전상태로 유지시키고, 리세트용 노드(QB)를 방전상태로 유지시킨다. 그리고, 상기 비출력 기간에 상기 세트용 노드(Q)를 방전상태로 유지시키고, 상기 리세트용 노드(QB)를 주기적으로 충전 및 방전 상태로 변화시킨다.
상기 비출력 기간에도 상기 각 스테이지(ST1 내지 STn+1)의 풀업 스위칭소자(Trpu)에는 스캔용 펄스가 공급되는데, 각 스테이지(ST1 내지 STn+1)에 구비된 커플링 제거부(CR)는 상기 비출력 기간동안 상기 풀업 스위칭소자(Trpu)에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트용 노드(QB)를 충전시킴으로써 상기 비출력 기간에 상기 스테이지가 스캔펄스를 출력하는 것을 방지한다.
도 4에 도시된 제 1 스테이지에(ST1)는 제 1 및 제 2 클럭펄스(CLK1, CLK2)가 공급되는데, 상기 제 1 클럭펄스(CLK1)가 상술한 스캔용 클럭펄스이고, 상기 제 2 클럭펄스(CLK2)가 상술한 제어용 클럭펄스이다.
상기 제 1 스위칭소자(Tr1)는, 상기 세트용 노드(Q)에 공급된 신호에 의해 제어되며, 상기 방전용 전원라인과 공통 노드(N)간에 접속된다. 즉, 상기 제 1 스위칭소자의 게이트단자는 상기 세트용 노드(Q)에 접속되고, 드레인단자는 상기 공통 노드(N)에 접속되며, 그리고 소스단자는 상기 방전용 전원라인에 접속된다.
상기 제 2 스위칭소자(Tr2)는 충전용 전원라인으로부터의 충전용 전압원(VDD)에 의해 제어되며, 상기 충전용 전원라인과 상기 공통 노드(N)간에 접속된다. 즉, 상기 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자 상기 세트용 노드(Q)에 접속되고, 그리고 소스단자는 상기 공통 노드(N)에 접속된다. 이와 같이 상기 제 2 스위칭소자(Tr2)의 게이트단자와 드레인단자에는 정전압원인 충전용 전압원(VDD)이 공급되기 때문에, 상기 제 2 스위칭소자(Tr2)는 항상 턴-온 상태를 유지한다.
상기 제 3 스위칭소자(Tr3)는 상기 제 1 클럭전송라인으로부터의 제 1 클럭펄스(CLK1)에 의해 제어되며, 상기 공통 노드(N)와 상기 방전용 전원라인간에 접속된다. 즉, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 제 1 클럭전송라인에 접속되며, 드레인단자는 상기 공통 노드(N)에 접속되며, 그리고 소스단자는 상기 방전용 전원라인에 접속된다.
상기 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 충전용 전원라인과 상기 세트용 노드(Q)간에 접속된다. 즉, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 상기 스타트 펄스(Vst)를 전송하는 스타트 전송라인, 또는 전단 스테이지의 출력단자에 접속된다. 그리고, 상기 제 4 스위칭소자(Tr4)의 드레인단자는 충전용 전원라인에 접속되고, 소스단자는 세트용 노드(Q)에 접속된다.
예를 들어, 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst)에 의해 제어되며, 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)는 상기 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 의해 제어된다.
상기 제 5 스위칭소자(Tr5)는 상기 리세트용 노드(Q)에 공급된 신호에 의해 제어되며, 상기 세트용 노드(Q)와 방전용 전원라인간에 접속된다. 즉, 상기 제 5 스위칭소자(Tr5)의 게이트단자는 상기 리세트용 노드(Q)에 접속되며, 드레인단자는 방전용 전원라인에 접속되며, 그리고 소스단자는 상기 세트용 노드(Q)에 접속된다.
상기 제 6 스위칭소자(Tr6)는 다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트용 노드(Q)와 방전용 전원라인간에 접속된다. 즉, 상기 제 6 스 위칭소자(Tr6)의 게이트단자는 다음단 스테이지의 출력단자에 접속되며, 드레인단자는 상기 세트용 노드(Q)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.
상기 제 7 스위칭소자(Tr7)는 상기 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트용 노드(Q)와 상기 방전용 전원라인간에 접속된다. 즉, 상기 제 7 스위칭소자(Tr7)의 게이트단자는 상기 스타트 펄스(Vst)를 전송하는 스타트 전송라인, 또는 전단 스테이지의 출력단자에 접속된다. 그리고, 상기 제 7 스위칭소자(Tr7)의 드레인단자는 공통 노드(N)에 접속되고, 소스단자는 방전용 전원라인에 접속된다.
예를 들어, 제 1 스테이지(ST1)에 구비된 제 7 스위칭소자(Tr7)는 스타트 펄스(Vst)에 의해 제어되며, 제 2 스테이지(ST2)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 의해 제어된다.
상기 공통 노드(N)와 리세트용 노드(Q)는 연결 라인(444)을 통해 서로 접속되어 있다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)만 하이 상태로 유지되고, 제 1 클럭펄스(CLK1)는 로우 상태로 유지된다.
상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 4 및 제 7 스위칭소자(Tr4, Tr7)의 게이트단자에 공급되고, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 4, 제 7, 및 제 3 스위칭소자(Tr4, Tr7, Tr3)가 턴-온된다.
이에 따라, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급되며, 상기 턴-온된 제 7 스위칭소자(Tr7)를 통해 방전용 전압원(VSS)이 상기 공통 노드(N) 및 리세트용 노드(QB)에 공급되며, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 공통 노드(N) 및 리세트용 노드(QB)에 공급된다. 또한, 상기 공통 노드(N)에는 항상 턴-온 상태를 유지하는 제 2 스위칭소자(Tr2)를 경유한 충전용 전압원(VDD)도 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 충전 상태로 되고, 리세트용 노드(QB)가 방전 상태로 되고, 그리고 공통 노드(N)가 방전 상태로 된다.
여기서, 상기 세트용 노드(Q)가 충전됨에 따라, 이 세트용 노드(Q)에 게이트단자가 접속된 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Trpu)가 턴-온된다. 또한, 상기 리세트용 노드(QB)가 방전됨에 따라, 상기 리세트용 노드(QB)에 게이트단자가 접속된 제 5 스위칭소자(Tr5) 및 풀다운 스위칭소자(Trpd)가 턴-오프된다.
또한, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)는 없으므로, 상기 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)는 턴-오프 상태이다.
상기 공통 노드(N)에는 방전용 전압원(VSS)과 충전용 전압원(VDD)이 함께 공급되는데, 상기 공통 노드(N)를 방전시키는 각 스위칭소자(Tr1, Tr3, Tr7)의 채널 면적이 상기 공통 노드(N)를 충전시키는 스위칭소자(Tr2)의 채널 면적보다 크기 때문에, 이 초기 기간(T0)에 상기 공통 노드(N)는 방전 상태로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 4 및 제 7 스위칭소자(Tr4, Tr7)가 턴-오프된다.
이때, 상기 제 4 스위칭소자(Tr4)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 플로팅 상태로 유지된다.
따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지된다.
이에 따라 상기 세트용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping).
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(즉, 제 1 스테이지(ST1)의 출력단자)를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
이 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키는 스캔펄스로서 작용한다.
또한, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 노드(n)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다.
즉, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 4 및 제 7 스위칭소자(Tr4, Tr7)의 게이트단자에 공급된다.
또한, 상기 제 2 스테이지(ST2)에는 상기 제 1 클럭펄스(CLK1)도 공급된다. 즉, 상기 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(ST2)에서 제어용 클럭펄스로서 사용되는 것으로, 이 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
이에 따라, 초기 기간(T0)에 상기 제 1 스테이지(ST1)가 인에이블되듯이, 상기 제 1 기간(T1)에는 상기 제 2 스테이지(ST2)가 인에이블된다.
이후, 제 2 기간(T2)에는 제 2 스테이지가(ST2)가 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
이에 따라, 상기 제 2 기간(T2)에 상기 제 3 스테이지(ST3)가 인에이블되고, 상기 제 1 스테이지(ST1)가 디스에이블된다.
이 제 1 스테이지(ST1)의 디스에이블 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 6 스위칭소자(Tr6)가 턴-온되고, 이때 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급된다. 그러면, 상기 세트용 노드(Q)가 방전되고, 이 방전된 세트용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
이 제 2 기간(T2)에는 상기 제 2 클럭펄스가 하이 상태를 유지하고 있는데, 상기 제 2 클럭펄스(CLK2)가 하이 상태를 유지하고 있는 동안에는 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-온 상태를 유지하고 있다. 그러나, 상기 제 2 기간(T2)이 끝나는 시점에 상기 제 2 클럭펄스(CLK2)가 하이 상태에서 로우 상태로 천이함에 따라, 상기 제 2 클럭펄스(CLK2)의 폴링 에지(falling edge)에 해당하는 시점에 상기 제 3 스위칭소자(Tr3)가 턴-오프된다.
따라서, 상기 제 2 기간(T2)과 제 3 기간(T3)간의 사이 기간에 상기 제 1 스테이지(ST1)의 공통 노드(N)를 방전시키기 위한 스위칭소자들, 즉 제 1, 제 3, 및 제 7 스위칭소자(T1, T3, T7)는 모두 턴-오프 상태를 유지하게 된다. 이에 따라, 제 2 스위칭소자(Tr2)를 통해서 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급될 수 있다.
상기 리세트용 노드(QB)의 충전 시간은 다음과 같다.
즉, 상기 비출력 기간에 상기 제 1 스테이지의 리세트용 노드(QB)는 상기 2 클럭펄스(CLK2)가 하이 상태에서 로우 상태로 천이하는 폴링 타임에 해당하는 제 1 시점에 충전된다. 그리고, 상기 제 1 시점부터 상기 제 2 클럭펄스(CLK2)가 로우 상태에서 하이 상태로 천이하는 라이징 타임에 해당하는 제 2 시점까지 충전 상태를 유지한다.
이와 같이 상기 리세트용 노드(QB)가 충전됨에 따라, 이 충전된 리세트용 노드(QB)에 게이트단자가 접속된 제 5 스위칭소자(Tr5)가 턴-온된다. 이 턴-온된 제 5 스위칭소자(Tr5)를 통해 방전용 전압원(VSS)이 세트용 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된다.
이후, 제 3 기간(T3)에는 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)에 제 1 클럭펄스(CLK1)가 공급되는데, 이 제 3 기간(T3) 이전(즉 제 2 기간(T2)과 제 3 기간(T3)의 사이 기간)에 이미 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된 상태이므로, 커플링 현상을 줄일 수 있다.
믈론, 이 세트용 노드(Q)는 비출력 기간에 이미 방전된 상태이지만, 상기 제 3 기간(T3)에 공급되는 제 1 클럭펄스(CLK1)에 의해 커플링 현상이 일어나지 않도록 상기 세트용 노드(Q)를 한번 더 방전시킴으로써, 상기 커플링 현상 방지 효과를 높일 수 있다. 또한 비출력 기간에 있어서, 상기 세트용 노드(Q)에 방전용 전압원(VSS)이 공급되는 시점이 상기 풀업 스위칭소자(Trpu)에 제 1 클럭펄스(CLK1)가 공급되는 시점보다 더 앞서기 때문에 상기 커플링 현상 방지 효과를 더욱 극대화 할 수 있다.
한편, 상기 비출력 기간에 제 1 스테이지(ST1)에 하이 상태의 제어용 클럭펄스, 즉 하이 상태의 제 2 클럭펄스(CLK2)가 공급될때 마다 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)는 턴-온된다. 이에 따라, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 제 1 스테이지(ST1)의 공통 노드(N)에 공급된다. 여기서, 상기 공통 노드(N)는 리세트용 노드(QB)와 연결 라인(444)을 통해 연결되므로, 상기 공통 노드(N)에 공급된 방전용 전압원(VSS)은 상기 리세트용 노드(QB)에도 공급된다.
따라서, 상기 비출력 기간에 상기 제 1 스테이지(ST1)에 하이 상태의 제 2 클럭펄스(CLK2)가 공급될 때마다 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)는 방전된다.
이와 같이, 상기 제 1 스테이지(ST1)는 상기 제어용 클럭펄스인 제 1 클럭펄스(CLK1)를 사용하여, 상기 비출력 기간에 상기 리세트용 노드(QB)를 주기적으로 충전 및 방전시킴으로써 상기 리세트용 노드(QB)에 게이트단자가 접속된 스위칭소자들의 열화를 방지할 수 있다.
이와 같은 방법으로, 제 3 스테이지(ST3)를 포함한 제 2k-1 스테이지들은 상기 제 2 클럭펄스(CLK2)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
이에 대하여, 제 2 스테이지(ST2)를 포함한 제 2k 스테이지들은 상기 제 1 클럭펄스(CLK1)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
도 5는 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
도 5에 도시된 스테이지의 회로 구성은 도 4에 도시된 그것과 동일하며, 단지 풀다운 스위칭소자(Trpd)의 접속관계에 있어서 다음과 같이 다르다.
즉, 도 5에 도시된 바와 같이, 풀다운 스위칭소자(Trpd)는 제어용 클럭펄스인 제 2 클럭펄스(CLK2)에 의해 제어된다.
도 6은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
도 6의 제 1 스테이지(ST1)에 포함된 커플링 제거부(CR)는 제 1 내지 제 5 스위칭소자(Tr1 내지 Tr5)를 포함한다.
도 6의 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)는, 도 4에 도시된 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)와 동일하다.
도 6의 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst) 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 공통 노드(N)와 방전용 전원라인간에 접속된다. 즉, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 상기 스타트 펄스(Vst)를 전송하는 스타트 전송라인, 또는 전단 스테이지의 출력단자에 접속된다. 그리고, 상기 제 4 스위칭소자(Tr4)의 드레인단자는 상기 공통 노드(N)에 접속되고, 소스단자는 방전용 전원라인에 접속된다.
예를 들어, 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)는 스타트 펄스(Vst)에 의해 제어되며, 제 2 스테이지에 구비된 제 4 스위칭소자(Tr4)는 상기 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 의해 제어된다.
제 5 스위칭소자(Tr5)는 상기 공통 노드(N)에 공급된 신호에 의해 제어되며, 상기 충전용 전원라인과 리세트용 노드(QB)간에 접속된다. 즉, 상기 제 5 스위칭소자(Tr5)의 게이트단자는 상기 공통 노드(N)에 접속되며, 드레인단자는 충전용 전원라인에 접속되며, 그리고 소스단자는 리세트용 노드(QB)에 접속된다.
도 6의 노드 제어부는 제 6 내지 제 11 스위칭소자(Tr6 내지 Tr11)를 포함한다.
도 6의 제 6 스위칭소자(Tr6)는 도 4의 제 4 스위칭소자(Tr4)와 동일하며, 도 6의 제 7 스위칭소자(Tr7)는 도 4의 제 5 스위칭소자(Tr5)와 동일하며, 도 6의 제 8 스위칭소자(Tr8)는 도 4의 제 6 스위칭소자(Tr6)와 동일하며, 도 6의 제 9 스위칭소자는 도 4의 제 7 스위칭소자(Tr7)와 동일하다.
도 6의 제 10 스위칭소자(Tr10)는 상기 제 2 클럭전송라인(CLK2)으로부터의 제 2 클럭펄스(CLK2)에 의해 제어되며, 상기 리세트용 노드(QB)와 방전용 전원라인간에 접속된다. 즉, 상기 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 2 클럭전송라인(CLK2)에 접속되며, 드레인단자는 리세트용 노드(QB)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.
제 11 스위칭소자(Tr11)는 상기 세트용 노드(Q)에 공급된 신호에 의해 제어되며, 상기 리세트용 노드(QB)와 상기 방전용 전원라인간에 접속된다. 즉, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 세트용 노드(Q)에 접속되며, 드레인단자는 리세트용 노드(QB)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.
도 6에 도시된 바와 같은 스테이지를 갖는 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)만 하이 상태로 유지되고, 제 1 클럭펄스(CLK1)는 로우 상태로 유지된다.
상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 6, 제 9, 및 제 4 스위칭소자(Tr6, Tr9, Tr4)의 게이트단자에 공급되고, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 및 제 10 스위칭소자(Tr3, Tr10)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 6, 제 9, 제 4, 제 3, 및 제 10 스위칭소자(Tr6, Tr9, Tr4, Tr3, Tr10)가 턴-온된다.
이에 따라, 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급되고, 상기 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급되며, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 방전용 전압 원(VSS)이 상기 공통 노드(N)에 공급되며, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 공통 노드(N)에 공급되며, 그리고 상기 턴-온된 제 10 스위칭소자(Tr10)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급된다. 또한, 상기 공통 노드(N)에는 항상 턴-온 상태를 유지하는 제 2 스위칭소자(Tr2)를 경유한 충전용 전압원(VDD)도 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 충전 상태로 되고, 리세트용 노드(QB)가 방전 상태로 되고, 그리고 공통 노드(N)가 방전 상태로 된다.
여기서, 상기 세트용 노드(Q)가 충전됨에 따라, 이 세트용 노드(Q)에 게이트단자가 접속된 제 1 스위칭소자(Tr1), 제 11 스위칭소자(Tr11), 및 풀업 스위칭소자(Trpu)가 턴-온된다. 또한, 상기 리세트용 노드(QB)가 방전됨에 따라, 상기 리세트용 노드(QB)에 게이트단자가 접속된 제 7 스위칭소자(Tr7) 및 풀다운 스위칭소자(Trpd)가 턴-오프된다. 또한, 상기 공통 노드(N)가 방전됨에 따라, 상기 공통 노드(N)에 게이트단자가 접속된 제 5 스위칭소자(Tr5)가 턴-오프된다.
또한, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)는 없으므로, 상기 제 1 스테이지(ST1)에 구비된 제 8 스위칭소자(Tr8)는 턴-오프 상태이다.
상기 공통 노드(N)에는 방전용 전압원(VSS)과 충전용 전압원(VDD)이 함께 공급되는데, 상기 공통 노드(N)를 방전시키는 각 스위칭소자(Tr1, Tr3, Tr4)의 채널 면적이 상기 공통 노드(N)를 충전시키는 스위칭소자(Tr2)의 채널 면적보다 크기 때 문에, 이 초기 기간(T0)에 상기 공통 노드(N)는 방전 상태로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 6, 제 9, 및 제 4 스위칭소자(Tr6, Tr9, Tr4)가 턴-오프된다.
이때, 상기 제 6 스위칭소자(Tr6)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 플로팅 상태로 유지된다.
따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지된다.
이에 따라, 상기 세트용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)는 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping).
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(즉, 제 1 스테이지(ST1)의 출력단자)를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
이 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키는 스캔펄스로서 작용한다.
또한, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 노드(n)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다.
즉, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 6, 제 9, 및 제 4 스위칭소자(Tr6, Tr9, Tr4)의 게이트단자에 공급된다.
또한, 상기 제 2 스테이지(ST2)에는 상기 제 1 클럭펄스(CLK1)도 공급된다. 즉, 상기 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(ST2)에서 제어용 클럭펄스로서 사용되는 것으로, 이 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
이에 따라, 초기 기간(T0)에 상기 제 1 스테이지(ST1)가 인에이블되듯이, 상기 제 1 기간(T1)에는 상기 제 2 스테이지(ST2)가 인에이블된다.
이후, 제 2 기간(T2)에는 제 2 스테이지가(ST2)가 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
이에 따라, 상기 제 2 기간(T2)에 상기 제 3 스테이지(ST3)가 인에이블되고, 상기 제 1 스테이지(ST1)가 디스에이블된다.
이 제 1 스테이지(ST1)의 디스에이블 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자에 공급된다.
그러면, 상기 제 8 스위칭소자(Tr8)가 턴-온되고, 이때 상기 턴-온된 제 8 스위칭소자(Tr8)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급된다. 그러면, 상기 세트용 노드(Q)가 방전되고, 이 방전된 세트용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
이 제 2 기간(T2)에는 상기 제 2 클럭펄스(CLK2)가 하이 상태를 유지하고 있는데, 상기 제 2 클럭펄스(CLK2)가 하이 상태를 유지하고 있는 동안에는 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-온 상태를 유지하고 있다. 그러나, 상기 제 2 기간(T2)이 끝나는 시점에 상기 제 2 클럭펄스(CLK2)가 하이 상태에서 로우 상태로 천이함에 따라, 상기 제 2 클럭펄스(CLK2)의 폴링 에지(falling edge)에 해당하는 시점에 상기 제 3 스위칭소자(Tr3)가 턴-오프된다.
따라서, 상기 제 2 기간(T2)과 제 3 기간(T3)간의 사이 기간에 상기 제 1 스테이지(ST1)의 공통 노드(N)를 방전시키기 위한 스위칭소자들, 즉 제 1, 제 3, 및 제 7 스위칭소자(Tr1, Tr3, Tr4)는 모두 턴-오프 상태를 유지하게 된다. 이에 따라, 제 2 스위칭소자(Tr2)를 통해서 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급될 수 있다.
이와 같이 상기 리세트용 노드(QB)가 충전됨에 따라, 이 충전된 리세트용 노 드(QB)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)가 턴-온된다. 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 방전용 전압원(VSS)이 세트용 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된다.
이후, 제 3 기간(T3)에는 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)에 제 1 클럭펄스(CLK1)가 공급되는데, 이 제 3 기간 이전(즉 제 2 기간과 제 3 기간의 사이 기간)에 이미 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된 상태이므로, 커플링 현상을 줄일 수 있다.
한편, 상기 비출력 기간에 제 1 스테이지에 하이 상태의 제어용 클럭펄스, 즉 하이 상태의 제 2 클럭펄스가 공급될때 마다 상기 제 1 스테이지의 제 3 스위칭소자는 턴-온된다. 이에 따라, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원이 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급된다.
따라서, 상기 비출력 기간에 상기 제 1 스테이지(ST1)에 하이 상태의 제 2 클럭펄스(CLK2)가 공급될 때마다 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)는 방전된다.
이와 같이, 상기 제 1 스테이지(ST1)는 상기 제어용 클럭펄스인 제 1 클럭펄스(CLK1)를 사용하여, 상기 비출력 기간에 상기 리세트용 노드(QB)를 주기적으로 충전 및 방전시킴으로써 상기 리세트용 노드(QB)에 게이트단자가 접속된 스위칭소자들의 열화를 방지할 수 있다.
이와 같은 방법으로, 제 3 스테이지(ST3)를 포함한 제 2k-1 스테이지들은 상기 제 2 클럭펄스(CLK2)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
이에 대하여, 제 2 스테이지(ST2)를 포함한 제 2k 스테이지들은 상기 제 1 클럭펄스(CLK1)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
도 7은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
도 7에 도시된 스테이지의 회로 구성은 도 6에 도시된 그것과 동일하며, 단지 풀다운 스위칭소자(Trpd)의 접속관계에 있어서 다음과 같이 다르다.
즉, 도 7에 도시된 바와 같이, 풀다운 스위칭소자(Trpd)는 제어용 클럭펄스인 제 2 클럭펄스(CLK2)에 의해 제어된다.
도 8은 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
도 8의 제 1 스테이지(ST1)에 포함된 커플링 제거부(CR)는 제 1 내지 제 3 스위칭소자(Tr1 내지 Tr3)를 포함한다.
도 8에 도시된 제 1 스위칭소자(Tr1)는 상기 세트용 노드(Q)에 공급된 신호에 의해 제어되며, 방전용 전원라인과 리세트용 노드(QB)간에 접속된다. 즉, 상기 제 1 스위칭소자(Tr1)의 게이트단자는 세트용 노드(Q)에 접속되며, 드레인단자는 방전용 전원라인에 접속되며, 그리고 소스단자는 리세트용 노드(QB)에 접속된다.
제 2 스위칭소자(Tr2)는 충전용 전원라인으로부터의 충전용 전압원(VDD)에 의해 제어되며, 상기 충전용 전원라인과 상기 리세트용 노드(QB)간에 접속된다. 즉, 상기 제 2 스위칭소자(Tr2)의 게이트단자 및 드레인단자는 충전용 전원라인에 접속되며, 소스단자는 리세트용 노드(QB)에 접속된다.
제 3 스위칭소자(Tr3)는 제 2 클럭전송라인으로부터의 제 2 클럭펄스(CLK2)에 의해 제어되며, 상기 방전용 전원라인과 상기 리세트용 노드(QB)간에 접속된다. 즉, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 제 2 클럭전송라인에 접속되며, 드레인단자는 방전용 전원라인에 접속되며, 소스단자는 리세트용 노드(QB)에 접속된다.
도 8의 노드 제어부는 제 4 내지 제 7 스위칭소자(Tr7)를 포함한다.
도 8의 제 4 스위칭소자(Tr4)는 도 4의 제 4 스위칭소자(Tr4)와 동일하며, 도 8의 제 6 스위칭소자(Tr6)는 도 4의 제 6 스위칭소자(Tr6)와 동일하며, 도 8의 제 8 스위칭소자(Tr8)는 도 4의 제 6 스위칭소자(Tr6)와 동일하며, 도 8의 제 7 스위칭소자(Tr7)는 도 4의 제 7 스위칭소자(Tr7)와 동일하다.
도 8의 제 5 스위칭소자(Tr5)는 상기 리세트용 노드(QB)에 공급된 신호에 의해 제어되며, 상기 세트용 노드(Q)와 출력단자간에 접속된다. 즉, 상기 제 5 스위칭소자(Tr5)의 게이트단자는 리세트용 노드(QB)에 접속되며, 드레인단자는 세트용 노드(Q)에 접속되며, 그리고 소스단자는 제 1 스테이지(ST1)의 출력단자에 접속된다.
도 8에 도시된 바와 같은 스테이지를 갖는 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)만 하이 상태로 유지되고, 제 1 클럭펄스(CLK1)는 로우 상태로 유지된다.
상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 4 및 제 7 스위칭소자(Tr4, Tr7)의 게이트단자에 공급되고, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 제 4, 제 7, 및 제 3 스위칭소자(Tr4, Tr7, Tr3)가 턴-온된다.
이에 따라, 상기 턴-온된 제 4 스위칭소자(Tr4)를 통해 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급되며, 상기 턴-온된 제 7 스위칭소자(Tr7)를 통해 방전용 전압원(VSS)이 상기 리세트용 노드(QB)에 공급되며, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급된다. 또한, 상기 공통 노드(N)에는 항상 턴-온 상태를 유지하는 제 2 스위칭소자(Tr2)를 경유한 충전용 전압원(VDD)도 공급된다.
그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 충전 상태로 되고, 리세트용 노드(QB)가 방전 상태로 된다.
여기서, 상기 세트용 노드(Q)가 충전됨에 따라, 이 세트용 노드(Q)에 게이트단자가 접속된 제 1 스위칭소자(Tr1) 및 풀업 스위칭소자(Trpu)가 턴-온된다. 또 한, 상기 리세트용 노드(QB)가 방전됨에 따라, 상기 리세트용 노드(QB)에 게이트단자가 접속된 제 5 스위칭소자(Tr5) 및 풀다운 스위칭소자(Trpd)가 턴-오프된다.
또한, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)는 없으므로, 상기 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)는 턴-오프 상태이다.
상기 리세트용 노드(QB)에는 방전용 전압원(VSS)과 충전용 전압원(VDD)이 함께 공급되는데, 상기 리세트용 노드(QB)를 방전시키는 각 스위칭소자(Tr1, Tr3, Tr7)의 채널 면적이 상기 리세트용 노드(QB)를 충전시키는 스위칭소자(Tr2)의 채널 면적보다 크기 때문에, 이 초기 기간(T0)에 상기 리세트용 노드(QB)는 방전 상태로 유지된다.
이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.
제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이 상태로 유지되고, 상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 로우 상태로 유지된다.
따라서, 로우 상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 4 및 제 7 스위칭소자(Tr4, Tr7)가 턴-오프된다.
이때, 상기 제 4 스위칭소자(Tr4)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 플로팅 상태로 유지된다.
따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 충전용 전압원(VDD)에 의해 계속 충전 상태로 유지된다.
이에 따라 상기 세트용 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu) 및 제 1 스위칭소자(Tr1)는 턴-온상태로 유지된다.
이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 충전된 충전용 전압원(VDD)이 증폭된다(부트스트래핑 현상 bootstrapping).
따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자(즉, 제 1 스테이지(ST1)의 출력단자)를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다.
이 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시키는 스캔펄스로서 작용한다.
또한, 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 노드(n)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다.
즉, 제 1 기간(T1)에 상기 제 1 스테이지(ST1)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 4 및 제 7 스위칭소자(Tr4, Tr7)의 게이트단자에 공급된다.
또한, 상기 제 2 스테이지(ST2)에는 상기 제 1 클럭펄스(CLK1)도 공급된다. 즉, 상기 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(ST2)에서 제어용 클럭펄스로서 사용되는 것으로, 이 제 1 클럭펄스(CLK1)는 상기 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.
이에 따라, 초기 기간(T0)에 상기 제 1 스테이지(ST1)가 인에이블되듯이, 상기 제 1 기간(T1)에는 상기 제 2 스테이지(ST2)가 인에이블된다.
이후, 제 2 기간(T2)에는 제 2 스테이지가(ST2)가 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.
이에 따라, 상기 제 2 기간(T2)에 상기 제 3 스테이지(ST3)가 인에이블되고, 상기 제 1 스테이지(ST1)가 디스에이블된다.
이 제 1 스테이지(ST1)의 디스에이블 동작을 설명하면 다음과 같다.
상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자에 공급된다.
그러면, 상기 제 6 스위칭소자(Tr6)가 턴-온되고, 이때 상기 턴-온된 제 6 스위칭소자(Tr6)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 세트용 노드(Q)에 공급된다. 그러면, 상기 세트용 노드(Q)가 방전되고, 이 방전된 세트용 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 1 스위칭소자(Tr1)가 턴-오프된다.
이 제 2 기간(T2)에는 상기 제 2 클럭펄스가 하이 상태를 유지하고 있는데, 상기 제 2 클럭펄스(CLK2)가 하이 상태를 유지하고 있는 동안에는 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)가 턴-온 상태를 유지하고 있다. 그러나, 상기 제 2 기간(T2)이 끝나는 시점에 상기 제 2 클럭펄스(CLK2)가 하이 상태에서 로우 상태로 천이함에 따라, 상기 제 2 클럭펄스(CLK2)의 폴링 에지(falling edge)에 해당하는 시점에 상기 제 3 스위칭소자(Tr3)가 턴-오프된다.
따라서, 상기 제 2 기간(T2)과 제 3 기간(T3)간의 사이 기간에 상기 제 1 스테이지(ST1)의 공통 노드(N)를 방전시키기 위한 스위칭소자들, 즉 제 1, 제 3, 및 제 7 스위칭소자(T1, T3, T7)는 모두 턴-오프 상태를 유지하게 된다. 이에 따라, 제 2 스위칭소자(Tr2)를 통해서 충전용 전압원(VDD)이 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)에 공급될 수 있다.
이와 같이 상기 리세트용 노드(QB)가 충전됨에 따라, 이 충전된 리세트용 노드(QB)에 게이트단자가 접속된 제 7 스위칭소자(Tr7)가 턴-온된다. 이 턴-온된 제 7 스위칭소자(Tr7)를 통해 방전용 전압원(VSS)이 세트용 노드(Q)에 공급된다. 따라서, 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된다.
이후, 제 3 기간(T3)에는 상기 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu)에 제 1 클럭펄스(CLK1)가 공급되는데, 이 제 3 기간 이전(즉 제 2 기간과 제 3 기간의 사이 기간)에 이미 상기 제 1 스테이지(ST1)의 세트용 노드(Q)가 방전된 상태이므로, 커플링 현상을 줄일 수 있다.
한편, 상기 비출력 기간에 제 1 스테이지(ST1)에 하이 상태의 제어용 클럭펄스, 즉 하이 상태의 제 2 클럭펄스(CLK2)가 공급될때 마다 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)는 턴-온된다. 이에 따라, 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 제 1 스테이지(ST1)의 리세트용 노 드(QB)에 공급된다.
따라서, 상기 비출력 기간에 상기 제 1 스테이지(ST1)에 하이 상태의 제 2 클럭펄스(CLK2)가 공급될 때마다 상기 제 1 스테이지(ST1)의 리세트용 노드(QB)는 방전된다.
이와 같이, 상기 제 1 스테이지(ST1)는 상기 제어용 클럭펄스인 제 1 클럭펄스(CLK1)를 사용하여, 상기 비출력 기간에 상기 리세트용 노드(QB)를 주기적으로 충전 및 방전시킴으로써 상기 리세트용 노드(QB)에 게이트단자가 접속된 스위칭소자들의 열화를 방지할 수 있다.
이와 같은 방법으로, 제 3 스테이지(ST3)를 포함한 제 2k-1 스테이지들은 상기 제 2 클럭펄스(CLK2)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
이에 대하여, 제 2 스테이지(ST2)를 포함한 제 2k 스테이지들은 상기 제 1 클럭펄스(CLK1)를 사용하여 상술한 바와 같은 동작을 수행함으로써 커플링 현상 및 열화를 방지한다.
도 9는 도 2에 도시된 제 1 스테이지의 또 다른 회로 구성을 나타낸 도면이다.
도 9에 도시된 스테이지의 회로 구성은 도 8에 도시된 그것과 동일하며, 단지 풀다운 스위칭소자(Trpd)의 접속관계에 있어서 다음과 같이 다르다.
즉, 도 9에 도시된 바와 같이, 풀다운 스위칭소자(Trpd)는 제어용 클럭펄스인 제 2 클럭펄스(CLK2)에 의해 제어된다.
상술한 모든 스위칭소자들은 a-Si(아몰포스 실리콘) 또는 poly-Si(폴리 실리콘)으로 이루어진 반도체층을 구비한 트랜지스터를 사용할 수 있다.
이때, 상술한 스위칭소자들은 n형 또는 p형 트랜지스터가 될 수 있으며, 도면에 도시된 스위칭소자들은 n형 트랜지스터로서, 이들은 상술한 클럭펄스 또는 스타트 펄스의 하이상태에서 턴-온되고 로우 상태에서 턴-오프된다.
각 스위칭소자가 p형 트랜지스터인 경우, 상기 스위칭소자들은 상기 클럭펄스 또는 스타트 펄스의 로우 상태에서 턴온되고, 하이 상태에서 턴-오프된다.
이전에 기술한 각 클럭펄스 및 스타트 펄스의 액티브 상태는 상기 트랜지스터의 타입에 따라 하이 상태가 될 수도 있으며, 로우 상태가 될 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 쉬프트 레지스터에 구비된 커플링 제거부는, 비출력 기간에 리세트용 노드를 주기적으로 충전 및 방전시킴과 아울러, 상기 비출력 기간동안 상기 풀업 스위칭소자에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트용 노드를 충전시킨다.
따라서, 커플링 현상에 따른 멀티 출력을 방지할 수 있으며, 또한 리세트용 노드에 접속된 스위칭소자들, 특히 풀다운 스위칭소자의 열화를 방지할 수 있다.

Claims (13)

  1. 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
    각 스테이지가,
    세트용 노드 및 리세트용 노드의 충전 및 방전상태를 제어하는 노드 제어부;
    상기 세트용 노드에 공급된 신호에 의해 제어되며, 스캔용 클럭펄스를 전송하는 스캔용 클럭전송라인과 상기 출력단자에 접속된 풀업 스위칭소자;
    외부로부터의 제어신호에 의해 제어되며, 상기 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 풀다운 스위칭소자; 및,
    상기 스테이지의 비출력 기간동안 상기 리세트용 노드를 주기적으로 충전 및 방전시키며, 상기 비출력 기간동안 상기 풀업 스위칭소자에 액티브 상태의 스캔용 클럭펄스가 공급되기 이전에 상기 리세트용 노드를 충전시키는 커플링 제거부를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 커플링 제거부는 제어용 클럭펄스를 공급받아,
    상기 비출력 기간 중 상기 제어용 클럭펄스가 액티브 상태로 유지되는 기간마다 상기 리세트용 노드를 방전시키고,
    상기 비출력 기간 중 상기 제어용 클럭펄스가 비액티브 상태로 유지되는 기 간마다 상기 리세트용 노드를 충전시키는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 스캔용 클럭펄스의 액티브 기간의 길이 및 상기 제어용 클럭펄스의 액티브 기간의 길이가 동일하며;
    상기 스캔용 클럭펄스의 비액티브 기간의 길이 및 상기 제어용 클럭펄스의 비액티브 기간의 길이가 동일하며;
    상기 스캔용 클럭펄스의 비액티브 기간이 액티브 기간보다 더 길고, 상기 제어용 클럭펄스의 비액티브 기간이 액티브 기간보다 더 길며;
    상기 스캔용 클럭펄스가 상기 제어용 클럭펄스의 비액티브 기간내에서 액티브 상태로 유지되며;
    상기 제어용 클럭펄스가 상기 스캔용 클럭펄스의 비액티브 기간내에서 액티브 상태로 유지되며; 그리고,
    상기 커플링 제어부는 비출력 기간 중 상기 제어용 클럭펄스가 액티브 상태에서 비액티브 상태로 천이하는 제 1 시점에 상기 리세트용 노드를 충전시키며, 상기 충전상태를 상기 제어용 클럭펄스가 다시 액티브 상태로 천이하는 제 2 시점까지 유지시키는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 커플링 제거부는,
    상기 세트용 노드에 공급된 신호에 의해 제어되며, 상기 방전용 전원라인과 공통 노드간에 접속된 제 1 스위칭소자;
    충전용 전원라인으로부터의 충전용 전압원에 의해 제어되며, 상기 충전용 전원라인과 상기 공통 노드간에 접속된 제 2 스위칭소자;
    상기 제어용 클럭전송라인으로부터의 제어용 클럭펄스에 의해 제어되며, 상기 공통 노드와 상기 방전용 전원라인간에 접속된 제 3 스위칭소자; 및,
    상기 공통 노드와 상기 리세트용 노드간을 연결하는 연결 라인을 포함함을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 노드 제어부는,
    스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 충전용 전원라인과 상기 세트용 노드간에 접속된 제 4 스위칭소자;
    상기 리세트용 노드에 공급된 신호에 의해 제어되며, 상기 세트용 노드와 방전용 전원라인간에 접속된 제 5 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트용 노드와 방전용 전원라인간에 접속된 제 6 스위칭소자; 및,
    상기 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트용 노드와 상기 방전용 전원라인간에 접속된 제 7 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 풀다운 스위칭소자를 제어하는 제어신호는, 상기 리세트용 노드에 공급된 신호 또는 상기 제어용 클럭펄스인 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 3 항에 있어서,
    상기 커플링 제거부는,
    상기 세트용 노드에 공급된 신호에 의해 제어되며, 상기 방전용 전원라인과 공통 노드간에 접속된 제 1 스위칭소자;
    충전용 전원라인으로부터의 충전용 전압원에 의해 제어되며, 상기 충전용 전원라인과 상기 공통 노드간에 접속된 제 2 스위칭소자;
    상기 제어용 클럭전송라인으로부터의 제어용 클럭펄스에 의해 제어되며, 상기 공통 노드와 상기 방전용 전원라인간에 접속된 제 3 스위칭소자;
    스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 공통 노드와 방전용 전원라인간에 접속된 제 4 스위칭소자; 및,
    상기 공통 노드에 공급된 신호에 의해 제어되며, 상기 충전용 전원라인과 리세트용 노드간에 접속된 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 노드 제어부는,
    스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 충전용 전원라인과 상기 세트용 노드간에 접속된 제 6 스위칭소자;
    상기 리세트용 노드에 공급된 신호에 의해 제어되며, 상기 세트용 노드와 방전용 전원라인간에 접속된 제 7 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트용 노드와 방전용 전원라인간에 접속된 제 8 스위칭소자;
    상기 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트용 노드와 상기 방전용 전원라인간에 접속된 제 9 스위칭소자;
    상기 제어용 클럭전송라인으로부터의 제어용 클럭펄스에 의해 제어되며, 상기 리세트용 노드와 방전용 전원라인간에 접속된 제 10 스위칭소자; 및,
    상기 세트용 노드에 공급된 신호에 의해 제어되며, 상기 리세트용 노드와 상기 방전용 전원라인간에 접속된 제 11 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    상기 풀다운 스위칭소자를 제어하는 제어신호는, 상기 리세트용 노드에 공급된 신호 또는 상기 제어용 클럭펄스인 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 3 항에 있어서,
    상기 커플링 제거부는,
    상기 세트용 노드에 공급된 신호에 의해 제어되며, 방전용 전원라인과 리세트용 노드간에 접속된 제 1 스위칭소자;
    충전용 전원라인으로부터의 충전용 전압원에 의해 제어되며, 상기 충전용 전원라인과 상기 리세트용 노드간에 접속된 제 2 스위칭소자; 및,
    제어용 클럭전송라인으로부터의 제어용 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 리세트용 노드간에 접속된 제 3 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 노드 제어부는,
    스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 충전용 전원라인과 상기 세트용 노드간에 접속된 제 4 스위칭소자;
    상기 리세트용 노드에 공급된 신호에 의해 제어되며, 상기 세트용 노드와 출력단자간에 접속된 제 5 스위칭소자;
    다음단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 세트용 노드와 방전용 전원라인간에 접속된 제 6 스위칭소자; 및,
    상기 스타트 펄스 또는 전단 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 리세트 노드와 방전용 전원라인간에 접속된 제 7 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
  12. 제 11 항에 있어서,
    상기 풀다운 스위칭소자를 제어하는 제어신호는, 상기 리세트용 노드에 공급된 신호 또는 상기 제어용 클럭펄스인 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 3 항에 있어서,
    기수번째 스테이지에 공급되는 스캔용 클럭펄스와 우수번째 스테이지에 공급되는 제어용 클럭펄스가 서로 동일하며; 그리고,
    상기 기수번째 스테이지에 공급되는 제어용 클럭펄스와 상기 우수번째 스테이지에 공급되는 스캔용 클럭펄스가 서로 동일한 것을 특징으로 하는 쉬프트 레지스터.
KR1020060135365A 2006-12-27 2006-12-27 쉬프트 레지스터 KR101351377B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060135365A KR101351377B1 (ko) 2006-12-27 2006-12-27 쉬프트 레지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135365A KR101351377B1 (ko) 2006-12-27 2006-12-27 쉬프트 레지스터

Publications (2)

Publication Number Publication Date
KR20080060824A true KR20080060824A (ko) 2008-07-02
KR101351377B1 KR101351377B1 (ko) 2014-01-23

Family

ID=39813307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135365A KR101351377B1 (ko) 2006-12-27 2006-12-27 쉬프트 레지스터

Country Status (1)

Country Link
KR (1) KR101351377B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110114836A (ko) * 2010-04-14 2011-10-20 엘지디스플레이 주식회사 쉬프트 레지스터
KR101341005B1 (ko) * 2008-12-19 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
KR101407307B1 (ko) * 2008-12-20 2014-06-16 엘지디스플레이 주식회사 쉬프트 레지스터
CN104240657A (zh) * 2013-06-21 2014-12-24 乐金显示有限公司 移位寄存器
WO2015137706A1 (ko) * 2014-03-10 2015-09-17 엘지디스플레이 주식회사 표시장치 및 그 구동방법
WO2015137710A1 (ko) * 2014-03-10 2015-09-17 엘지디스플레이 주식회사 표시장치 및 그 구동방법
CN107134249A (zh) * 2017-07-04 2017-09-05 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路、显示装置
CN107134268A (zh) * 2017-07-03 2017-09-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及驱动方法和液晶显示器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1329307B1 (en) * 2000-09-29 2012-07-11 Nippon Sheet Glass Co., Ltd. Transparent laminate having low emissivity
TWI298478B (en) 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR101107714B1 (ko) * 2005-04-22 2012-01-25 엘지디스플레이 주식회사 쉬프트 레지스터 및 이의 구동방법

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101341005B1 (ko) * 2008-12-19 2013-12-13 엘지디스플레이 주식회사 쉬프트 레지스터
KR101407307B1 (ko) * 2008-12-20 2014-06-16 엘지디스플레이 주식회사 쉬프트 레지스터
KR20110114836A (ko) * 2010-04-14 2011-10-20 엘지디스플레이 주식회사 쉬프트 레지스터
CN104240657A (zh) * 2013-06-21 2014-12-24 乐金显示有限公司 移位寄存器
US10332467B2 (en) 2014-03-10 2019-06-25 Lg Display Co., Ltd. Display device and a method for driving same
WO2015137710A1 (ko) * 2014-03-10 2015-09-17 엘지디스플레이 주식회사 표시장치 및 그 구동방법
CN106104664A (zh) * 2014-03-10 2016-11-09 乐金显示有限公司 显示装置及其驱动方法
CN106104664B (zh) * 2014-03-10 2019-05-03 乐金显示有限公司 显示装置及其驱动方法
WO2015137706A1 (ko) * 2014-03-10 2015-09-17 엘지디스플레이 주식회사 표시장치 및 그 구동방법
US10338727B2 (en) 2014-03-10 2019-07-02 Lg Display Co., Ltd. Display device and method for driving same
CN107134268A (zh) * 2017-07-03 2017-09-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及驱动方法和液晶显示器
WO2019007049A1 (zh) * 2017-07-03 2019-01-10 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及驱动方法和液晶显示器
CN107134268B (zh) * 2017-07-03 2019-04-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及驱动方法和液晶显示器
US11450294B2 (en) 2017-07-03 2022-09-20 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register, gate driving circuit and driving method for the same, and liquid crystal display
CN107134249A (zh) * 2017-07-04 2017-09-05 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路、显示装置
CN107134249B (zh) * 2017-07-04 2020-03-13 京东方科技集团股份有限公司 移位寄存单元及其驱动方法、栅极驱动电路、显示装置

Also Published As

Publication number Publication date
KR101351377B1 (ko) 2014-01-23

Similar Documents

Publication Publication Date Title
KR101296645B1 (ko) 쉬프트 레지스터
US10217427B2 (en) Gate drive unit circuit, gate drive circuit, display device and driving method
JP5473686B2 (ja) 走査線駆動回路
JP4713246B2 (ja) 液晶表示素子
KR101350635B1 (ko) 듀얼 쉬프트 레지스터
KR101385478B1 (ko) 게이트 드라이버
US8559588B2 (en) Shift register
KR101351377B1 (ko) 쉬프트 레지스터
KR101568258B1 (ko) 쉬프트 레지스터
KR101137859B1 (ko) 쉬프트 레지스터
JP2006106394A (ja) 液晶駆動回路および液晶表示装置
KR101296632B1 (ko) 쉬프트 레지스터
KR101182323B1 (ko) 쉬프트 레지스터
KR101201308B1 (ko) 쉬프트 레지스터
KR20090057798A (ko) 쉬프트 레지스터
KR101192760B1 (ko) 쉬프트 레지스터 및 이의 구동방법
KR101166816B1 (ko) 쉬프트 레지스터 및 이의 구동방법
KR101232171B1 (ko) 쉬프트 레지스터
KR101243806B1 (ko) 쉬프트 레지스터
KR101535820B1 (ko) 쉬프트 레지스터
KR101394929B1 (ko) 쉬프트 레지스터
KR20090061527A (ko) 쉬프트 레지스터
KR101351375B1 (ko) 쉬프트 레지스터
KR101319308B1 (ko) 쉬프트 레지스터
KR101327840B1 (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191212

Year of fee payment: 7