CN107134268A - 移位寄存器、栅极驱动电路及驱动方法和液晶显示器 - Google Patents

Abstract

本公开提供一种移位寄存器、栅极驱动电路及其驱动方法以及液晶显示器，其中，移位寄存器包含：上拉子电路，其在经由第一输入端接收到第一输入信号时，将上拉节点的电位设置为工作电位；第一输出子电路，其在上拉节点的电位为工作电位时，根据经由第一时钟信号端所接收到的第一时钟信号，在输出端输出栅极驱动信号；复位子电路，其在经由复位端接收到复位信号时，将上拉节点和输出端的电位设置为复位电位；以及第二输出子电路，其在显示一帧画面期间之外的时间段内，在经由第二输入端接收到第二输入信号时，在输出端输出栅极驱动信号。

Description

移位寄存器、栅极驱动电路及驱动方法和液晶显示器

技术领域

本公开涉及移位寄存器、栅极驱动电路及其驱动方法以及液晶显示器。

背景技术

液晶显示器通过使液晶发生持续性偏转来显示画面。液晶通常具有电容参数，并且液晶的等效电容也被称为液晶电容。另外，通常还会在像素电极和公共电极之间设置存储电容，以帮助保持使液晶发生偏转的电压。液晶根据液晶电容和存储电容中所储存的电荷进行偏转。

在显示不同画面的过程中，液晶电容和存储电容将进行多次的充电和放电。随着显示器件的刷新频率的提高，液晶电容和存储电容的充电和放电也越来越快。相应地，液晶电容和存储电容的充电和放电的时间也随之而变得越来越短。充电和放电的时间不足导致在液晶电容和存储电容中可能存在电荷残留，从而导致残像、抖动以及开关机时闪烁等现象。

发明内容

本公开的一方面提供一种移位寄存器，其包含：上拉子电路，其与所述移位寄存器的第一输入端和上拉节点相连，并且在经由第一输入端接收到第一输入信号时，将上拉节点的电位设置为工作电位；第一输出子电路，其与所述移位寄存器的上拉节点、第一时钟信号端和输出端相连，并且在上拉节点的电位为工作电位时，根据经由第一时钟信号端所接收到的第一时钟信号，在输出端输出第一栅极驱动信号；复位子电路，其与所述移位寄存器的复位端、上拉节点和输出端相连，并且在经由复位端接收到复位信号时，将上拉节点和输出端的电位设置为复位电位；以及第二输出子电路，其与移位寄存器的第二输入端和输出端相连，并且在显示一帧画面期间之外的时间段内，在经由第二输入端接收到第二输入信号时，在输出端输出第二栅极驱动信号。

可选地，第二输出子电路可以包含：第一开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、输出端和工作电位端相连。

可选地，第二输出子电路还可以包含：第二开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、复位电位端和上拉节点相连。

可选地，第二输出子电路还可以包含：第三开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、复位电位端和下拉节点相连。

可选地，上拉子电路可以包含：第四开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第一输入端、第二时钟信号段和上拉节点相连。

可选地，上拉子电路还可以包含：第五开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第一输入端、复位电位端和下拉节点相连。

可选地，第一输出子电路可以包含：第六开关元件，其控制端、第一端和第二端分别与所述移位寄存器的上拉节点、第一时钟信号端和输出端相连；以及电容器，其连接在上拉节点和输出端之间。

可选地，复位子电路可以包含：第七开关元件，其控制端、第一端和第二端分别与所述移位寄存器的复位端、复位电位端和上拉节点相连；以及第八开关元件，其控制端、第一端和第二端分别与所述移位寄存器的下拉节点、复位电位端和输出端相连。

可选地，复位子电路还可以包含：第九开关元件，其控制端、第一端和第二端分别与所述移位寄存器的复位端、工作电位端和下拉节点相连。

可选地，上述任何一个开关元件可以在其控制端的电位为工作电位时导通，使得其第一端和第二端的电位相同或近似相同。

可选地，上述任何一个开关元件可以为晶体管，其中，晶体管的栅极作为开关元件的控制端，晶体管的源极和漏极中的一个作为开关元件的第一端和第二端中的一个，而晶体管的源极和漏极中的另一个作为开关元件的第一端和第二端中的另一个。

可选地，工作电位可以为高电平，而复位电位可以为低电平。

本公开的另一方面提供一种栅极驱动电路，其包含级联在一起的多个如上所述的移位寄存器。

本公开的另一方面提供一种液晶显示器，其包含如上所述的栅极驱动电路。

本公开的另一方面提供一种用于驱动上述栅极驱动电路的方法，其包含：在显示一帧画面期间之外的时间段内，向所述栅极驱动电路中的所有移位寄存器的第二输入端提供第二输入信号，以及所有移位寄存器中的每一个响应于所接收到的第二输入信号，在所述时间段内输出第二栅极驱动信号。

在本公开的移位寄存器中，设置有第二输出子电路，使得该移位寄存器能够单独通过第二输入信号来控制在输出端输出栅极驱动信号。对于由这样的移位寄存器所构成的栅极驱动电路，可以在显示一帧画面期间之外的时间段内，例如在两帧之间的消隐时间段内和/或在开机之前和/或关机之后，向该栅极驱动电路中的所有移位寄存器提供第二输入信号，使得所有移位寄存器在该时间段内输出栅极驱动信号，并使得所有的像素在该时间段内开启。由此，所有移位寄存器的像素电容和存储电容能够在该时间段内充分地放电，从而能够有效地避免残像、抖动以及开关机时闪烁等现象的出现。

附图说明

图1示出根据本公开实施例的液晶显示器和栅极驱动电路的示例配置。

图2示出根据本公开实施例的移位寄存器的框图。

图3示出根据本公开实施例的移位寄存器的电路的示例。

图4示出根据本公开实施例的移位寄存器的工作时序的示例。

图5示出根据本公开实施例的栅极驱动电路的在显示一帧画面期间之外的时间段内的驱动方法的流程图。

图6示出根据本公开实施例的栅极驱动电路的驱动方法的流程图。

具体实施方式

图1示出根据本公开的实施例的液晶显示器10的配置的示例。在如图1所示的液晶显示器10中，数据信号提供电路120接收图像信号150，并经由相应的数据线，将数据信号Data[1]、Data[2]、……、Data[j](j为正整数)……分别提供给布置在显示区域100中的每列上的多个像素。栅极驱动电路140连接到时序列控制电路130以接收所需的时钟信号以及诸如帧起始信号STV和控制信号XON等信号，并且经由相应的扫描线，将栅极驱动信号Scan[1]、Scan[2]、……、Scan[i]……分别提供给布置在显示区域100中的每行上的多个像素。

如图1所示，栅极驱动电路140包含级联在一起的多个移位寄存器SR[1]、SR[2]、……、SR[i](i为正整数)……。级联在第一级的移位寄存器SR[1]的第一输入端IN1接收例如来自时序控制电路130的帧起始信号STV。第一级以外的各级移位寄存器SR[i]的第一输入端IN1接收来自级联在其前一级的移位寄存器SR[i-1](未示出)的输出端OUT的栅极驱动信号Scan[i-1](未示出)，作为其第一输入信号。最后一级以外的各级移位寄存器SR[i]的复位端RESET接收来自级联在其下一级的移位寄存器SR[i+1](未示出)的输出端OUT的栅极驱动信号Scan[i+1](未示出)，作为其复位信号。在图1所示的栅极驱动电路140中，级联在第二级的移位寄存器SR[2]的输入端IN1接收来自级联在第一级的移位寄存器SR[1]的输出端OUTPUT的栅极驱动信号Scan[1]，作为其第一输入信号；并且接收来自级联在第三级的移位寄存器SR[3]的输出端OUTPUT的栅极驱动信号Scan[3]，作为其复位信号。对于栅极驱动电路140中的每个移位寄存器SR[i]，其第二输入端IN2接收例如来自时序控制电路130的控制信号XON，作为其第二输入信号；并且第一时钟信号端CLK1从与时序控制电路130相连的相应的时钟信号线接收相应的第一时钟信号。

在一个示例中，可以分别针对栅极驱动电路140中的移位寄存器的第一时钟信号端CLK1提供两种第一时钟信号，其中，针对级联在第i级的移位寄存器SR[i]的第一时钟信号端CLK1提供第一种第一时钟信号，针对级联在第i+1级的移位寄存器SR[i+1](未示出)的第一时钟信号端CLK1提供第二种第一时钟信号，例如，这两种第一时钟信的相位可以彼此相反。在另外的示例中，也可以根据需要，分别针对栅极驱动电路140中的移位寄存器的第一时钟信号端CLK1提供更多种的第一时钟信号。例如，在提供三种第一时钟信号的情况下，可以使分别提供给移位寄存器SR[i]、移位寄存器SR[i+1]和移位寄存器SR[i+3]的三个第一时钟信号依次向后延迟半个时钟周期。类似地，可以分别针对栅极驱动电路140中的移位寄存器的第一时钟信号端CLK1提供更多种的第一时钟信号。

然而，图1所示的栅极驱动电路140仅仅是一个示例。在其他的实施例中，栅极驱动电路140中所包含的移位寄存器可以采用其他的级联方式。例如，在一个示例中，移位寄存器SR[1]和SR[2]的第一输入端可以均接收帧起始信号STV，并且使移位寄存器SR[1]和SR[2]之外的移位寄存器SR[2i+1]和SR[2i+2]的第一输入端IN1分别连接到移位寄存器SR[2i-1]和SR[2i]的输出端OUT，然后使移位寄存器SR[2i+1]和SR[2i+2]的输出端OUT分别连接到移位寄存器SR[2i-1]和SR[2i]的复位端RESET。这样的级联方式相当于在栅极驱动电路140中包含两组分别级联在一起的移位寄存器。在该示例中，例如，时序控制电路130可以被配置为向栅极驱动电路140提供四种第一时钟信号，其中，第一和第二种第一时钟信号提供给移位寄存器SR[2i-1]，第三和第四种第一时钟信号提供给移位寄存器SR[2i]，并且可以使这四种第一时钟信号依次向后延迟半个时钟周期。类似地，在其他的实施例中，例如，可以采用更多组的移位寄存器，并且例如可以根据所设置的移位寄存器的组数来确定需要提供多少种第一时钟信号。

如图1所示，在显示区域100中，用于提供栅极驱动信号Scan[i]的扫描线在行方向上延伸，用于提供数据信号Data[j]的数据线在列方向上延伸。扫描线与数据线之间可以是电绝缘的。像素P[i,j]与相交的第i行的扫描线和第j行的数据线相关联的设置。由此，在图1所示的示例中，显示区域100中的像素P[i,j]以矩阵的形式布置，其中，第i行的像素接收来自第i行扫描线的栅极驱动信号Scan[i]，并且第j列的像素接收来自第j列数据线的数据信号Data[j]。

显示区域100中的每个像素P[i,j]的等效电路包括开关元件101、液晶电容102和存储电容103。开关元件101的控制端连接到第i行扫描线，其第一端连接到第j列数据线，其第二端连接到像素P[i,j]中的液晶电容102的第一端(像素电极)和存储电容103的第一端。开关元件101可以为诸如薄膜晶体管、MOS晶体管等带有控制端的各种元件。进一步地，例如可以根据所选择的开关元件101的类型来确定栅极驱动信号Scan[i]的有效电平是高电平还是低电平。液晶电容102的第二端(公共电极)和存储电容103的第二端连接到提供公共电压的线路Lcom。例如，开关元件101可以在其控制端接收到栅极驱动信号Scan[i]时导通，从而将数据信号Data[i]提供到液晶电容102的第一端(像素电极)和存储电容103的第一端。

显示区域100中的像素也可以采用其他布置方式，并且显示区域100中的像素也可能具有其他形式的等效电路结构。例如，在一个示例中，存储电容103的第二端可以直接接地。本公开不局限于图1所示的像素的布置方式和等效电路结构。

对于如图1所示的液晶显示器10，在一帧画面的显示期间内，栅极驱动电路140中级联在第一级的移位寄存器SR[1]可以首先经由其第一输入端IN1接收帧起始信号STV。然后，栅极驱动电路140中的所有移位寄存器SR[i]可以在由时序控制电路130所提供的第一时钟信号的控制下，逐级地向第i行扫描线输出栅极驱动信号Scan[i]。数据信号提供电路120可以在时序控制电路130的控制下，根据所接收的图像信号150，将数据信号Data[j]分别提供给显示区域100中的每列的像素P[i,j]。第i行的像素P[i,j]中的开关元件101在接收到来自第i行扫描线的栅极驱动信号Scan[i]时导通，从而将数据信号Data[j]提供给像素P[i,j]中的液晶电容102和存储电容103的第一端，使得液晶电容102和存储电容103相应地充电或放电。液晶根据在像素电极和公共电极之间所形成的电场的作用下发生偏转，并且在液晶电容102和存储电容103中所存储的电荷的作用下维持偏转后的状态，从而实现相应的显示功能。

在显示一帧画面期间之外的时间段内，例如在两帧画面之间(例如在两帧之间的消隐期间内)和/或在开机之前和/或关机之后，时序控制电路130可以向栅极驱动电路140中的所有移位寄存器SR[i]的第二输入端IN2提供控制信号XON，使得栅极驱动电路140中的所有移位寄存器SR[i]在此期间输出栅极驱动信号Scan[i]，从而开启显示区域100中的所有像素P[i,j]。在此期间，数据信号提供电路120可以在时序控制电路130的控制下向数据线提供数据信号Data’[i](图1中未示出)。在一个示例中，可以使数据信号Data’[i]具有与提供给P[i,j]的公共电极的电压(例如，经由图1中的线路Lcom提供)相同的电压。由此，可以使显示区域中的所有像素P[i,j]的像素电极和公共电极具有相同的电压，从而使显示区域中的所有像素P[i,j]中的像素电容102和存储电容103能够该时间段内充分地放电。根据需要，可以使栅极驱动电路140中的所有移位寄存器SR[i]在该时间段内同时地或者不同时地提供栅极驱动信号Scan[i]。

为了描述上的方便，在下文中，选择高电平作为工作电位或有效电平，选择低电平作为复位电位或无效电平，并且相应地将以下的描述中所涉及各个开关元件选择为在其控制端接收到高电平时导通、并使得其第一端和第二端的电位相同或近似相同的开关元件；并且假设栅极驱动电路140中的所有移位寄存器SR[i]具有相同的电路结构。然而，本公开不局限于这样的示例和假设，例如，可以选择低电平作为工作电位或有效电平，栅极驱动电路140中的所有移位寄存器SR[i]可以具有不同的电路结构，等等。

图2示出根据本公开的实施例的栅极驱动电路中的移位寄存器SR[i]的框图200。如图2所示，根据本公开的实施例的移位寄存器SR[i]可以包含上拉子电路201、第一输出子电路202、复位子电路203和第二输出子电路204。

上拉子电路201与移位寄存器SR[i]的第一输入端IN1和上拉节点PU相连。上拉子电路201在经由第一输入端IN1接收到输入信号(即第一输入信号)时，将上拉节点PU的电位设置为高电平。

在一个示例中，上拉子电路201可以包含开关元件。例如，可以将该开关元件的控制端与第一端连接在一起，作为移位寄存器SR[i]的第一输入端IN1或者一起连接到移位寄存器SR[i]的第一输入端IN1，并且将该开关元件的第二端连接到上拉节点PU。也可以将该开关元件的控制端作为移位寄存器SR[i]的第一输入端IN1或者连接到移位寄存器SR[i]的第一输入端IN1，将该开关元件的第一端的电位设置为高电平(例如，可以连接到移位寄存器SR[i]的工作电位端，以使其电位总是处于高电平)，并且将该开关元件的第二端连接到上拉节点PU。也可以将该开关元件的控制端作为移位寄存器SR[i]的第一输入端IN1或者连接到移位寄存器SR[i]的第一输入端IN1，将该开关元件的第一端连接到移位寄存器SR[i]的第二时钟信号端，将该开关元件的第二端连接到上拉节点PU，并且使得在该开关元件的控制端经由第一输入端IN1接收到第一输入信号时，该开关元件的第一端经由第二时钟信号端接收到处于高电平的时钟信号或控制信号。在其他的示例中，上拉子电路201还可以采用更复杂的电路结构或其他电路结构。本公开不局限于上拉子电路201的实现方式。在下文中，将结合图3来描述上拉子电路201的一个示例。

第一输出子电路202与移位寄存器SR[i]的上拉节点PU、第一时钟信号端CLK1和输出端OUT相连。在上拉节点PU的电位由于上拉子电路201经由第一输入端IN1接收到第一输入信号而成为高电平时，在第一时钟信号端CLK1处不提供第一时钟信号，或者经由第一时钟信号端CLK1所接收到的第一时钟信号的电位为低电平。此时，第一输出子电路202响应于上拉节点PU的电位成为高电平，锁存第一输入信号并且维持上拉节点PU的电位处于高电平，但是不在输出端OUT处输出栅极驱动信号Scan[i]。接下来，第一输出子电路202经由第一时钟信号端CLK1接收到第一时钟信号，并且响应于所接收到的第一时钟信号，在输出端OUT输出栅极驱动信号Scan[i]。

在一个示例中，第一输出子电路202可以包含开关元件和电容器。例如，可以将该电容器的一端与该开关元件的控制端相连，并与上拉节点PU相连；将该开关元件的第一端与移位寄存器SR[i]的第一时钟信号端CLK1相连，或者作为用作移位寄存器SR[i]的第一时钟信号端CLK1；并且将该电容器的另一端和该开关元件的第二端相连，并与移位寄存器SR[i]的输出端OUT相连或者用作移位寄存器SR[i]的输出端OUT。当上拉子电路201经由第一输入端IN1接收到第一输入信号时，在第一时钟信号端CLK1处不提供第一时钟信号，或者经由第一时钟信号端CLK1所接收到的第一时钟信号的电位为低电平。此时，上拉节点PU的电位由于上拉子电路201经由第一输入端IN1接收到第一输入信号而成为高电平。第一输出子电路202中的电容器响应于上拉节点PU的电位成为高电平而开始充电，从而实现锁存第一输入信号。第一输出子电路202中的开关元件由于上拉节点PU的电位成为高电平而导通。此时，开关元件的与第一时钟信号端CLK相连的第一端的电位为低电平，因此与输出端OUT相连的第二端的电位也为低电平，即，在输出端OUT处无栅极驱动信号Scan[i]输出。然后，电容器通过自举作用，使上拉节点PU的电位维持在高电平，并且使第一输出子电路202中的开关元件也保持在导通状态。随后，当经由第一时钟信号端CLK1接收到第一时钟信号时，开关元件的与输出端OUT相连的第二端的电位成为高电平，从而在输出端OUT输出栅极驱动信号Scan[i]。第一输出子电路202还可以采用更复杂的电路结构或者采用其他电路结构，来完成上述功能。本公开不局限于第一输出子电路202的实现方式。在下文中，将结合图3来描述第一输出子电路202的一个示例。

复位子电路203可以包含第一复位子电路2031和第二复位子电路2032，其中，第一复位子电路2031与移位寄存器SR[i]的复位端RESET和上拉节点PU相连，第二复位子电路2032与移位寄存器SR[i]的复位端RESET和输出端OUT相连。在经由复位端RESET接收到复位信号时，第一复位子电路2031和第二复位子电路2032工作，并分别将上拉节点PU和输出端OUT的电位设置为低电平。

在一个示例中，第一复位子电路2031和第二复位子电路2032分别可以包含开关元件。例如，可以将第一复位子电路2031中的开关元件的控制端与第二复位子电路2032中的开关元件的控制端连接到一起，作为移位寄存器SR[i]的复位端RESET或者连接到移位寄存器SR[i]的复位端RESET；将第一复位子电路2031中的开关元件的第一端和第二复位子电路2032中的开关元件的第一端的电位设置为低电平(例如，可以连接到移位寄存器SR[i]的复位电位端，以使它们的电位总是处于低电平)；并且将第一复位子电路2031中的开关元件的第二端和第二复位子电路2032中的开关元件的第二端分别连接到上拉节点PU和输出端OUT。由此，当经由复位端RESET接收到复位信号时，第一复位子电路2031和第二复位子电路2032的两个开关元件导通，使得上拉节点PU和输出端OUT的电位成为低电平。可以在第一时钟信号之后提供复位信号，使得移位寄存器SR[i]能够在输出栅极驱动信号Scan[i]之后，响应于所接收到的复位信号，使其上拉节点PU和输出端OUT的电位能够复位。

复位子电路203也可以具有其他变型。例如，复位子电路203中可以包含下拉节点PD，并且可以将第二复位子电路2032中的开关元件的控制端、第一端和第二端分别连接到移位寄存器SR[i]的输出端OUTPUT、下拉节点PD和复位电位端。在一个示例中，复位子电路203中可以例如在复位端RESET与下拉节点PD之间设置另外的元件(图2中未示出)，以在移位寄存器SR[i]接收到复位信号时，协助控制该下拉节点PD的电位处于高电平。在另外的示例中，复位子电路203也可以仅包含第一复位子电路2031和第二复位子电路2032中的一个，从而仅对上拉节点PU和输出端OUT中的一个进行复位。本公开不局限于复位子电路203的实现方式。在下文中，将结合图3来描述复位子电路203的一个示例。

在一个示例中，如图2中的上拉子电路201与第二复位子电路2032之间的虚线所示，可以将上拉子电路201与第二复位子电路2032连接在一起(在下拉节点PD处)。由此，上拉子电路201可以在接收到第一输入信号时控制下拉节点PD的电位，从而根据需要，允许或禁止第二复位子电路2032进行工作。例如，在一个示例中，上拉子电路201可以在接收到第一输入信号时，将下拉节点PD的电位设置为高电平，从而使第二复位子电路2032工作，以确保在上拉子电路201能够在接收到第一输入信号时在输出端OUT处无栅极驱动信号Scan[i]输出。在另外的示例中，例如，出于一些设计和/或功能方面的考虑，也可以将上拉子电路201配置为在接收到第一输入信号时将下拉节点PD的电位设置为低电平，从而禁止第二复位子电路2032工作，以避免第二复位子电路2032或复位子电路203在移位寄存器SR[i]接收到第一输入信号时可能对输出端OUT造成影响，在下文中，将结合图3来描述这种配置方式的一个示例。

如图2所示，在根据本公开的实施例的移位寄存器SR[i]还设置有第二输入端IN2，并且还包含第二输出子电路204。第二输出子电路204与移位寄存器SR[i]的第二输入端IN2和输出端OUT相连，并且在经由第二输入端IN2接收到第二输入信号时，在输出端OUT输出栅极驱动信号Scan[i]。在一个示例中，第二输出子电路204响应于经第二输入端IN2接收到第二输入信号，立即在输出端OUT输出栅极驱动信号Scan[i]。

在一个示例中，第二输出子电路204可以包含开关元件，该开关元件的控制端可以与移位寄存器SR[i]的第二输入端IN2相连或者作为移位寄存器SR[i]的第二输入端IN2，其第一端可以与移位寄存器SR[i]的输出端OUT相连，其第二端的电位可以设置为保持在高电平(例如，连接到移位寄存器SR[i]的工作电位端)。由此，该开关元件的控制端接收到第二输入信号时导通，并且使输出端OUT的电位成为高电平，从而在输出端OUT输出栅极驱动信号Scan[i]。

在另一个示例中，在第二输出子电路204中，还可以针对移位寄存器SR[i]的上拉节点PU设置相应的开关元件。例如，可以将该开关元件的控制端和第一端分别与移位寄存器SR[i]的第二输入端IN2、上拉节点PU相连，并且将该开关元件的第二端的电位设置为保持在低电平(例如，连接到移位寄存器SR[i]的复位电位端)。这样，当经由第二输入端IN2接收到第二输入信号时，第二输出子电路204可以强制使移位寄存器SR[i]中的上拉节点PU的电位成为低电平，从而确保以上拉节点的电位处于高电平为工作条件的子电路和/或元件(例如，图2中的第一输出子电路202)不工作，以避免这些子电路和/或元件可能由于工作而对输出端OUT的电位带来影响。

在另一个示例中，在第二输出子电路204中，在复位子电路203中包含下拉节点PD的情况下，如图2中的第二输出子电路204与下拉节点PD之间的虚线所示，可以针对下拉节点PD设置相应的开关元件。可以将该开关元件的控制端和第一端分别与移位寄存器SR[i]的第二输入端IN2、下拉节点PD相连，并且将该开关元件的第二端的电位设置为保持在低电平(例如，连接到移位寄存器SR[i]的复位电位端)。这样，当经由第二输入端IN2接收到第二输入信号时，第二输出子电路204可以强制使移位寄存器SR[i]中的下拉节点PD的电位成为低电平，从而确保以下拉节点PD的电位处于高电平为工作条件的子电路和/或元件(例如，图2中的第二复位子电路2031)不工作，以避免这些子电路和/或元件可能由于工作而对输出端OUT的电位带来影响。

第二输出子电路204还可以另外的元件或者采用其他电路结构，以完成相应的功能。在下文中，将结合图3来描述第二输出子电路204的一个示例。

图3示出根据本公开的实施例的移位寄存器的示例性电路300。为了描述上的方便，假设电路300中的所有的开关元件为具有相同沟道类型的薄膜晶体管(下文中的简称晶体管)，并且对于每个晶体管，其栅极相当于开关元件的控制端，其源极和漏极中的一个相当于开关元件的第一端和第二端中的一个，其源极和漏极中的另一个相当于开关元件的第一端和第二端中的另一个，并且该晶体管在其栅极的电位为高电平时导通、低电平时截止。然而，根据本公开的实施例的移位寄存器的电路结构以及所采用的元件的类型不局限于图3所示的示例，而是可以具有其他变型。例如，开关元件也可以采用诸如MOS晶体管这样的带有控制端的各种开关元件，各个子电路也可以采用不同于图3所示的结构的其他结构。

在图3中，上拉子电路201包含晶体管T1，其栅极、源极和漏极分别连接到移位寄存器300的第一输入端IN1、时钟信号端CLK2和上拉节点PU。第一输出子电路202包含晶体管T2和电容器C，其中，晶体管T2的栅极、源极和漏极分别连接到移位寄存器300的上拉节点PU、第一时钟信号端CLK1和输出端OUT，电容器C连接在上拉节点PU和输出端OUT之间。复位子电路203中的第一复位子电路2031包含晶体管T3，其栅极、源极和漏极分别连接到移位寄存器300的复位端RESET、上拉节点PU和复位电位端VGL。复位子电路203中的第二复位子电路2032包含晶体管T4，其栅极、源极和漏极分别连接到移位寄存器300的下拉节点PD、输出端OUT和复位电位端VGL。另外，在图3所示的移位寄存器300中，上拉子电路201还包含晶体管T6，其栅极、源极和漏极分别连接到移位寄存器300的第一输入端IN1、复位电位端VGL和下拉节点PD。复位子电路203中的第二复位子电路2032还包含晶体管T5，其栅极、源极和漏极分别连接到移位寄存器300的复位端RESET、工作电位端VGH和下拉节点PD。

如图3所示，移位寄存器300的第二输出子电路204包含晶体管T7，其栅极、源极和漏极分别连接到移位寄存器300的第二输入端IN2、输出端OUT和工作电位端VGH。另外，在图3所示的第二输出子电路204中，针对上拉节点PU还设置有晶体管T8，其栅极、源极和漏极分别连接到移位寄存器300的第二输入端IN2、上拉节点PU和复位电位端VGL。另外，在图3所示的第二输出子电路204中，针对下拉节点PD还设置有晶体管T9，其栅极、源极和漏极分别连接到移位寄存器300的第二输入端IN2、下拉节点PD和复位电位端VGL。

在本文中，所提及的元件的“第一端”和“第二端”是可以互换的，使用术语“第一端”和“第二端”仅仅是出于描述方便的目的，而不是用于限定的目的。另外，所使用的“第一”、“第二”等修饰语用于区分不同的子电路/元件/项目，而不用于限定所提及的子电路/元件/项目的次序、优先级别等。

下面参照图1、图3和图4来描述根据本公开的实施例的移位寄存器的工作时序。在该示例中，图1的栅极驱动电路140中的移位寄存器采用图3所示的示例性电路结构。图4示出图1的栅极驱动电路140中的移位寄存器SR[i]在一帧(Frame[m]或Frame[m+1]，其中，m为正整数)的显示期间内的工作时序，并且还示出栅极驱动电路140中任意三个移位寄存器SR[i-1]、SR[i]和SR[i+1]在相继的两帧(Frame[m]和Frame[m+1])之间的消隐时间段内的工作时序。

如图4所示，当栅极驱动电路140中级联在第一级的移位寄存器SR[1]经由其第一输入端IN1接收到帧Frame[m]或Frame[m+1]的帧起始信号STV时，开始一帧画面(Frame[m]或Frame[m+1])的显示。

在一帧的显示期间内，对于栅极驱动电路140中级联在第i级的移位寄存器SR[i]，其工作过程可以大致包含四个阶段：输入阶段、输出阶段、复位阶段、保持阶段。

如图1、图3和图4所示，移位寄存器SR[i]经由其第一输入端IN1接收由级联在其前一级的移位寄存器SR[i-1]所输出的栅极驱动信号Scan[i-1](如果i＝1，则替代地，接收帧起始信号STV)，作为其第一输入信号IN[i]，同时经由其第二时钟信号端CLK2接收到第二时钟信号CLK2[i]，由此进入输入阶段。

响应于所接收到的第一输入信号IN[i]和第二时钟信号CLK2[i]，移位寄存器SR[i]的上拉子电路201中的晶体管T1导通，使得移位寄存器SR[i]中的上拉节点PU的电位PU[i]成为高电平。移位寄存器SR[i]的第一输出子电路202由于上拉节点PU的电位成为高电平而开始工作，其中的晶体管T2导通并且电容器C开始充电。然而，如图4所示，第一输出子电路202在此时经由第一时钟信号端CLK1未接收到第一时钟信号CLK1[i]，或者说，晶体管T2与第一时钟信号端CLK1相连的一端的电位在此时为低电平，因此，晶体管T2与输出端OUT相连的一端的电位在此时也为低电平。相应地，此时，在移位寄存器SR[i]的输出端OUT无栅极驱动信号Scan[i]输出。

另外，如图3所示，在输入阶段，上拉子电路201中的晶体管T6也由于接收到第一输入信号IN[i]而导通，使得移位寄存器SR[i]中的下拉节点PD的电位PD[i]处于低电平，因此移位寄存器SR[i]的第一复位子电路2032中的晶体管T4截止。另外，此时移位寄存器SR[i]的复位子电路203中的晶体管T3和T5由于未经由移位寄存器SR[i]的复位端RESET接收到复位信号RESET[i](即，由栅极驱动电路140中级联在移位寄存器SR[i]的下一级的移位寄存器SR[i+1]所输出的栅极驱动信号Scan[i+1])，而仍处于截止状态；并且第二输出子电路204中的晶体管T7至T8也由于未经由移位寄存器SR[i]的第二输入端IN2接收到第二输入信号XON，而均处于截止状态，从而可以避免对图1中的液晶显示器10的显示产生影像。

如图4所示，在输入阶段，Scan[i-1]/IN1[i]和CLK2[i]为高电平，PU[i]为高电平，而Scan[i]和PD[i]仍为低电平。

然后，移位寄存器SR[i]中的上拉节点PU的电位PU[i]通过第一输出子电路202中的电容器C的自举作用而维持在高电平(甚至可能被进一步被拉高)，并且第一输出子电路202中的晶体管T2也因此而仍然保持在开启状态。在此状态下，在接收到第一时钟信号CLK1[i]时，移位寄存器SR[i]进入输出阶段。

在输出阶段，晶体管T2与移位寄存器SR[i]的输出端OUT相连的一端的电位也成为高电平，从而输出栅极驱动信号Scan[i]。在输出阶段，移位寄存器SR[i]的上拉子电路201、复位子电路203和第二输出子电路204中的晶体管均处于截止状态，从而确保栅极驱动信号Scan[i]正常输出。

如图4所示，在输出阶段，CLK2[1]成为高电平，PU[i]继续保持为高电平，并且Scan[i]成为高电平，而其他信号处于低电平。

接下来，当移位寄存器SR[i]经由复位端RESET接收到复位信号RESET[i]时，即，在接收到由栅极驱动电路140中级联在移位寄存器SR[i]的下一级的移位寄存器SR[i+1]所输出的栅极驱动信号Scan[i+1]时，移位寄存器SR[i]的复位子电路203开始工作，相应地进入复位阶段。第一复位子电路2031中的晶体管T3导通，使得上拉节点PU的电位PU[i]成为低电平，从而实现对上拉节点PU的电位的复位。同时，第二复位子电路2032中的晶体管T5也导通，使得下拉节点PD的电位PD[i]成为高电平，并进一步地使得第二复位子电路2032中的晶体管T4导通，从而使输出端OUT的电位Scan[i]成为低电平，由此实现对输出端OUT的电位的复位。

在复位阶段，移位寄存器SR[i]的上拉子电路201、第一输出子电路202和第二输出子电路204中的晶体管均处于截止状态，从而确保复位功能的实现。

如图4所示，在复位阶段，Scan[i+1]/RESET[i]和PD[i]成为高电平，而Scan[i]和PU[i]成为低电平。

随后，在移位寄存器SR[i]中，上拉节点PU的电位PU[i]保持在低电平，而下拉节点PD的电位PD[i]保持在高电平，使得第一输出子电路202中的晶体管T2保持在截止状态，而第二复位子电路2032中的晶体管T4保持在开启状态，并因此使得输出端OUT的电位Scan[i]保持在低电平状态，直至接收到下一帧Frame[m+1]的帧起始信号STV为止。该阶段可以被称为保持阶段。

当接收到下一帧Frame[m+1]的帧起始信号STV时，移位寄存器SR[i]将重复上述四个阶段。

按照上述过程，栅极驱动信号140中的每个移位寄存器SR[i]按照级联的顺序，依次向扫描线提供栅极驱动信号Scan[i]，使得液晶显示装置10中的显示区域100中的所有像素逐行的开启，从而根据经由数据信号提供电路120所提供的数据信号Data[i]实现显示功能。

在显示一帧画面期间之外的时间段内，例如，在图4所示的示例中的相继的两个帧Frame[m]和Frame[m+1]之间的消隐时间段内，向栅极驱动电路140中的每个移位寄存器的第二输入端IN2提供控制信号XON，作为该移位寄存器的第二输入信号。对于移位寄存器SR[i]，如图3和图4所示，当其接收到第二输入信号IN2[i]时，第二输出子电路204中的晶体管T7至T9均导通。晶体管T7的导通使得输出端OUT的电位Scan[i]成为高电平，从而实现移位寄存器SR[i]在该时间段内输出栅极驱动信号Scan[i]。而晶体管T8和T9是导通，使得上拉节点PU的电位PU[i]和下拉节点PD的电位PD[i]成为低电平，从而使第一输出子电路202和复位子电路203中那些需要在PU[i]或PD[i]为高电平才能够工作的那些晶体管均截止，由此避免这些晶体管或子电路在该时间段内对输出端OUT的影响。移位寄存器SR[i-1]和移位寄存器SR[i+1]在该时间段内的工作过程与移位寄存器SR[i]相似。如图4所示，在该时间段内，Scan[i-1]、Scan[i]和Scan[i+1]由于XON成为高电平而均成为高电平，同时PD[i]和PU[i](以及分别与移位寄存器SR[i-1]、SR[i+1]相对应的PD[i-1]和PU[i-1]、PD[i+1]和PU[i+1]，图4中未示出)为低电平。

由此，在显示一帧画面期间之外的时间段内，图1所示的栅极驱动信号140中的所有移位寄存器均向相应的扫描线输出栅极驱动信号，使得显示区域100中的所有像素同时或几乎同时地开启。在此期间，数据信号提供电路120可以在时序控制电路130的控制下向数据线提供数据信号Data’[i](图1中未示出)。在一个示例中，可以使数据信号Data’[i]具有与提供给P[i,j]的公共电极的电压(例如，经由图1中的线路Lcom提供)相同的电压。由此，可以使显示区域中的所有像素P[i,j]的像素电极和公共电极具有相同的电压，从而使显示区域中的所有像素P[i,j]中的像素电容102和存储电容103能够该时间段内充分地放电。

控制信号XON的脉冲宽度和/或幅度可以根据栅极驱动电路140中的移位寄存器的数量来确定，以确保使栅极驱动电路140中的所有移位寄存器中的每一个的第二输出子电路能够在经由其第二输入端IN2接收到控制信号XON时正常工作。

在一个示例中，也可以对栅极驱动电路140中的移位寄存器进行分组，然后针对每组移位寄存器分别提供相应的第二输入信号或控制信号XON。在这样的情况下，可以在时序控制电路130的控制下，同时或几乎同时地向每组移位寄存器提供相应的第二输入信号或控制信号XON；也可以在显示一帧画面期间之外的时间段内异步地向每组移位寄存器提供相应的第二输入信号或控制信号XON，只要使得所有的移位寄存器均能够在该时间段内输出栅极驱动信号即可。

在另外的示例中，可以在显示一帧画面期间之外的任何时间段内，例如在开机之前或关机之后，向栅极驱动电路140中的移位寄存器提供第二输入信号XON。

图5示出根据本公开实施例的栅极驱动电路在显示一帧画面期间之外的时间段内的驱动方法的流程图，其中，栅极驱动电路包含多个级联在一起的多个移位寄存器，每个移位寄存器设置有第二输入端IN2，并且包含参照图2和图3所描述的第二输出子电路204。

如图5所示的方法开始于步骤500，此时为显示一帧画面的期间之外的某个时间段，例如，如前文所述的两帧之间的消隐期间或者在开机之前或关机之后。在步骤510，向栅极驱动电路中的所有移位寄存器的第二输入端IN2提供第二输入信号或者控制信号XON。在步骤515，所有移位寄存器中的每一个响应于在第二输入端IN2接收到第二输入信号，在该寄存器的输出端OUT输出栅极驱动信号。

图6示出用于驱动根据本公开的栅极驱动电路的示例性方法的流程图，包括栅极驱动电路在显示一帧画面期间内的驱动过程以及栅极驱动电路在显示一帧画面期间之外的时间段内的驱动过程。在本文中，栅极驱动电路(或栅极驱动电路中的每个移位寄存器)在显示一帧画面期间内输出的栅极驱动信号也被称为第一栅极驱动信号，栅极驱动电路(或栅极驱动电路中的每个移位寄存器)在显示一帧画面期间之外的时间段内输出的栅极驱动信号也被称为第二栅极驱动信号。如前文所述，所使用的“第一”、“第二”等修饰语仅仅用于区分在不同时间段内输出的栅极驱动信号。在不会引起混淆的情况下，在本文中也可能不做这样的区分。例如，第一栅极驱动信号和第二栅极驱动信号可以均为高电平，从而确保在向相应的扫描线输出第一或第二栅极驱动信号时，通过该扫描线控制的像素能够正常开启。

如图6所示方法开始于步骤600。在步骤601中，检查是否有新的帧起始信号STV提供给栅极驱动电路。如果是，则方法继续到步骤605，将该STV信号提供给栅极驱动电路中级联在第一级处的移位寄存器SR[1]的第一输入端IN1，并且进入到针对一帧画面的显示处理过程。在一帧画面的显示处理过程中，通过步骤610与635之间的步骤，针对栅极驱动电路中的每个移位寄存器SR[i]进行处理。

对于每个移位寄存器SR[i]，在步骤615和620，该移位寄存器SR[i]经由其第一输入端IN1接收到第一输入信号(例如，帧起始信号，或者例如来自级联在该移位寄存器SR[i]的前一级的移位寄存器SR[i-1]的栅极驱动信号Scan[i-1])，并进入到输入阶段中。在输入阶段中，该移位寄存器SR[i]不输出栅极驱动信号Scan[i]，而是将所接收到的第一输入信号锁存起来。随后，在步骤625，向该移位寄存器SR[i]的第一时钟信号端CLK1提供第一时钟信号。移位寄存器SR[i]响应于所接收到的第一时钟信号，根据先前锁存的第一输入信号，在其输出端OUT输出栅极驱动信号Scan[i]。步骤625可以对应于移位寄存器SR[i]的输出阶段。另外，在输出阶段中，由移位寄存器SR[i]所输出的栅极驱动信号Scan[i]还被提供给例如级联在该移位寄存器SR[i]的下一级的移位寄存器SR[i+1]的第一输入端IN1，以作为移位寄存器SR[i+1]的第一输入信号。随后，在步骤630，将移位寄存器SR[i+1]所输出的栅极驱动信号Scan[i+1]提供给移位寄存器SR[i]的复位端RESET。响应于在复位端RESET接收到复位信号，移位寄存器SR[i]进入复位阶段，并将输出端OUT的电位复位成低电平。栅极驱动电路中的每个移位寄存器SR[i]重复步骤610与635之间的步骤，以逐级地向对应的扫描线提供栅极驱动信号Scan[i]。

当所有的移位寄存器均完成栅极驱动信号的输出之后，例如在消隐时间段内，方法可以进入到步骤645。在步骤645，向栅极驱动电路中的所有移位寄存器的第二输入端提供第二输入信号或控制信号XON。在步骤650，栅极驱动电路中的移位寄存器的每一个响应于经由其第二输入端IN2接收到第二输入信号或控制信号XON，激活其内部的第二输出子电路，从而在该时间段内输出栅极驱动信号。然后，方法可以返到开始步骤600，并在步骤601等待新的帧始信号STV。

如果步骤601中确定没有新的帧起始信号STV提供给栅极驱动电路，则方法可以继续到步骤640，以判断当前是否处于显示一帧画面的期间之外的某个时间段内。如果否，则意味着栅极驱动电路针对一帧画面的处理尚示完成，因此进入到步骤610。如果是，则可以直接继续到步骤645，以向栅极驱动电路中的所有移位寄存器的第二输入端提供第二输入信号或控制信号XON。

由此，栅极驱动信号中的所有移位寄存器可以在显示一帧画面期间之外的时间段内，向相应的扫描线输出栅极驱动信号，使得液晶显示器的显示区域中的所有像素同时或几乎同时地开启。在此期间，可以向数据线提供数据信号，例如，可以使所提供数据信号具有与提供给像素的公共电极的电压相同的电压，使得显示区域中的所有像素中的像素电容和存储电容能够该时间段内充分地放电。由此，所有移位寄存器的像素电容和存储电容能够在该时间段内充分地放电，从而能够有效地避免残像、抖动以及开关机时闪烁等现象的出现。

以上描述了本公开的一些实施例。然而，本公开并不局限于所描述的这些示例，而是可以做出各种变型和改进，这些变型和改进也均在本公开的范围内。

Claims (12)

1.一种移位寄存器，包含：

上拉子电路，其与所述移位寄存器的第一输入端和上拉节点相连，并且在经由第一输入端接收到第一输入信号时，将上拉节点的电位设置为工作电位；

第一输出子电路，其与所述移位寄存器的上拉节点、第一时钟信号端和输出端相连，并且在上拉节点的电位为工作电位时，根据经由第一时钟信号端所接收到的第一时钟信号，在输出端输出第一栅极驱动信号；

复位子电路，其与所述移位寄存器的复位端、上拉节点和输出端相连，并且在经由复位端接收到复位信号时，将上拉节点和输出端的电位设置为复位电位；以及

第二输出子电路，其与移位寄存器的第二输入端和输出端相连，并且在显示一帧画面期间之外的时间段内，在经由第二输入端接收到第二输入信号时，在输出端输出第二栅极驱动信号。

2.如权利要求1所述的移位寄存器，其中，第二输出子电路包含：

第一开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、输出端和工作电位端相连。

3.如权利要求2所述的移位寄存器，其中，第二输出子电路还包含：

第二开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、复位电位端和上拉节点相连。

4.如权利要求2所述的移位寄存器，其中，第二输出子电路还包含：

第三开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第二输入端、复位电位端和下拉节点相连。

5.如权利要求1至4中的任一项所述的移位寄存器，其中，上拉子电路包含：

第四开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第一输入端、第二时钟信号端和上拉节点相连。

6.如权利要求5所述的移位寄存器，其中，上拉子电路还包含：

第五开关元件，其控制端、第一端和第二端分别与所述移位寄存器的第一输入端、复位电位端和下拉节点相连。

7.如权利要求1至4中的任一项所述的移位寄存器，其中，第一输出子电路包含：

第六开关元件，其控制端、第一端和第二端分别与所述移位寄存器的上拉节点、第一时钟信号端和输出端相连；以及

电容器，其连接在上拉节点和输出端之间。

8.如权利要求1至4中的任一项所述的移位寄存器，其中，复位子电路包含：

第七开关元件，其控制端、第一端和第二端分别与所述移位寄存器的复位端、复位电位端和上拉节点相连；以及

第八开关元件，其控制端、第一端和第二端分别与所述移位寄存器的下拉节点、复位电位端和输出端相连。

9.如权利要求8所述的移位寄存器，其中，复位子电路还包含：

第九开关元件，其控制端、第一端和第二端分别与所述移位寄存器的复位端、工作电位端和下拉节点相连。

10.一种栅极驱动电路，包含级联在一起的多个如权利要求1至9中的任一项所述的移位寄存器。

11.一种液晶显示器，包含如权利要求10所述的栅极驱动电路。

12.一种用于驱动如权利要求10所述的栅极驱动电路的方法，包含：在显示一帧画面期间之外的时间段内，

向所述栅极驱动电路中的所有移位寄存器的第二输入端提供第二输入信号，以及

所有移位寄存器中的每一个响应于经由其第二输入端所接收到的第二输入信号，在所述时间段内输出第二栅极驱动信号。