CN104575353A - 一种驱动电路、阵列基板及显示装置 - Google Patents

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Abstract

本发明提供了一种驱动电路，包括多个移位寄存单元、至少一个扫描控制单元和至少一个栅极全开单元，所述驱动电路的工作状态包括驱动阶段和放电阶段，其中：在所述驱动阶段，所述扫描控制单元控制所述移位寄存单元沿第一方向或沿第二方向依次输出多个驱动信号，所述第一方向与所述第二方向互为反方向；在所述放电阶段，所述栅极全开单元控制所述移位寄存单元同时输出多个驱动信号。本发明还提供包含该驱动电路的阵列基板以及显示装置。采用本发明提供的驱动电路、阵列基板以及显示装置不仅可以在驱动阶段正常有序地驱动，而且可以在放电阶段持续实现电通路以释放电荷，解决了画面出现残影和抖动的问题。

Description

一种驱动电路、阵列基板及显示装置
技术领域
本发明涉及显示领域，特别涉及一种驱动电路、阵列基板及显示装置。
背景技术
近些年来，显示装置的得到了普及，被大量应用如手机、平板电路、显示器以及电视机。现有技术的显示装置包括阵列基板，阵列基板包括数据线、栅极线、像素电极、耦接像素电极与数据线和栅极线的开关器件和驱动电路。驱动电路控制栅极线开启开关器件，以将数据线的数据信号接入像素电极。
现有技术中，驱动电路一般是逐行驱动栅极线，无法将所有栅极线控制的开关器件同时打开，从而无法将所有像素电极同时进行放电，从而会造成残影和画面抖动，影响显示品质和用户体验。
发明内容
本发明的实施例所要解决的技术问题是，现有技术的驱动电路无法同时驱动所述栅极线进行放电，造成残影和画面抖动，影响显示品质和用户体验。
本发明实施例提供一种驱动电路，包括多个移位寄存单元、至少一个扫描控制单元和至少一个栅极全开单元，所述驱动电路的工作状态包括驱动阶段和放电阶段，其中：在所述驱动阶段，所述扫描控制单元控制所述移位寄存单元沿第一方向或沿第二方向依次输出多个驱动信号，所述第一方向与所述第二方向互为反方向；在所述放电阶段，所述栅极全开单元控制所述移位寄存单元同时输出多个驱动信号。
本发明实施例提供的驱动电路包括栅极全开单元，可以根据时钟控制端的接入信号变化促使所有的驱动单元输出驱动信号，解决了现有技术中驱动电路无法同时控制栅极线开启开关器件进行放电的问题，避免了画面残像和抖动，提升了显示品质。
本发明实施例还提供一种阵列基板，包括栅极线、数据线以及设置在所述栅极线和所述数据线相交处呈阵列排布的像素区域，所述阵列基板至少设置一个本发明实施例提供的驱动电路。
本发明实施例还提供一种阵列基板，包括第一至第四时钟信号线、栅极线、数据线以及设置在所述栅极线和所述数据线相交处呈阵列排布的像素区域，所述阵列基板设置两个本发明实施例提供的驱动电路，分别为第一驱动电路和第二驱动电路，沿所述第一方向：
所述第一时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第一时钟控制端、所述第一驱动电路的偶数级驱动单元的第三时钟控制端、所述第二驱动电路的奇数级驱动单元的第四时钟控制端以及所述第二驱动电路的偶数级驱动单元的第二时钟控制端；
所述第二时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第二时钟控制端、所述第一驱动电路的偶数级驱动单元的第四时钟控制端、所述第二驱动电路的奇数级驱动单元的第一时钟控制端以及所述第二驱动电路的偶数级驱动单元的第三时钟控制端；
所述第三时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第三时钟控制端、所述第一驱动电路的偶数级驱动单元的第一时钟控制端、所述第二驱动电路的奇数级驱动单元的第二时钟控制端以及所述第二驱动电路的偶数级驱动单元的第四时钟控制端；
所述第四时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第四时钟控制端、所述第一驱动电路的偶数级驱动单元的第二时钟控制端、所述第二驱动电路的奇数级驱动单元的第三时钟控制端以及所述第二驱动电路的偶数级驱动单元的第一时钟控制端。
本发明实施例还提供一种显示装置，包括本发明实施例提供的阵列基板和与所述阵列基板相对设置的对置基板。
本发明实施例提供的阵列基板和显示装置，根据时钟控制端的接入信号，可以同时给所有栅极线提供驱动信号，促使所有的像素进行放电，避免了显示残影和画面抖动，提高了显示品质。
附图说明
图1A为本发明实施例提供的一种驱动电路的结构图；
图1B为图1A中的驱动电路沿第一方向驱动阶段和放电阶段的时序图；
图1C为图1A中的驱动电路沿第二方向驱动阶段和放电阶段的时序图；
图2A为本发明实施例提供的一种驱动单元的电路结构图；
图2B为本发明实施例提供的另一种驱动单元的电路结构图；
图3A为本发明实施例提供的一种驱动单元的具体电路图；
图3B为本发明实施例提供的一种驱动单元的具体电路图；
图4为本发明实施例提供的驱动单元一种电路时序图；
图5为本发明实施例提供的另一种驱动电路的结构图；
图6为本发明实施例提供的一种驱动电路的电路时序图；
图7为本发明实施例提供的一种阵列基板的俯视图；
图8为本发明实施例提供的另一种阵列基板的俯视图；
图9为本发明实施例提供的阵列基板的一种电路时序图；
图10为本发明实施例提供的一种显示装置的侧视图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
本发明实施例提供一种驱动电路，如图1A所示，包括多个移位寄存单元20、至少一个扫描控制单元30和至少一个栅极全开单元40，驱动电路的工作状态包括驱动阶段S1和放电阶段S2，其中：
在驱动阶段S1，扫描控制单元30控制移位寄存单元Y1、Y2、Y3、Y4沿第一方向或沿第二方向依次输出多个驱动信号，第一方向与第二方向互为反方向；
在放电阶段S2，栅极全开单元40控制移位寄存单元20同时输出多个驱动信号。
驱动信号为可以开启驱动的开关器件的信号，以保持电通路进行放电，该驱动信号可以为高电平也可以为低电平，以该驱动信号为低电平为例，结合图1B和图1C进行说明。如图1B所示，在驱动阶段S1，沿第一方向，即按照移位寄存单元Y1、Y2、Y3、Y4的顺序依次输出低电平信号；在放电阶段S2，移位寄存单元Y1、Y2、Y3、Y4同时输出低电平信号。如图1C所示，沿第二方向，即按照移位寄存单元Y4、Y3、Y2、Y1的顺序依次输出低电平信号；在放电阶段S2，移位寄存单元Y4、Y3、Y2、Y1同时输出低电平信号。
需要说明的是，本发明实施例提供的驱动电路包括多个晶体管，形成于玻璃、塑料、电子纸等基板上，并不是位于集成电路或芯片中。本发明实施例提供的驱动电路在驱动阶段可以实现正常有序的驱动，在放电阶段可以同时驱动，以保持电通路来释放电荷，避免了画面残影和抖动的问题。
本发明提供的移位寄存单元、扫描控制单元和栅极全开单元的个数可以不相等，也可以相等；扫描控制单元和栅极全开单元可以如图1A所示，在驱动电路中控制全部的移位寄存单元20，也可以如图2A或图2B所示，移位寄存单元20、扫描控制单元30和栅极全开单元40的个数相等且一一对应，每个扫描控制单元30和栅极全开单元40控制一个移位寄存单元20，一个移位寄存单元20、一个扫描控制单元30和一个栅极全开单元40组成一个驱动单元10。
本发明提供一种驱动单元10的电路示意图，如图2A所示，驱动电路还包括第一时钟控制端CK1、第二时钟控制端CK2、第三时钟控制端CK3、第四时钟控制端CK4、第一信号输入端IN1、第二信号输入端IN2和与每个所述移位寄存单元20对应的输出端OUT，其中：
扫描控制单元30包括第一信号输出端C1、第二信号输出端C2，扫描控制单元30控制第一信号输出端C1输出第一信号输入端IN1或第二信号输入端IN2接入的信号、控制所述第二信号输出端C2输出第二时钟控制端CK2或第四时钟控制端CK4接入的信号；
移位寄存单元20包括触发信号端IN和复位信号端Reset，触发信号端IN电连接扫描控制单元的第一信号输出端C1，复位信号端Reset电连接扫描控制单元的第二信号输出端C2；
栅极全开单元40用于控制移位寄存单元20持续输出驱动信号，栅极全开单元40包括第一放电控制端E1和第二放电控制端E2，第一放电控制端E1电连接第一时钟控制端CK1，第二放电控制端E2电连接第三时钟控制端CK3。
栅极全开单元40与移位寄存单元20的电连接有多种方式，图2A示出了其中的一种，即栅极全开单元40的输出端M电连接移位寄存单元20的触发信号端IN，这样栅极全开单元40输出的信号可以通过移位寄存单元20输出；如图2B所示，栅极全开单元40的输出端M也可电连接移位寄存单元中其他电路连接点N，只要N点接入的电位可以通过移位寄存单元20输出即可，甚至栅极全开单元40若直接输出驱动信号还可以直接电连接到移位寄存单元20的输出端，即整个驱动单元10的输出端。
需要说明的是，栅极全开单元40还可与移位寄存单元20的复位信号端Reset电连接。这样无论移位寄存单元40处于何种运行阶段，栅极全开单元40都可以重置电路。如图2A和图2B所示，栅极全开单元40的重置控制端O与移位寄存单元20的复位信号端Reset电连接。
本发明实施例提供一种驱动单元的具体电路图，如图3A所示，驱动单元10包括一个移位寄存单元20、一个扫描控制单元30和一个栅极全开单元40。
移位寄存单元20包括第一至第七晶体管T1～T7、第一电容C1、第二电容C2、第一电位V1和第二电位V2，其中，
第一晶体管T1的栅极电连接第三时钟控制端CK3，第一晶体管T1的第一极电连接扫描控制单元的第一信号输出端C1，第一晶体管T1的第二极电连接所述第二晶体管T2的第二极，设定此点为P点；第二晶体管T2的栅极电连接第三晶体管T3的第二极，设定此点为Q点，第二晶体管T2的第一极电连接第三晶体管T3的第一极；第三晶体管T3的栅极电连接第一晶体管T1的第二极，即P点；
第四晶体管T4的栅极电连接扫描控制单元的第二信号输出端C2，第四晶体管T4的第一极电连接第一电位V1，第四晶体管T4的第二极电连接第三晶体管T3的第二极，即Q点；第五晶体管T5的栅极电连接第一电位V1，第五晶体管T5的第一极电连接第一晶体管T1的第二极，即P点，第五晶体管T5的第二极电连接第六晶体管T6的栅极；第六晶体管T6的第一极电连接第一时钟控制端CK1，第六晶体管T6的第二极电连接移位寄存单元20的输出端OUT；
第七晶体管T7的栅极电连接第三晶体管的第二极，即Q点，第七晶体管T7的第一极电连接第二电位V2，第七晶体管T7的第二极电连接移位寄存单元20的输出端OUT；第一电容C1的第一极电连接第二电位V2，第一电容C1的第二极电连接第三晶体管的第二极，即Q点；第二电容C2的第一极电连接第五晶体管T5的第二极，第二电容C2的第二极电连接移位寄存单元20的输出端OUT。
请继续参考图3A，扫描控制单元30还包括第八至第十一晶体管T8～T11、第一选择控制端U2D和第二选择控制端D2U，其中：
第八晶体管T8的栅极电连接第二选择控制端D2U，第八晶体管T8的第一极电连接第二信号输入端IN2，第八晶体管T8的第二极电连接扫描控制单元30的第一信号输出端C1；
第九晶体管T9的栅极电连接第一选择控制端U2D，第九晶体管T9的第一极电连接第一信号输入端IN1，第九晶体管T9的第二极电连接扫描控制单元30的第一信号输出端C1；
第十晶体管T10的栅极电连接第二选择控制端D2U，第十晶体管T10的第一极电连接第四时钟控制端CK4，第十晶体管T10的第二极电连接扫描控制单元30的第二信号输出端C2；
第十一晶体管T11的栅极电连接第一选择控制端U2D，第十一晶体管T11的第一极电连接第二时钟控制端CK2，第十一晶体管T11的第二极电连接扫描控制单元30的第二信号输出端C2。
请继续参考图3A，栅极全开单元40还可包括第十二至第十四晶体管T12～T14，其中：
第十二晶体管T12的栅极电连接第三时钟控制端CK3，第十二晶体管T12的第一极电连接第十三晶体管T13的第二极，第十二晶体管T12的第二极电连接移位寄存单元20的触发信号端IN；
第十三晶体管T13的栅极电连接第一时钟控制端CK1，第十三晶体管T13的第一极电连接第一电位V1；
第十四晶体管T14的栅极电连接第一时钟控制端CK1，第十四晶体管T14的第一极电连接第二电位V2，第十四晶体管T14的第二极电连接扫描控制单元30的第二信号输出端C2。
栅极全开单元40的输出端可有多种连接方式，第十二晶体管T12的第二极除如图3A中电连接移位寄存单元20的触发信号端IN外，还可如图3B所示，第十二晶体管T12的第二极电连接至第一晶体管T1的第二极，即P点。栅极全开单元40功能为控制移位寄存单元20持续输出驱动信号，栅极全开单元40与移位寄存单元20的连接关系只要能满足在第一时钟控制端CK1和第三时钟控制端CK3的控制下，栅极全开单元40使移位寄存单元20提供持续的高电平和低电平即可，甚至栅极全开单元40若可直接输出驱动信号还可以直接电连接到移位寄存单元20的输出端，即整个驱动单元的输出端。
如图3A和图3B所示，本发明实施例提供的驱动电路中第一至第十四晶体管T1～T14均为PMOS管，第一电位V1为低电平电位，第二电位V2为高电平电位。在本发明的其他实施例中，移位寄存单元20、扫描控制单元30和栅极全开单元40采用的电路结构还可以为其他结构，也可采用NMOS管，或者同时具有PMOS管和NMOS管(即CMOS结构)。
图4为图3A和图3B所示电路的时序图，包括驱动阶段S1和放电阶段S2，其中：
驱动阶段S1：为第一时钟控制端CK1、第二时钟控制端CK2、第三时钟控制端CK3和第四时钟控制端CK4分别接入第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，如图4所示，第一至第四时钟信号的周期和波形相同，仅依次平移了延迟时间T，即第二时钟信号为第一时钟信号平移了延迟时间T，第三时钟信号为第二时钟信号平移了延迟时间T；第四时钟信号为第三时钟信号平移了延迟时间T。
在驱动阶段S1时，以第一选择控制端U2D接入低电平信号、第二选择控制端D2U接入高电平信号，即将第一信号输入端IN1的信号接入移位寄存单元20的触发信号端IN时为例，进行说明。在本发明提供的其他实施例，也可让第一选择控制端U2D接入高电平信号、第二选择控制端D2U接入低电平信号，即将第二信号输入端IN2的信号接入移位寄存单元20的触发信号端IN。
请继续参考图3A、图3B和图4，在第一个T时间，即第二时钟信号为低电平，第一、第三、第四时钟信号为高电平，触发信号端IN接入高电平时，第四晶体管T4打开，将第一电位V1接入的低电平接入Q点，打开第二晶体管T2和第七晶体管T7，将第二电位V2接入的高电平接入P点且输出端OUT输出高电平，驱动电路处于重置阶段，第一电容C1充电。
在第二个T时间，即第三时钟信号为低电平，第一、第二、第四时钟信号为高电平，触发信号端IN接入低电平时，第一晶体管T1和第十二晶体管T12打开，第一晶体管T1将触发信号端IN接入的低电平接入P点，由于第一时钟信号为高电平，第十三晶体管T13关闭，栅极全开单元40不影响移位寄存单元20的触发信号端IN的输入。第五晶体管T5持续开启，将P点的低电平信号传输至第六晶体过T6的栅极以开启第六晶体管T6，移位寄存单元20的输出端输出第一时钟信号的高电平信号，第二电容C2充电。
在第三个T时间，即第四时钟信号为低电平，第一、第二、第三时钟信号为高电平，触发信号端IN接入高电平，第一晶体管T1关闭，P点电位保持在低电平，第五晶体管T5持续开启，将P点的低电平信号传输至第六晶体过T6的栅极以开启第六晶体管T6，移位寄存单元20的输出端输出第一时钟信号的高电平信号。
在第四个T时间，即第一时钟信号为低电平，第二、第三、第四时钟信号为高电平，触发信号端IN接入高电平时，第一晶体管T1和第四晶体管T4均关闭，第二电容C2放电以打开第六晶体管T6且P点保持低电平，第七晶体管T7关闭，输出端OUT输出第一时钟信号的低电平，即移位寄存单元20将触发信号端接入的低电平信号平移了2T时间输出。
请继续参考图4，当驱动电路处于放电阶段S2时，为第一至第四时钟控制端接入低电平信号，第一选择控制端U2D和第二选择控制端D2U均接入高电平信号。此时，扫描控制单元30接入的第一信号输入端IN1、第二信号输入端IN2、第二时钟控制端CK2和第四时钟控制端CK4的信号均不接入移位寄存单元20，第一时钟控制端和第三时钟控制端接入的低电平打开第十二晶体管T12和第十三晶体管T13，第一电位V1的低电平电位接入移位寄存单元20并开启第六晶体管T6；第十四晶体管T14开启，将第二电位V2的高电平电位接入第四晶体管T4的栅极以关闭第四晶体管。此时第一时钟控制端接入的低电平信号从移位寄存单元的输出端OUT持续输出。
本发明实施例还提供另一种驱动电路的电路图，如图5所示，包括沿第一方向逐级连接的多个驱动单元P1、P2和P3。各级驱动单元P1、P2和P3的输出端、第一信号输入端和第二信号输入端的连接方式如下：沿第一方向的前一级驱动单元的输出端电连接后一级驱动单元的第一信号输入端，如沿第一方向的第一级驱动单元P1的输出端P1-OUT电连接第二级驱动单元P2的第一信号输入端P2-IN1，第二级驱动单元P2的输出端P2-OUT电连接第三级驱动单元P3的第一信号输入端P3-IN1；沿第一方向的前一级驱动单元的第二信号输入端电连接后一级驱动单元的输出端，如沿第一方向的第一级驱动单元P1的第二信号输入端P1-IN2电连接第二级驱动单元P2的输出端P2-OUT，第二级驱动单元P2的第二信号输入端P2-IN2电连接第三级驱动单元P3的输出端P3-OUT。
而各级的时钟控制端连接方式如下：沿第一方向的前一级驱动单元的第一时钟控制端电连接后一级驱动单元的第三时钟控制端，即第一级驱动单元P1的第一时钟控制端CK1电连接第二级驱动单元P2的第三时钟控制端CK3，第二级驱动单元P2的第一时钟控制端CK1电连接第三级驱动单元P3的第三时钟控制端CK3；沿第一方向的前一级驱动单元的第二时钟控制端电连接后一级驱动单元的第四时钟控制端；即第一级驱动单元P1的第二时钟控制端CK2电连接第二级驱动单元P2的第四时钟控制端CK4，第二级驱动单元P2的第二时钟控制端CK2电连接第三级驱动单元P3的第四时钟控制端CK4；沿所述第一方向的前一级驱动单元的第三时钟控制端电连接后一级驱动单元的第一时钟控制端，即第一级驱动单元P1的第三时钟控制端CK3电连接第二级驱动单元P2的第一时钟控制端CK1，第二级驱动单元P2的第三时钟控制端CK3电连接第三级驱动单元P3的第一时钟控制端CK1；沿第一方向的前一级驱动单元的第四时钟控制端电连接后一级驱动单元的第二时钟控制端，即第一级驱动单元P1的第四时钟控制端CK4电连接第二级驱动单元P2的第二时钟控制端CK2，第二级驱动单元P2的第四时钟控制端CK4电连接第三级驱动单元P3的第二时钟控制端CK2。也就是每个驱动单元的第一时钟控制端CK1电连接相邻的驱动单元的第三时钟控制端CK3，每个驱动单元的第二时钟控制端CK2电连接相邻的驱动单元的第四时钟控制端CK4。
请参考图3A、图3B和图5，扫描控制单元控制驱动电路沿第一方向或第二方向驱动，所述第二方向为所述第一方向的反方向，其中：
沿第一方向驱动时，扫描控制单元30的第一信号输出端C1输出第一信号输入端IN1接入的信号，沿第一方向的首个扫描控制单元30的第一信号输入端接入初始信号，即第一级驱动单元P1的第一信号输入端P1-IN1接入初始信号STV1，扫描控制单元30的第二信号输出端C2输出第二时钟控制端触CK2接入的信号；
沿第二方向驱动时，扫描控制单元30的第一信号输出端C1输出第二信号输入端IN2接入的信号，沿第二方向的首个扫描控制单元30的第二信号输入端接入初始信号，即第三级驱动单元P3的第二信号输入端P3-IN2输入初始信号STV2，扫描控制单元30的第二信号输出端C2输出第四时钟控制端CK4接入的信号。
在驱动阶段S1，可以为沿第一方向或第二方向的首个驱动单元的第一时钟控制端至第四时钟控制端分别提供第一时钟信号至第四时钟信号。在放电阶段，为第一时钟控制和第三时钟控制端接入低电平信号，为第一选择控制端和第二选择控制端接入高电平信号。图6示出了图5中的驱动电路沿第一方向驱动的时序图，即为第一级驱动单元P1的第一时钟控制端CK1至第四时钟控制端CK4分别提供第一时钟信号至第四时钟信号。如图6所示，第一至第四时钟信号的周期和波形相同，仅依次平移了延迟时间T，即第二时钟信号为第一时钟信号平移了延迟时间T，第三时钟信号为第二时钟信号平移了延迟时间T；第四时钟信号为第三时钟信号平移了延迟时间T。
在驱动阶段S1时，第一选择控制端U2D接入低电平信号、第二选择控制端D2U接入高电平信号，第一级驱动单元P1将其第一信号输入端P1-IN1接入的STV1的信号平移了2T时间输出，第二级驱动单元P2将其第一级驱动单元P1输出的信号同样平移了2T时间输出，第三级驱动单元P3将其第二级驱动单元P2输出的信号依然平移了2T时间输出，即将沿第一方向的后一级驱动单元都将提供给第一信号输入端IN1的信号平移2T时间输出。
在本发明提供的其他实施例，也可让第一选择控制端U2D接入高电平信号、第二选择控制端D2U接入低电平信号，即将第二信号输入端IN2的信号接入移位寄存单元20的触发信号端IN。第三级驱动单元P3将其第二信号输入端P3-IN2接入的STV2的信号平移了2T时间输出，第二级驱动单元P2将第三级驱动单元P3输出的信号同样平移2T时间输出，第一级驱动单元P1将其第二级驱动单元P2输出的信号平移2T时间输出，即将沿第二方向的后一级驱动单元都将提供给第一信号输入端IN2的信号平移2T时间输出，从而实现沿第二方向的驱动。
在放电阶段S2时，与前述驱动电路的时序类似，为第一至第四时钟控制端接入低电平信号，第一选择控制端U2D和第二选择控制端D2U均接入高电平信号。此时，扫描控制单元30接入的第一信号输入端IN1、第二信号输入端IN2、第二时钟控制端CK2和第四时钟控制端CK4的信号均不接入移位寄存单元20，第一时钟控制端和第三时钟控制端接入的低电平打开第十二晶体管T12和第十三晶体管T13，第一电位V1的低电平电位接入移位寄存单元20并开启第六晶体管T6；第十四晶体管T14开启，将第二电位V2的高电平电位接入第四晶体管T4的栅极以关闭第四晶体管。此时第一时钟控制端接入的低电平信号从移位寄存单元的输出端OUT持续输出。
本发明实施例还提供一种阵列基板100，如图7所示，包括栅极线110、数据线120以及设置在栅极线110和数据线120相交处呈阵列排布的像素区域130，阵列基板100至少设置一个驱动电路。
请继续参考图7，阵列基板100设置两个驱动电路，分别为第一驱动电路140a和第二驱动电路140b，栅极线110包括第一栅极线110a和第二栅极线110b，第一驱动电路140a中移位寄存单元的的各输出端电连接第一栅极线110a；第二驱动电路140b中移位寄存单元的的各输出端电连接第二栅极线110b。
进一步，第一栅极线110a为沿第一方向排列的奇数行栅极线，第二栅极线110b为沿第一方向排列的偶数行栅极线。
本发明实施例还提供一种阵列基板，如图8所示，包括第一时钟信号线CL1、第二时钟信号线CL2、第三时钟信号线CL3和第四时钟信号线CL4、栅极线110、数据线120以及设置在栅极线110和数据线120相交处呈阵列排布的像素区域130，阵列基板设置两个驱动电路分别为第一驱动电路140a和第二驱动电路140b，第一驱动电路140a包括多个驱动单元L1、L2和L3，第二驱动电路140b包括多个驱动单元R1、R2和R3，沿所述第一方向：
第一时钟信号线CL1电连接第一驱动电路140a的奇数级驱动单元的第一时钟控制端CK1、第一驱动电路140a的偶数级驱动单元的第三时钟控制端CK3、第二驱动电路140b的奇数级驱动单元的第四时钟控制端CK4以及第二驱动电路140b的偶数级驱动单元的第二时钟控制端CK2。即第一时钟信号线CL1与驱动单元L1和驱动单元L3的第一时钟控制端CK1、驱动单元L2的第三时钟控制端CK3、驱动单元R1和驱动单元R3的第四时钟控制端CK4、驱动单元R2的第二时钟控制端CK2电连接。
第二时钟信号线CL2电连接第一驱动电路140a的奇数级驱动单元的第二时钟控制端CK2、第一驱动电路140a的偶数级驱动单元的第四时钟控制端CK4、第二驱动电路140b的奇数级驱动单元的第一时钟控制端CK1以及第二驱动电路140b的偶数级驱动单元的第三时钟控制端CK3。即第二时钟信号线CL2与驱动单元L1和驱动单元L3的第二时钟控制端CK2、驱动单元L2的第四时钟控制端CK4、驱动单元R1和驱动单元R3的第一时钟控制端CK1、驱动单元R2的第三时钟控制端CK3电连接。
第三时钟信号线CL3电连接第一驱动电路140a的奇数级驱动单元的第三时钟控制端CK3、第一驱动电路140a的偶数级驱动单元的第一时钟控制端CK1、第二驱动电路140b的奇数级驱动单元的第二时钟控制端CK2以及第二驱动电路140b的偶数级驱动单元的第四时钟控制端CK4。即第三时钟信号线CL3与驱动单元L1和驱动单元L3的第三时钟控制端CK3、驱动单元L2的第一时钟控制端CK1、驱动单元R1和驱动单元R3的第二时钟控制端CK2、驱动单元R2的第四时钟控制端CK4电连接。
第四时钟信号线电CL4连接第一驱动电路140a的奇数级驱动单元的第四时钟控制端CK4、第一驱动电路140a的偶数级驱动单元的第二时钟控制端CK2、第二驱动电路140b的奇数级驱动单元的第三时钟控制端CK3以及第二驱动电路140b的偶数级驱动单元的第一时钟控制端CK1。即第四时钟信号线CL4与驱动单元L1和驱动单元L3的第四时钟控制端CK4、驱动单元L2的第二时钟控制端CK2、驱动单元R1和驱动单元R3的第三时钟控制端CK3、驱动单元R2的第一时钟控制端CK1电连接。
也就是说，第一驱动电路140a与第二驱动电路140b各自内部的每个驱动单元的第一时钟控制端CK1与相邻驱动单元的第三时钟控制端CK3电连接，每个驱动单元的第二时钟控制端CK2与相邻驱动单元的第四时钟控制端CK4电连接。
对于第一驱动电路140a，第一时钟信号线CL1与沿第一方向的首个驱动单元即驱动单元L1的第一时钟控制端CK1电连接，第二时钟信号线CL2与驱动单元L1的第二时钟控制端CK2电连接，第三时钟信号线CL3与驱动单元L1的第三时钟控制端CK3电连接，第四时钟信号线CL4与驱动单元L1的第四时钟控制端CK4电连接。
对于第二驱动电路140b，第一时钟信号线CL1与沿第一方向的首个驱动单元即驱动单元R1的第四时钟控制端CK4电连接，第二时钟信号线CL2与驱动单元R1的第一时钟控制端CK1电连接，第三时钟信号线CL3与驱动单元R1的第二时钟控制端CK2电连接，第四时钟信号线CL4与驱动单元R1的第三时钟控制端CK3电连接。
这样第二驱动电路140b沿第一方向的首个驱动单元R1比第一驱动单路140a沿第一方向的首个驱动单元L1的对应时钟控制端的时序都平移了延迟时间T，因此第二驱动电路140b沿第一方向的首个驱动单元R1的输出比第一驱动单路140a沿第一方向的首个驱动单元L1也延迟了延迟时间T，这样当第一驱动电路140a与第二驱动电路140b的各驱动单元交替排列时，沿第一方向的后一行栅极线接入的低电平也比前一行栅极线延迟了延迟时间T，即可实现栅极线的逐行驱动。
阵列基板的工作状态也包括驱动阶段S1和放电阶段S2，仍以沿第一方向扫描为例，其中：
驱动阶段S1：为第一时钟信号线CL1、第二时钟信号线CL2、第三时钟信号线CL3和第四时钟信号线CL4分别接入第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，第一至第四时钟信号的周期和波形相同，第i+1时钟信号与第i时钟信号具有延迟时间T，i小于4的正整数，即如图9所示，第一至第四时钟信号的周期和波形相同，仅依次平移了延迟时间T，即第二时钟信号为第一时钟信号平移了延迟时间T，第三时钟信号为第二时钟信号平移了延迟时间T；第四时钟信号为第三时钟信号平移了延迟时间T。根据前述对驱动单元以及驱动电路的描述，可以得知，第一驱动电路140a各级的输出延迟两倍的延迟时间2T，第二驱动电路140b的各级输出也延迟两倍的延迟时间2T，第二驱动电路140b的各级输出比对应的第一驱动电路140a各级的输出延迟了延迟时间T。第一驱动电路140a的首个驱动单元L1和第二驱动电路140b的首个驱动单元R1都需要加入各自的初始输入信号STVL1和STVR1，这两个信号可以通过一条STV线给出，即如图9所示给一个低电平宽度为2T的STV信号；也可分别给第一初始输入信号STVL1和第二初始输入信号STVR1，其低电平宽度都为T，第二初始输入信号STVR1比第一初始输入信号STVL1延迟T时间。
在放电阶段，第一驱动电路140a和第二驱动电路140b中各级驱动单元的第一时钟控制端CK1与第三时钟控制端CK3需接入低电平信号，对于第一驱动电路140a，其第一时钟控制端CK1与第三时钟控制端CK3由第一时钟信号线CL1和第三时钟信号线CL3提供；对于第二驱动电路140b，其第一时钟控制端CK1与第三时钟控制端CK3由第二时钟信号线CL2和第四时钟信号线CL4提供；因此在放电阶段，需要给第一时钟信号线至第四时钟信号线CL1～CL4均施加低电平信号，且U2D、D2U信号线需施加高电平信号。由前述对驱动单元以及驱动电路的描述，此时各级驱动单元均持续输出低电平信号至对应的栅极线。
本发明上述实施例的驱动阶段以及放电阶段均以低电平开启为例，即阵列基板中的开关器件为低电平开启的开关器件，本发明的其他实施例也可使驱动阶段以及放电阶段的开启电平设置为高电平，即对应的阵列基板中的开关器件为高电平开启的开关器件，对于晶体管和电路的简单变化依然在本发明实施例的保护范围之内。
本发明实施例提供的阵列基板，至少一个驱动电路可同时输出驱动信号，执行放电操作，特别是在交错式驱动的阵列基板中，可让左右两侧的驱动电路同时控制对应的晶体管打开。且本发明实施例提供的阵列基板不需要增加额外的控制线或额外的时钟信号，将面板驱动简单化，解决了画面残影和画面抖动的问题。
本发明还提供一种显示装置，包括本发明实施例提供的阵列基板和与阵列基板相对设置的对置基板。如图10所示，显示装置300包括阵列基板100和对置基板200。对置基板200可以为彩膜基板、玻璃盖板、柔性面板等，显示装置300可以为液晶显示装置或有机发光显示装置等。
需要说明的是，以上实施例可以互相借鉴、综合使用。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种驱动电路，包括多个移位寄存单元、至少一个扫描控制单元和至少一个栅极全开单元，所述驱动电路的工作状态包括驱动阶段和放电阶段，其中：
在所述驱动阶段，所述扫描控制单元控制所述移位寄存单元沿第一方向或沿第二方向依次输出多个驱动信号，所述第一方向与所述第二方向互为反方向；
在所述放电阶段，所述栅极全开单元控制所述移位寄存单元同时输出多个驱动信号。
2.如权利要求1所述的驱动电路，其特征在于，所述移位寄存单元、所述扫描控制单元和所述栅极全开单元的个数相等。
3.如权利要求2所述的驱动电路，其特征在于，包括多个驱动单元，每个所述驱动单元包括一个所述移位寄存单元、一个所述扫描控制单元和一个所述栅极全开单元。
4.如权利要求3所述的驱动电路，所述驱动单元还包括第一至第四时钟控制端，第一信号输入端、第二信号输入端和输出端，其中，
所述扫描控制单元包括第一信号输出端、第二信号输出端，所述扫描控制单元控制所述第一信号输出端输出第一信号输入端或第二信号输入端接入的信号、控制所述第二信号输出端输出第二时钟控制端或第四时钟控制端接入的信号；
所述移位寄存单元包括触发信号端和复位信号端，所述触发信号端电连接所述扫描控制单元的第一信号输出端，所述复位信号端电连接所述扫描控制单元的第二信号输出端；
所述栅极全开单元包括第一放电控制端和第二放电控制端，所述第一放电控制端电连接所述第一时钟控制端，所述第二放电控制端电连接所述第三时钟控制端。
5.如权利要求4所述的驱动电路，其特征在于，所述移位寄存单元包括第一至第七晶体管、第一电容、第二电容、第一电位和第二电位，其中，
所述第一晶体管的栅极电连接所述第三时钟控制端，所述第一晶体管的第一极电连接所述扫描控制单元的第一信号输出端，所述第一晶体管的第二极电连接所述第二晶体管的第二极；
所述第二晶体管的栅极电连接所述第三晶体管的第二极，所述第二晶体管的第一极电连接所述第三晶体管的第一极；
所述第三晶体管的栅极电连接所述第一晶体管的第二极；
所述第四晶体管的栅极电连接所述扫描控制单元的第二信号输出端，所述第四晶体管的第一极电连接所述第一电位，所述第四晶体管的第二极电连接所述第三晶体管的第二极；
所述第五晶体管的栅极电连接所述第一电位，所述第五晶体管的第一极电连接所述第一晶体管的第二极，所述第五晶体管的第二极电连接所述第六晶体管的栅极；
所述第六晶体管的第一极电连接所述第一时钟控制端，所述第六晶体管的第二极电连接所述移位寄存单元的输出端；
所述第七晶体管的栅极电连接所述第三晶体管的第二极，所述第七晶体管的第一极电连接所述第二电位，所述第七晶体管的第二极电连接所述移位寄存单元的输出端；
所述第一电容的第一极电连接所述第二电位，所述第一电容的第二极电连接所述第三晶体管的第二极；
所述第二电容的第一极电连接所述第五晶体管的第二极，所述第二电容的第二极电连接所述移位寄存单元的输出端。
6.如权利要求5所述的驱动电路，其特征在于，所述扫描控制单元还包括第八至第十一晶体管、第一选择控制端和第二选择控制端，其中：
所述第八晶体管的栅极电连接所述第二选择控制端，所述第八晶体管的第一极电连接所述第二信号输入端，所述第八晶体管的第二极电连接所述扫描控制单元的第一信号输出端；
所述第九晶体管的栅极电连接所述第一选择控制端，所述第九晶体管的第一极电连接所述第一信号输入端，所述第九晶体管的第二极电连接所述扫描控制单元的第一信号输出端；
所述第十晶体管的栅极电连接所述第二选择控制端，所述第十晶体管的第一极电连接所述第四时钟控制端，所述第十晶体管的第二极电连接所述扫描控制单元的第二信号输出端；
所述第十一晶体管的栅极电连接所述第一选择控制端，所述第十一晶体管的第一极电连接所述第二时钟控制端，所述第十一晶体管的第二极电连接所述扫描控制单元的第二信号输出端。
7.如权利要求6所述的驱动电路，其特征在于，所述栅极全开单元还包括第十二至第十四晶体管，其中：
所述第十二晶体管的栅极电连接所述第三时钟控制端，所述第十二晶体管的第一极电连接所述第十三晶体管的第二极，所述第十二晶体管的第二极电连接所述第一晶体管的第一极或者所述第一晶体管的第二极；
所述第十三晶体管的栅极电连接所述第一时钟控制端，所述第十三晶体管的第一极电连接所述第一电位；
所述第十四晶体管的栅极电连接所述第一时钟控制端，所述第十四晶体管的第一极电连接所述第二电位，所述第十四晶体管的第二极电连接所述扫描控制单元的第二信号输出端。
8.如权利要求7所述的驱动电路，其特征在于，所述第一至第十四晶体管均为PMOS管，所述第一电位为低电平电位，所述第二电位为高电平电位。
9.如权利要求4所述所述的驱动电路，其特征在于，所述驱动单元沿所述第一方向级联，每个所述驱动单元输出一个驱动信号；
沿所述第一方向的前一级所述驱动单元的输出端电连接后一级所述驱动单元第一信号输入端，沿所述第一方向的前一级所述驱动单元的第二信号输入端电连接后一级所述驱动单元的输出端；
沿所述第一方向的前一级所述驱动单元的第一时钟控制端电连接后一级所述驱动单元的第三时钟控制端，沿所述第一方向的前一级所述驱动单元的第二时钟控制端电连接后一级所述驱动单元的第四时钟控制端，沿所述第一方向的前一级所述驱动单元的第三时钟控制端电连接后一级所述驱动单元的第一时钟控制端，沿所述第一方向的前一级所述驱动单元的第四时钟控制端电连接后一级所述驱动单元的第二时钟控制端。
10.如权利要求9所述的驱动电路，其特征在于，
沿所述第一方向驱动时，所述扫描控制单元的第一信号输出端输出所述第一信号输入端接入的信号，沿所述第一方向的首个扫描控制单元的所述第一信号输入端接入初始信号，所述扫描控制单元的第二信号输出端输出所述第二时钟控制端接入的信号；或者，
沿所述第二方向驱动时，所述扫描控制单元的第一信号输出端输出所述第二信号输入端接入的信号，沿所述第二方向的首个扫描控制单元的所述第二信号输入端接入初始信号，所述扫描控制单元的第二信号输出端输出所述第四时钟控制端接入的信号。
11.如权利要求10所述的驱动电路，其特征在于，
在所述驱动阶段，为沿所述第一方向或所述第二方向的首个所述驱动单元的第一时钟控制端至第四时钟控制端分别提供第一时钟信号至第四时钟信号；
在所述放电阶段，为所述第一时钟控制端和所述第三时钟控制端接入低电平信号，为所述第一选择控制端和所述第二选择控制端接入高电平信号。
12.如权利要求11所述的驱动电路，其特征在于，所述第一至第四时钟信号的周期和波形相同，所述第i+1时钟信号与所述第i时钟信号具有延迟时间T，i小于4的正整数。
13.如权利要求12所述的驱动电路，其特征在于，所述移位寄存单元在所述驱动阶段将所述第一信号输入端或所述第二信号输入端接入的信号平移两倍的延迟时间T后输出。
14.一种阵列基板，包括栅极线、数据线以及设置在所述栅极线和所述数据线相交处呈阵列排布的像素区域，所述阵列基板至少设置一个如权利要求1-10任一项所述的驱动电路。
15.如权利要求14所述的阵列基板，其特征在于，所述阵列基板设置两个所述驱动电路，分别为第一驱动电路和第二驱动电路，，所述栅极线包括第一栅极线和第二栅极线，其中：
所述第一驱动电路的移位寄存单元的输出端电连接所述第一栅极线；
所述第二驱动电路的移位寄存单元的输出端电连接所述第二栅极线。
16.如权利要求15所述的阵列基板，其特征在于，所述第一栅极线为沿所述第一方向排列的奇数行栅极线，所述第二栅极线为沿所述第一方向排列的偶数行栅极线。
17.一种阵列基板，包括包括第一至第四时钟信号线、栅极线、数据线以及设置在所述栅极线和所述数据线相交处呈阵列排布的像素区域，所述阵列基板设置两个如权利要求4-10任一项所述的驱动电路，分别为第一驱动电路和第二驱动电路，沿所述第一方向：
所述第一时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第一时钟控制端、所述第一驱动电路的偶数级驱动单元的第三时钟控制端、所述第二驱动电路的奇数级驱动单元的第四时钟控制端以及所述第二驱动电路的偶数级驱动单元的第二时钟控制端；
所述第二时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第二时钟控制端、所述第一驱动电路的偶数级驱动单元的第四时钟控制端、所述第二驱动电路的奇数级驱动单元的第一时钟控制端以及所述第二驱动电路的偶数级驱动单元的第三时钟控制端；
所述第三时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第三时钟控制端、所述第一驱动电路的偶数级驱动单元的第一时钟控制端、所述第二驱动电路的奇数级驱动单元的第二时钟控制端以及所述第二驱动电路的偶数级驱动单元的第四时钟控制端；
所述第四时钟信号线电连接所述第一驱动电路的奇数级驱动单元的第四时钟控制端、所述第一驱动电路的偶数级驱动单元的第二时钟控制端、所述第二驱动电路的奇数级驱动单元的第三时钟控制端以及所述第二驱动电路的偶数级驱动单元的第一时钟控制端。
18.如权利要求17所述的阵列基板，其特征在于，
在所述驱动阶段，为所述第一时钟信号线、所述第二时钟信号线、所述第三时钟信号线和所述第四时钟信号线分别接入第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述第一至第四时钟信号的周期和波形相同，所述第i+1时钟信号与所述第i时钟信号具有延迟时间T，i小于4的正整数；
在所述放电阶段，为第一至第四时钟信号线接入低电平信号，为所述第一选择控制端和所述第二选择控制端接入高电平信号。
19.一种显示装置，包括如权利要求14或17所述的阵列基板和与所述阵列基板相对设置的对置基板。
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