CN104537970A - 栅极驱动单元、栅极驱动电路及驱动方法、显示装置 - Google Patents

栅极驱动单元、栅极驱动电路及驱动方法、显示装置 Download PDF

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Abstract

本发明提供了一种栅极驱动单元、栅极驱动电路及其驱动方法、显示装置。栅极驱动单元包括第一晶体管至第八晶体管、第一电容和第二电容。栅极驱动电路包括多个沿第一方向排列的栅极驱动单元,各级第一时序控制端与第二时序控制端分别电连接第一引线端或第二引线端,并通过不同的重置阶段和移位阶段对栅极驱动电路进行第一方向或第二方向的驱动。显示装置包括显示区以及包围所述显示区的边框区,其至少一侧的所述边框区设置本发明提供的栅极驱动电路。采用本发明的栅极驱动单元、栅极驱动电路及其驱动方法、显示装置可以减少器件数量,有利于窄边框的实现。

Description

栅极驱动单元、栅极驱动电路及驱动方法、显示装置
技术领域
本发明涉及一种驱动装置,特别涉及一种显示器驱动电路中的栅极驱动单元、栅极驱动电路及其驱动方法、以及包含此栅极驱动电路的显示装置。
背景技术
近些年来,有源矩阵型显示装置得到普及,在现有技术中,显示装置中包括多个扫描线(栅极线)、多个信号线(数据线)、扫描线(栅极线)驱动电路和信号线(数据线)驱动电路。各驱动电路位于显示装置的边框区域,一由多个晶体管构成。如图1所示,驱动电路包括第一至第九晶体管、第一电容和第二电容。其中,第四晶体管和第五晶体管的栅极与重置端电连接,在重置阶段,第四晶体管用于重置电路,第五晶体管用于稳定电路的输出。使用双晶体管进行reset保证了在重置阶段的电路的稳定性,但使用双晶体以及附带走线所占用空间也不可小觑,因此晶体管的数量严重制约的驱动电路的减小,从而制约了显示屏边框减小
发明内容
本发明的实施例所要解决的技术问题是现有技术的内部器件数目较多,不利于减小边框宽度的问题。
为了解决上述技术问题,本发明的实施例提供一种栅极驱动单元,包括:第一晶体管、第二、第三、第四、第五、第六、第七及第八晶体管、第一电容和第二电容;其中,
所述第一晶体管的栅极电连接第一输入端,所述第一晶体管的第一极电连接第一扫描控制信号端;所述第一晶体管的第二极电连接所述第二晶体管的第二极;
所述第二晶体管的栅极电连接第二输入端,所述第二晶体管的第一极电连接第二扫描控制信号端;
所述第三晶体管的栅极电连接所述第一电容的第二极,所述第三晶体管的第一极电连接第一电位,所述第三晶体管的第二极电连接所述第一晶体管和所述第二晶体管的第二极;
所述第四晶体管的栅极电连接重置信号端;所述第四晶体管的第一极电连接所述第一电位,所述第四晶体管的第二极电连接所述第一晶体管和所述第二晶体管的第二极;
所述第五晶体管的栅极电连接所述第一晶体管和所述第二晶体管的第二极,所述第五晶体管的第一极电连接所述第一电位,所述第五晶体管的第二极电连接所述第一电容的第二极;
所述第六晶体管的栅极电连接所述第一电容的第二极,所述第六晶体管的第一极电连接所述第一电位,所述第六晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第七晶体管的栅极电连接第二时序控制信号端;所述第七晶体管的第一极电连接所述第一电位,所述第七晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第八晶体管的栅极电连接所述第一晶体管和所述第二晶体管的第二极;所述第八晶体管的第一极电连接第一时序控制信号端,所述第八晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第一电容的第一极电连接所述第八晶体管的第一极;所述第一电容的第二极电连接所述第三晶体管的栅极;
所述第二电容的第一极电连接所述第一晶体管和所述第二晶体管的第二极;所述第二电容的第二极电连接所述栅极驱动单元的输出端。
本发明的实施例还提供一种栅极驱动电路,包括多个沿第一方向排列的上述的栅极驱动单元,其中,
沿所述第一方向排列的前一级栅极驱动单元的输出端电连接后一级栅极驱动单元第一输入端,沿所述第一方向排列的前一级栅极驱动单元的第二输入端电连接后一级移位寄存单元输出端;
沿所述第一方向排列的奇数级栅极驱动单元的第一时序控制信号端彼此电连接,偶数级栅极驱动单元的第二时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第一时序控制信号端与所述偶数级栅极驱动单元的第二时序控制信号端电连接至第一引线端;
所述奇数级栅极驱动单元的第二时序控制信号端彼此电连接,所述偶数级栅极驱动单元的第一时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第二时序控制信号端与所述偶数级栅极驱动单元的第一时序控制信号端电连接至第二引线端。
本发明实施例提供的栅极驱动单元以及栅极驱动电路,在保证了重置阶段电路稳定性的同时,减少了一个晶体管,从而减小了栅极驱动单元以及栅极驱动电路占用的面积,有效地减小了边框宽度。
本发明实施例还提供一种栅极驱动电路的驱动方法,包括重置阶段和移位阶段,其中,
重置阶段时,所述重置信号端、所述第一引线端以及所述第二引线端接入重置信号;
移位阶段时,所述第一引线端接入第一时钟信号,所述第二引线端接入所述第二时钟信号。
本发明实施例提供栅极驱动电路的驱动方法,通过在不同阶段为第一引线端和第二引线端接入对应的信号,以在重置阶段通过第一引线端和第二引线端电连接的时序信号控制端口接入重置信号来重置并稳定电路,在移位阶段通过第一引线端和第二引线端电连接的时序信号控制端口接入时钟信号来实现各栅极驱动单元的移位功能,此种智能接入信号的方法不需要使用额外的晶体管,有效地减小了栅极驱动电路的面积,减小了边框宽度。
本发明实施例还提供一种栅极驱动电路的驱动方法,包括重置阶段和移位阶段:
重置阶段时,所述重置信号端接入重置信号;
移位阶段时,所述第一时钟信号端接入第一时钟信号,所述第一时钟信号端接入所述第二时钟信号。
本发明实施例还提供的一种栅极驱动电路的驱动方法,通过加入信号转换单元转换时钟信号以提供在不同阶段为第一引线端和第二引线端接入对应的信号,无需单独分阶段给第一引线端和第二引线端接入不同的信号,操作更加简单便利;并且采用此种驱动方法,通过提供一个信号转换单元即可在每级栅极驱动电路中减少一个晶体管,有效地减小了栅极驱动电路的面积,减小了边框宽度。
本发明实施例还提供一种显示装置,包括显示区以及包围所述显示区的边框区,其中,所述显示区至少一侧的所述边框区设置本发明实施例提供的栅极驱动电路。
本发明实施例提供的显示装置,其边框区域的栅极驱动电路的面积更小,有效地减小了显示装置的边框宽度。另外在边框宽度有限的情况下,采用本发明实施例提供的显示装置更有助于实现更高的分辨率。
附图说明
图1为现有技术中的栅极驱动单元的电路图;
图2为本发明实施例提供的一种栅极驱动单元的电路图
图3为图2中栅极驱动单元的一种工作时序图;
图4为本发明实施例提供的一种栅极驱动电路的结构示意图;
图5为图4中栅极驱动电路沿第一方向扫描时的工作时序图;
图6为图4中栅极驱动电路沿第二方向扫描时的工作时序图;
图7为本发明实施例提供的另一种栅极驱动电路的结构示意图;
图8为图7中栅极驱动电路的信号转换单元的电路图
图9为图7中栅极驱动电路沿第一方向扫描时的工作时序图;
图10为图7中栅极驱动电路沿第二方向扫描时的工作时序图;
图11为本发明实施例提供的一种显示装置的俯视图;
图12为本发明实施例提供的另一种显示装置的俯视图
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
本发明提供一种栅极驱动单元,如图2所示,栅极驱动单元包括第一晶体管至第八晶体管T1~T8、第一电容C1和第二电容C2。
所述第一晶体管T1的栅极电连接第一输入端Gn-1/STV1,所述第一晶体管T1的第一极电连接第一扫描控制信号端DIR1;所述第一晶体管T1的第二极电连接所述第二晶体管T2的第二极至P点。
所述第二晶体管T2的栅极电连接第二输入端Gn+1/STV2,所述第二晶体管的第一极电连接第二扫描控制信号端DIR2。
第一扫描信号控制端DIR1和第二扫描控制信号端DIR2用于控制第一输入端Gn-1/STV1或第二输入端Gn+1/STV2的信号接入电路,即实现电路在两种扫描方式下切换,当应用到显示装置时,可以实现双向选择扫描。
请继续参考图2,所述第三晶体管T3的栅极电连接所述第一电容C1的第二极,即电路中的Q点;所述第三晶体管T2的第一极电连接第一电位V1,所述第三晶体管T3的第二极电连接所述第一晶体管T1和所述第二晶体管T2的第二极T2,即电路中的P点。
所述第四晶体管T4的栅极电连接重置信号端Reset;所述第四晶体管T4的第一极电连接第一电位V1,所述第四晶体管T4的第二极电连接所述第一晶体管T1和所述第二晶体管T2的第二极,即电路中的P点。第四晶体管被重置信号控制以在移位阶段开始前重置电路。
所述第五晶体管T5的栅极电连接所述第一晶体管T1和所述第二晶体管T2的第二极,即电路中的P点;所述第五晶体管T5的第一极电连接第一电位V1,所述第五晶体管T2的第二极电连接所述第一电容C1的第二极,即电路中的Q点。
所述第六晶体管T6的栅极电连接所述第一电容C1的第二极,即电路中的Q点;所述第六晶体管T6的第一极电连接第一电位V1,所述第六晶体管的第二极电连接所述栅极驱动单元的输出端Gn。
所述第七晶体管T7的栅极电连接第二时序控制信号端F1;所述第七晶体管T7的第一极电连接第一电位V1,所述第七晶体管T7的第二极电连接所述栅极驱动单元的输出端Gn。
所述第八晶体管T8的栅极电连接所述第一晶体管T1和所述第二晶体管T2的第二极,即电路中的P点;所述第八晶体管T8的第一极电连接第一时序控制信号端F1,所述第八晶体管T8的第二极电连接所述栅极驱动单元的输出端Gn。
所述第一电容C1的第一极电连接所述第八晶体管T1的第一极,即第一时序控制信号端F1;所述第一电容C2的第二极电连接所述第三晶体管T3的栅极,即电路中的Q点。
所述第二电容C2的第一极电连接所述第一晶体管T1和所述第二晶体管T2的第二极,即电路中的P点;所述第二电容C2的第二极电连接所述栅极驱动单元的输出端Gn。
进一步,上述第一至第八晶体管T1~T8为N型晶体管(NMOS),第一电位V1为低电平电位。
本发明实施例提供的上述栅极驱动单元,在重置阶段可为第一时序信号控制端F1和第二时序信号控制端F2接入重置信号,即在第四晶体管T4打开、电路进行重置时,接入重置信号。在重置阶段完成后,即第四晶体管T4关闭后第一时序控制信号端F1接入第一时钟信号第一时序控制信号端F1接入第一时钟信号,第二时钟信号为第一时钟信号的反向信号。
在第一时序控制信号端F1与第二时序控制信号端F2切换重置信号与时钟信号时可以立即切换,也可具有一定的空白阶段。如图3所示,在一帧中的重置阶段R时,重置信号端Reset、第一时序信号控制端F1和第二时序信号控制端F2都接入重置信号;在一帧中的移位阶段S时,第一时序控制信号端F1接入第一时钟信号、第一时序控制信号端F1接入第一时钟信号,且第一时钟信号和第二时钟信号互为反向信号。而重置阶段R与移位阶段S中有一定的空白区,此时重置信号端Reset、第一时序信号控制端F1和第二时序信号控制端F2都接入低电平电位。在本发明的其他实施例中,也可没有此空白区,即重置阶段R结束后立即进入移位阶段S。
图3示出了图2中栅极驱动单元各端口的一种时序图,即当第一扫描控制端DIR1接入高电平电位、第二扫描控制端DIR2接入低电平电位、第一电位V1为低电平电位时的时序图,即将第一输入端Gn-1/STV1的信号接入电路。在本发明的其他实施例中,也可为第一扫描控制端DIR1接入低电平电位、第二扫描控制端DIR2接入高电平电位,即将第二输入端Gn+1/STV2的信号接入电路。
请继续参考图3,在重置阶段R时,重置信号端Reset、第一时序信号控制端F1和第二时序信号控制端F2都接入重置信号,此时重置信号为高电平电位。此时第四晶体管T4打开、第七晶体管T7打开。第四晶体管T4将第一电位V1接入的低电平电位接入电路P点,电路进行重置。第七晶体管T7将第一电位V1接入的低电平电位接入栅极驱动单元的输出端Gn。第一电容C1的第一极电连接第一时序信号控制端F1,此时为高电平电位,第一电容C1开始充电。
在移位阶段S时,第一时序信号控制端F1接入第一时钟信号、第二时序信号控制端F2接入第二时钟信号,第一输入端Gn-1/STV1接入输入信号,此时为高电平电位。第一晶体管T1打开,将第一扫描控制端DIR1的高电平电位接入P点。第八晶体管T8打开,将第一时序信号控制端F1接入的第一时钟信号接入栅极驱动单元的输出端Gn;同时,第二时序信号控制端F2接入的第二时钟信号接入第七晶体管T7的栅极,此时第二时钟信号为高电平电位,第七晶体管T7打开,将第一电位V1接入的低电平电位传输至栅极驱动单元的输出端Gn。此时第一时钟信号和第一电位均为低电平电位,从而栅极驱动单元的输出端Gn输出低电平电位。第二电容C2的第一极电连接P点,为高电平电位,第二电容C2的第二极电连接栅极驱动单元的输出端Gn,为低电平电位,第二电容C2充电。。
继续参考图3中的移位阶段S,当第一输入端Gn-1/STV1接入的输入信号变为低电平电位时,第一晶体管T1关闭,P点由于第二电容C2的放电持续保持高电平电位,第八晶体管T8打开将第一时序信号控制端F1接入的第一时钟信号接入栅极驱动单元的输出端Gn;同时,第二时序信号控制端F2接入的第二时钟信号接入第七晶体管T7的栅极,此时第二时钟信号为低电平电位,第七晶体管T7关闭,不影响栅极驱动单元的输出端Gn的输出;同时Q点保持低电平电位,第三晶体管T3和第六晶体管T6关闭,也不影响栅极驱动单元的输出端Gn的输出;此时第一时钟信号为高电平电位,从而栅极驱动单元的输出端Gn输出高电平电位,即栅极驱动单元在移位阶段S将输入信号的高电平电位平移至输出端Gn输出。
本发明实施例提供的栅极驱动单元与现有技术相比,在保证了重置阶段电路稳定性的同时,减少了一个晶体管,不仅简化了电路结构,还减小了栅极驱动单元以及栅极驱动电路占用的面积,有效地减小了边框宽度。
本发明实施例还提供一种栅极驱动电路,包括多个沿第一方向排列的本发明实施例提供的栅极驱动单元,以三个栅极驱动单元为例,对本发明提供的一种栅极驱动电路进行说明。
沿所述第一方向排列的前一级栅极驱动单元的输出端电连接后一级栅极驱动单元第一输入端,沿所述第一方向排列的前一级栅极驱动单元的第二输入端电连接后一级移位寄存单元输出端。在图4中,沿第一方向排列的三个栅极驱动单元分别为P1、P2、P3。
第一级栅极驱动单元P1的输出端G1电连接第二级栅极驱动单元P2的第一输入端P2-IN1,第二级栅极驱动单元P2的输出端G2电连接第三级栅极驱动单元P3的第一输入端P3-IN1。即沿第一方向各级栅极驱动单元的输出端分别与后一级的栅极驱动单元的第一输入端电连接,使驱动信号沿第一方向逐级传递。
第一级栅极驱动单元P1的第二输入端P1-IN2电连接第二级栅极驱动单元P2的输出端G2,第二级栅极驱动单元P2的第二输入端P2-IN2电连接第三级栅极驱动单元P3的输出端G3。即沿第一方向各级栅极驱动单元的输出端分别与前一级的栅极驱动单元的第二输入端电连接,使驱动信号沿第一方向的反方向逐级传递。
沿所述第一方向排列的奇数级栅极驱动单元的第一时序控制信号端彼此电连接,偶数级栅极驱动单元的第二时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第一时序控制信号端与所述偶数级栅极驱动单元的第二时序控制信号端电连接至第一引线端。请继续参考图4,沿第一方向的第一级栅极驱动单元P1和第三级栅极驱动单元P3的第一时序控制信号端彼此电连接,沿第一方向的第二级栅极驱动单元P2的第二时序控制信号端与第一级栅极驱动单元P1和第三级栅极驱动单元P3的第一时序控制信号端电连接至第一引线端L1。
所述奇数级栅极驱动单元的第二时序控制信号端彼此电连接,所述偶数级栅极驱动单元的第一时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第二时序控制信号端与所述偶数级栅极驱动单元的第一时序控制信号端电连接至第二引线端。请继续参考图4,沿第一方向的第一级栅极驱动单元P1和第三级栅极驱动单元P3的第二时序控制信号端彼此电连接,沿第一方向的第二级栅极驱动单元P2的第一时序控制信号端与第一级栅极驱动单元P1和第三级栅极驱动单元P3的第二时序控制信号端电连接至第二引线端L2。
图5和图6示出了图4中栅极驱动电路的时序图,第一控制端DIR1接入第一扫描控制信号,所述第二控制端DIR2接入第二扫描控制信号,第一电位V1为低电平电位;栅极驱动电路可按第一方向或第二方向驱动,第二方向为所述第一方向的反方向。
图5为沿第一方向驱动的时序图,如图5所示,第一扫描控制端DIR1接入高电平电位,第二扫描控制端DIR2接入低电平电位,各级栅极驱动单元的第一晶体管打开以接入每级栅极驱动单元的初始信号。在重置阶段R,重置信号端Reset、第一引线端L1以及第二引线端L2接入重置信号;如前述图3中对重置阶段R的描述,此时重置信号为高电平电位,各级栅极驱动单元的第四晶体管T4打开,整个栅极驱动电路进行重置,各级栅极驱动单元的输出端均输出低电平电位。
在移位阶段S,第一引线端L1接入第一时钟信号,第二引线端L2接入第二时钟信号,沿第一方向的首个栅极驱动单元的第一输入端接入初始信号,即沿第一方向的第一级栅极驱动单元P1的第一输入端P1-IN1接入初始信号,初始信号为高电平电位时,如前述图3中对移位阶段S的描述,沿第一方向的第一级栅极驱动单元P1将初始信号的高电平进行平移后输出,即第一级栅极驱动单元P1的输出端G1在初始信号转为低电平时输出高电平电位。按照上述步骤,沿第一方向的第二极栅极驱动单元P2和第三级栅极驱动单元P3依次输出高电平电位,即沿第一方向依次驱动各个栅极驱动单元。
图6为沿第二方向驱动的时序图,如图6所示,第一扫描控制端DIR1接入低电平电位,第二扫描控制端DIR2接入高电平电位,各级栅极驱动单元的第二晶体管打开以接入每级栅极驱动单元的初始信号。在重置阶段R,重置信号端Reset、第一引线端L1以及第二引线端L2接入重置信号;如前述图3中对重置阶段R的描述,此时重置信号为高电平电位,各级栅极驱动单元的第四晶体管T4打开,整个栅极驱动电路进行重置,各级栅极驱动单元的输出端均输出低电平电位。
在移位阶段S,第一引线端L1接入第一时钟信号,第二引线端L2接入第二时钟信号,沿第二方向的首个栅极驱动单元的第二输入端接入初始信号,即沿第二方向的第一级栅极驱动单元P3的第二输入端P3-IN1接入初始信号,初始信号为高电平电位时,区别于前述图3中移位阶段S仅为初始信号接入的端口不同,栅极驱动单元P3内的电路动作与前述图3的移位阶段相同,因此沿第二方向的第一级栅极驱动单元P3将初始信号的高电平进行平移后输出,即栅极驱动单元P3的输出端G3在初始信号转为低电平电位时输出高电平电位。按照上述步骤,沿第二方向的第二极栅极驱动单元P2和第三级栅极驱动单元P1依次输出高电平电位,即沿第二方向依次驱动各个栅极驱动单元。
本发明实施例提供栅极驱动电路的驱动方法,通过在不同阶段为第一引线端和第二引线端接入对应的信号,以在重置阶段通过第一引线端和第二引线端电连接的时序信号控制端口接入重置信号来重置并稳定电路;在移位阶段通过第一引线端和第二引线端电连接的时序信号控制端口接入时钟信号来实现各栅极驱动单元的移位功能,此种智能接入信号的方法不需要使用额外的晶体管,有效地减小了栅极驱动电路的面积,减小了边框宽度。
本发明实施例还提供一种栅极驱动电路,其除包括多个沿第一方向排列的栅极驱动单元以外,还包括一信号转换单元,其信号转换单元与级联栅极驱动单元的连接示意图如图7所示。
如图7所示,栅极驱动单元的各级连接结构与图4相同,其第一引线端L1、第二引线端L2电连接至信号转换单元的两个输出端,信号转换单元还包括第一时钟信号端CLK1、第二时钟信号端CLK2、重置信号端和第一电位。即第一时钟信号端CLK1接入的时钟信号经过信号转换单元的转换直接输出至第一引线端L1,第二时钟信号端CLK2接入的时钟信号经过信号转换单元的转换直接输出到第二引线端L2,从而无需再分阶段给第一引线端L1和第二引线端L2提供不同的信号。
图8示出了图7中信号转换单元的具体电路,如图8所示信号转换单元包括第九至第十四晶体管T9~T14。
所述第九晶体管T9的栅极和第一极电连接所述重置信号端Reset,所述第九晶体管T9的第二极电连接所述第一引线端L1;
所述第十晶体管T10的栅极和第一极电连接所述重置信号端Reset,所述第十晶体管T10的第二极电连接所述第二引线端L2;
所述第十一晶体管T11的栅极和第一极电连接第一时钟信号端CLK1,所述第十一晶体管T11的第二极电连接所述第一引线端L1;
所述第十二晶体管T12的栅极电连接所述第一时钟信号端CLK1,所述第十二晶体管T12的第一极电连接所述第一电位V1,所述第十二晶体管T12的第二极电连接所述第二引线端L2;
所述第十三晶体管T13的栅极电连接第二时钟信号端CLK2,所述第十三晶体管T13的第一极电连接所述第一电位V1,所述第十三晶体管T13的第二极电连接所述第一引线端L1;
所述第十四晶体管T14的栅极和第一极电连接所述第二时钟信号端CLK2,所述第十四晶体管T14的第二极电连接所述第二引线端L2。
进一步所述第九至第十四晶体管T9~T14为N型晶体管(NMOS),所述第一电位为低电平电位。
信号转换单元接入的第一时钟信号和第二时钟信号为低电平电位时,第十一至第十四T11~T14晶体管均关闭,重置信号端Reset接入的重置信号直接输入至第一引线端L1和第二引线端L2;当第一时钟信号和第二时钟信号互为反向信号时,有两种情况:第十一晶体管T11和第十二晶体管T12打开、第十三晶体管T13和第十四晶体管T14关闭;或者第十一晶体管T11和第十二晶体管T12关闭、第十三晶体管T13和第十四晶体管T14打开。当第十一至第十四晶体管T11~T14为N型晶体管时,只有栅极端连接的时序信号为高电平电位的晶体管可以打开,此时第一极与栅极电连接的打开的晶体管可以把高电平电位传输到第一引线端L1或第二引线端L2,另一个第一极电连接至第一点位的晶体管将第一电位的低电平电位传输到另一个引线端,此时等同于低电平的时钟信号也传输到了第一引线端L1或第二引线端L2。
当第一时钟信号为低电平电位,第二时钟信号为高电平电位时,第十一晶体管T11和第十二晶体管T12打开、第十三晶体管T13和第十四晶体管T14关闭。第十一晶体管T11将第一时钟信号的高电平传输至第一引线端L1,第十二晶体管T12将低电平电位传输至第二引线端L2,等同于将第二时钟信号此时的低电平电位输至第二引线端L2。
当第一时钟信号为高电平电位,第二时钟信号为低电平电位时,第十一晶体管T11和第十二晶体管T12关闭、第十三晶体管T13和第十四晶体管T14打开。第十四晶体管T14将第二时钟信号的高电平传输至第二引线端L2,第十三晶体管T13将低电平电位传输至第一引线端L1,等同于将第一时钟信号此时的低电平电位输至第一引线端L1。
因此采用信号转换单元,仅用提供第一时钟信号和第二时钟信号即可使第一引线端L1和第二引线端L2接入的信号满足电路要求,即无需再分阶段给第一引线端L1和第二引线端L2接入不同的信号。
图9和图10示出了图7中栅极驱动电路的时序图,第一控制端DIR1接入第一扫描控制信号,所述第二控制端DIR2接入第二扫描控制信号,第一电位V1为低电平电位;栅极驱动电路可按第一方向或第二方向驱动,第二方向为所述第一方向的反方向。
图9为沿第一方向驱动的时序图,如图9所示,第一扫描控制端DIR1接入高电平电位,第二扫描控制端DIR2接入低电平电位,各级栅极驱动单元的第一晶体管打开以接入每级栅极驱动单元的初始信号。在重置阶段R,重置信号端Reset;如前述图3中对重置阶段R的描述,此时重置信号为高电平电位,各级栅极驱动单元的第四晶体管T4打开,整个栅极驱动电路进行重置,各级栅极驱动单元的输出端均输出低电平电位。
第一时钟信号端CLK1接入第一时钟信号,第一时钟信号经过信号转换单元提供到第一引线端L1;第二时钟信号端CLK2接入第二时钟信号,第二时钟信号经过信号转换单元提供到第二引线端L2;沿第一方向的首个栅极驱动单元的第一输入端接入初始信号,即沿第一方向的第一级栅极驱动单元P1的第一输入端P1-IN1接入初始信号。初始信号为高电平电位时,如前述图3中对移位阶段S的描述,沿第一方向的第一级栅极驱动单元P1将初始信号的高电平进行平移后输出,即第一级栅极驱动单元P1的输出端G1在初始信号转为低电平时输出高电平电位。按照上述步骤,沿第一方向的第二极栅极驱动单元P2和第三级栅极驱动单元P3依次输出高电平电位,即沿第一方向依次驱动各个栅极驱动单元。
图10为沿第二方向驱动的时序图,如图6所示,第一扫描控制端DIR1接入低电平电位,第二扫描控制端DIR2接入高电平电位,各级栅极驱动单元的第二晶体管打开以接入每级栅极驱动单元的初始信号。在重置阶段R,重置信号端Reset接入重置信号;如前述图3中对重置阶段R的描述,此时重置信号为高电平电位,各级栅极驱动单元的第四晶体管T4打开,整个栅极驱动电路进行重置,各级栅极驱动单元的输出端均输出低电平电位。
在移位阶段S,第一时钟信号端CLK1接入第一时钟信号,第一时钟信号经过信号转换单元提供到第一引线端L1;第二时钟信号端CLK2接入第二时钟信号,第二时钟信号经过信号转换单元提供到第二引线端L2;沿第二方向的首个栅极驱动单元的第二输入端接入初始信号,即沿第二方向的第一级栅极驱动单元P3的第二输入端P3-IN1接入初始信号。初始信号为高电平电位时,区别于前述图3中移位阶段S仅为初始信号接入的端口不同,栅极驱动单元P3内的电路动作与前述图3的移位阶段相同,因此沿第二方向的第一级栅极驱动单元P3将初始信号的高电平进行平移后输出,即栅极驱动单元P3的输出端G3在初始信号转为低电平电位时输出高电平电位。按照上述步骤,沿第二方向的第二极栅极驱动单元P2和第三级栅极驱动单元P1依次输出高电平电位,即沿第二方向依次驱动各个栅极驱动单元。
本发明实施例提供栅极驱动电路的驱动方法,通过加入信号转换单元转换时钟信号以提供在不同阶段为第一引线端和第二引线端接入对应的信号,无需单独分阶段给第一引线端和第二引线端接入不同的信号,操作更加简单便利;并且采用此种驱动方法,通过提供一个信号转换单元即可在每级栅极驱动电路中减少一个晶体管,有效地减小了栅极驱动电路的面积,减小了边框宽度。
本发明还提供一种显示装置,包括显示区以及包围所述显示区的边框区,且显示区至少一侧的所述边框区设置本发明实施例提供的栅极驱动电路。如图11和图12所示,显示装置包括显示区11以及包围所述显示区的边框区12。在图11中显示区11一侧的边框区12设置了栅极驱动电路13,即通过单边进行驱动。在图12中显示区11两侧的边框区12设置了栅极驱动电路13a和13b,即通过双边进行驱动。除单边和双边驱动各设置一个栅极驱动电路外,还可设置多个或在其他侧边的边框区设置栅极驱动电路。
进一步,如图11和图12所示,显示区11包括多条扫描线14、多条数据线15和由扫描线14和数据线15围合而成的阵列型像素区域16,栅极驱动电路13、13a以及13b中每级栅极驱动单元的输出端电连接一条扫描线14。
本发明实施例提供的显示装置,在保证了重置阶段电路稳定性的同时,栅极驱动电路中的每级栅极驱动单元减少了一个晶体管,从而减小了栅极驱动单元以及栅极驱动电路占用的面积,有效地减小了边框宽度。另外在边框宽度有限的情况下,采用本发明实施例提供的显示装置更有助于实现更高的分辨率。
需要说明的是,以上实施例可以互相借鉴、综合使用。本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。

Claims (15)

1.一种栅极驱动单元,包括:第一、第二、第三、第四、第五、第六、第七及第八晶体管、第一电容和第二电容;其中,
所述第一晶体管的栅极电连接第一输入端,所述第一晶体管的第一极电连接第一扫描控制信号端;所述第一晶体管的第二极电连接所述第二晶体管的第二极;
所述第二晶体管的栅极电连接第二输入端,所述第二晶体管的第一极电连接第二扫描控制信号端;
所述第三晶体管的栅极电连接所述第一电容的第二极,所述第三晶体管的第一极电连接第一电位,所述第三晶体管的第二极电连接所述第一晶体管和所述第二晶体管的第二极;
所述第四晶体管的栅极电连接重置信号端;所述第四晶体管的第一极电连接所述第一电位,所述第四晶体管的第二极电连接所述第一晶体管和所述第二晶体管的第二极;
所述第五晶体管的栅极电连接所述第一晶体管和所述第二晶体管的第二极,所述第五晶体管的第一极电连接所述第一电位,所述第五晶体管的第二极电连接所述第一电容的第二极;
所述第六晶体管的栅极电连接所述第一电容的第二极,所述第六晶体管的第一极电连接所述第一电位,所述第六晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第七晶体管的栅极电连接第二时序控制信号端;所述第七晶体管的第一极电连接所述第一电位,所述第七晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第八晶体管的栅极电连接所述第一晶体管和所述第二晶体管的第二极;所述第八晶体管的第一极电连接第一时序控制信号端,所述第八晶体管的第二极电连接所述栅极驱动单元的输出端;
所述第一电容的第一极电连接所述第八晶体管的第一极;所述第一电容的第二极电连接所述第三晶体管的栅极;
所述第二电容的第一极电连接所述第一晶体管和所述第二晶体管的第二极;所述第二电容的第二极电连接所述栅极驱动单元的输出端。
2.如权利要求1所述的栅极驱动单元,其特征在于,所述第一、第二、第三、第四、第五、第六、第七及所述第八晶体管为N型晶体管,所述第一电位为低电平电位。
3.如权利要求1所述的栅极驱动单元,其特征在于,所述第一时序控制信号端和所述第二时序控制信号端在所述第四晶体管导通时接入重置信号;
所述第一时序控制信号端在所述第四晶体管关闭后接入第一时钟信号,所述第二时序控制信号端在所述第四晶体管关闭后接入第二时钟信号;
所述第二时钟信号为所述第一时钟信号的反向信号。
4.一种栅极驱动电路,包括多个沿第一方向排列的如权利要求1所述的栅极驱动单元,其中,
沿所述第一方向排列的前一级栅极驱动单元的输出端电连接后一级栅极驱动单元第一输入端,沿所述第一方向排列的前一级栅极驱动单元的第二输入端电连接后一级移位寄存单元输出端;
沿所述第一方向排列的奇数级栅极驱动单元的第一时序控制信号端彼此电连接,偶数级栅极驱动单元的第二时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第一时序控制信号端与所述偶数级栅极驱动单元的第二时序控制信号端电连接至第一引线端;
所述奇数级栅极驱动单元的第二时序控制信号端彼此电连接,所述偶数级栅极驱动单元的第一时序控制信号端彼此电连接,所述奇数级栅极驱动单元的第二时序控制信号端与所述偶数级栅极驱动单元的第一时序控制信号端电连接至第二引线端。
5.如权利要求4所述的栅极驱动电路,其特征在于,还包括信号转换单元,所述信号转换单元包括第九至第十四晶体管:
所述第九晶体管的栅极和第一极电连接所述重置信号端,所述第九晶体管的第二极电连接所述第一引线端;
所述第十晶体管的栅极和第一极电连接所述重置信号端,所述第十晶体管的第二极电连接所述第二引线端;
所述第十一晶体管的栅极和第一极电连接第一时钟信号端,所述第十一晶体管的第二极电连接所述第一引线端;
所述第十二晶体管的栅极电连接所述第一时钟信号端,所述第十二晶体管的第一极电连接所述第一电位,所述第十二晶体管的第二极电连接所述第二引线端;
所述第十三晶体管的栅极电连接第二时钟信号端,所述第十三晶体管的第一极电连接所述第一电位,所述第十三晶体管的第二极电连接所述第一引线端;
所述第十四晶体管的栅极和第一极电连接所述第二时钟信号端,所述第十四晶体管的第二极电连接所述第二引线端。
6.如权利要求5所述的栅极驱动电路,其特在在于,所述第九晶体管至所述第十四晶体管为N型晶体管,所述第一电位为低电平电位。
7.如权利要求4或5所述的栅极驱动电路,其特征在于,所述第一控制端接入第一扫描控制信号,所述第二控制端接入第二扫描控制信号,控制所述栅极驱动电路沿所述第一方向或第二方向进行扫描;
所述第二方向为所述第一方向的反方向。
8.一种驱动如权利要求4所述栅极驱动电路的方法,包括重置阶段和移位阶段,其中,
重置阶段时,所述重置信号端、所述第一引线端以及所述第二引线端接入重置信号;
移位阶段时,所述第一引线端接入第一时钟信号,所述第二引线端接入所述第二时钟信号。
9.如权利要求8所述的驱动方法,所述移位阶段还包括沿所述第一方向移位阶段:
沿所述第一方向的首个栅极驱动单元的第一输入端接入初始信号。
10.如权利要求8所述的驱动方法,所述移位阶段还包括沿所述第二方向移位阶段:
沿所述第二方向的首个栅极驱动单元的第一输入端接入初始信号。
11.一种驱动如权利要求5所述栅极驱动电路的方法,包括重置阶段和移位阶段:
重置阶段时,所述重置信号端接入重置信号;
移位阶段时,所述第一时钟信号端接入第一时钟信号,所述第一时钟信号端接入所述第二时钟信号。
12.如权利要求11所述的驱动方法,所述移位阶段还包括沿所述第一方向移位阶段:
沿所述第一方向的首个栅极驱动单元的第一输入端接入初始信号。
13.如权利要求11所述的驱动方法,所述移位阶段还包括沿所述第二方向移位阶段:
沿所述第二方向的首个栅极驱动单元的第一输入端接入初始信号。
14.一种显示装置,包括显示区以及包围所述显示区的边框区,
其中,所述显示区至少一侧的所述边框区设置如权利要求4或权利要求5所述的栅极驱动电路。
15.如权利要求14所述的显示装置,其特征在于,所述显示区包括多条扫描线、多条数据线和由所述扫描线和数据线围合而成的阵列型像素区域,每级所述栅极驱动单元的输出端电连接一条扫描线。
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