CN102097132B - 移位寄存器及液晶面板驱动电路 - Google Patents

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Abstract

本发明提出一种移位寄存器及一种使用该移位寄存器的液晶面板驱动电路。该移位寄存器包括多个第一及第二移位寄存单元，相邻二第一移位寄存单元分别接收一第一及第二时钟信号，相邻二第二移位寄存单元分别接收一第三及第四时钟信号；每一移位寄存单元包括一级联数据输入端、一级联数据输出端、一输出端、一反馈端及一复位端，第M个第二及第N个第一移位寄存单元的输出分别反馈至第N+1个第一及第M个第二移位寄存单元的反馈端，第N个第一及第M个第二移位寄存单元的复位端及级联数据输出端分别对应连接于第N+1个第一及第M+1个第二移位寄存单元的输出端及级联数据输入端。该移位寄存器具有输出信号稳定的特点。

Description

移位寄存器及液晶面板驱动电路
技术领域
本发明涉及一种移位寄存器及使用该移位寄存器的液晶面板驱动电路。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFB)液晶显示装置已逐渐成为各种数字产品的标准输出设备，然，其需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示装置的液晶面板需通过一数据驱动电路及一扫描驱动电路以提供所需的扫描信号及显示数据信号。二驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器系由多个移位寄存单元串联而成，每一移位寄存单元的输出信号的稳定性直接影响数据驱动电路或扫描驱动电路输出的显示数据信号或扫描信号的稳定性。然而，由于每一移位寄存单元的输出与其反馈支路之间会构成一回路，当该移位寄存单元承载较大的负载时，用于导通输出晶体管的导通电压会经由该反馈回路漏电，从而导致输出晶体管无法保证正常导通，造成该移位寄存单元的输出不稳定。
发明内容
为了解决现有技术移位寄存器输出不稳定的问题，有必要提供一种输出稳定的移位寄存器，更进一步地，也有必要提供一种扫描信号输出稳定的液晶面板驱动电路。
一种移位寄存器，包括：多个第一移位寄存单元及多个第二移位寄存单元。相邻二第一移位寄存单元分别接收由外部电路提供的一第一时钟信号及一第二时钟信号，该第一时钟信号与该第二时钟信号为相位相反的周期脉冲信号；相邻二第二移位寄存单元分别接收外部电路提供的一第三时钟信号及一第四时钟信号，该第三时钟信号与该第四时钟信号为相位相反的周期脉冲信号，且该第一时钟信号与该第三时钟信号相互间隔半个周期。其中，每一第一移位寄存单元及第二移位寄存单元均包括一级联数据输入端、一级联数据输出端、一用于输出移位信号的输出端、一反馈端及一复位端，第M个第二位移寄存单元输出的移位信号反馈至第N+1个第一移位寄存单元之反馈端，第N个第一位移寄存单元输出的移位信号反馈至第M个第二移位寄存单元之反馈端，该第N个第一移位寄存单元的复位端及级联数据输出端分别与该第N+1个第一移位寄存单元的输出端及级联数据输入端相连，第M个第二移位寄存单元的复位端及级联数据输出端分别与该第M+1个第二移位寄存单元的输出端及级联数据输入端相连，其中，N取自然数，M＝N，当该第N个第一移位寄存单元的级联数据输入端接收到的一起始电压时，该第N个第一移位寄存单元的输出端输出与该第一时钟信号同步的移位信号，而该第N+1个第一移位寄存单元输出与该第二时钟信号同步的移位信号，同时，该第N个第一移位寄存单元的复位端依据该第N+1个第一移位寄存单元的移位信号控制该第N个第一移位寄存单元的输出信号是否复位；当该第M个第二移位寄存单元的级联数据输入端接收到一起始电压信号时，该第M个第二移位寄存单元输出与该第三时钟信号同步的移位信号，而该第M+1个第二移位寄存单元输出与该第四时钟信号同步的移位信号，同时，该第M个第二移位寄存单元的复位端依据该第M+1个第二移位寄存单元的移位信号控制该第M个第二移位寄存单元的输出信号是否复位。
一种液晶面板驱动电路，其可利用上述移位寄存器为相应的像素电极提供扫描信号。其中，多个第一移位寄存单元依序输出的移位信号可经由奇数行的扫描线向像素电极提供扫描信号，同时该多个第二移位寄存单元依序输出的移位信号可经由偶数行的扫描线向像素电极提供扫描信号。另外，该液晶面板驱动电路也可仅利用该多个第一移位寄存单元或多个第二移位寄存单元所输出的移位信号依序经由该多条扫描线向像素电极提供扫描信号。
相较于现有技术，上述的移位寄存器在实现移位功能的同时，由于第M个第二移位寄存单元的移位信号反馈至该第N+1个第一移位寄存单元的反馈端，第N个第一移位寄存单元的移位信号反馈至第M个第二移位寄存单元的反馈端，即便该第N+1个第一移位寄存单元及该M个第二移位寄存单元承接较大的负载，但用于控制相应输出晶体管不受反馈支路的影响，从而使相应的第一或第二移位寄存单元输出稳定。更进一步地，该液晶面板驱动电路的扫描驱动电路利用该上述移位寄存器来提供扫描信号，故该驱动电路输出的扫描信号的稳定性也较高。
附图说明
图1是本发明移位寄存器一较佳实施方式的结构框图。
图2是图1所示的移位寄存器的第一移位寄存单元及第二移位寄存单元一较佳实施方式的具体电路结构图。
图3是图2所示第一移位寄存单元、第二移位寄存单元及后一个第一移位寄存单元的时序波形图。
图4是本发明液晶面板驱动电路的一较佳实施方式的结构框图。
主要元件符号说明
移位寄存器            10
第一移位寄存单元      12、12A、12B
第二移位寄存单元     14、14A、14B
级联数据输入端       LIN
级联数据输出端       LOUT
反馈端               FB
复位端               RE
输出端               OUT、125、325
开启信号             STV
第一时钟信号         CK1
第二时钟信号         CK2
第三时钟信号         CK3
第四时钟信号         CK4
截止电压             VGL
输出晶体管           M11、M21、M31、M41
复位晶体管           M12、M22、M32
下拉晶体管           M13、M23、M14、M24、M34、M44
第一晶体管           M15、M25、M35
级联控制晶体管       M16、M26、M36、M46
反馈开关             M17、M27、M37、M47
第二晶体管           M18、M28、M38、M48
逻辑输出控制模块     121、221、321
下拉信号控制模块     123、223
控制输入端           128、228
控制输出端           129
节点                 t11、t31
节点电压             Vt11、Vt31
电容                 C1、C2、C3、C4
寄生电容             Cgs
液晶面板驱动电路     60
扫描驱动电路         62
数据驱动电路         64
液晶面板        80
驱动阵列        82
扫描线          821
数据线          822
像素区域        P
像素电极        823
开关元件        824
第一移位信号    Vout1、Vout3、Vout5、Vout(2N-1)、Vout(2N+1)、Vout(2N+3)
第二移位信号    Vout2、Vout4、Vout6、Vout2(M-1)、Vout2M、Vout2(M+1)、Vout2(M+2)
具体实施方式
请参阅图1，是本发明移位寄存器一较佳实施方式的结构框图。该移位寄存器10包括多个第一移位寄存单元12及多个第二移位寄存单元14。该多个第一移位寄存单元12可依序输出多个第一移位信号Vout1、Vout3、Vout5……Vout(2N-1)、Vout(2N+1)、Vout2N+3)……(N取自然数)。而该多个第二移位寄存单元14可依序输出多个第二移位信号Vout2、Vout4、Vout6……Vout2(M-1)、Vout2M、Vout2(M+1)、Vout2(M+2)……(M＝N)。其中，第N个第一移位寄存单元12输出的第一移位信号Vout(2N-1)与第M个第二移位寄存单元14输出的第二移位信号Vout2M相差半个周期，而第N个移位寄存单元输出的第一移位信号Vout(2N-1)与第N+1个移位寄存单元输出的第一移位信号Vout(2N+1)相差一个周期。
每一第一移位寄存单元12及每一第二移位寄存单元14具有相类似的电路结构，均包括一级联数据输入端LIN、一级联数据输出端LOUT、一反馈端FB、一复位端RE及一输出端OUT。相邻二第一移位寄存单元12或相邻二第二移位寄存单元14接收不同的时钟信号，为方便理解，以第N个及第N+1个第一移位寄存单元12、第M个及第M+1个第二移位寄存单元14为例进行说明。
该第N个第一移位寄存单元12接收一第一时钟信号CK1，该第一时钟信号CK1可驱动控制该第N个第一移位寄存单元12。该第N个第一移位寄存单元12的级联数据输入端LIN与第N-1个第一移位寄存单元12的级联数据输出端LOUT相连，级联数据输出端LOUT与第N+1个第一移位寄存单元12的级联数据输入端LIN相连，反馈端FB接收来自第M 1个第二移位寄存单元14的输出端OUT输出的第二移位信号Vout2(M-1)，复位端RE接收来自第N+1个第一移位寄存单元12的输出端OUT输出的第一移位信号Vout(2N+1)。该第N+1个移位寄存单元12则接收一可驱动控制该第N+1个第一移位寄存单元12的第二时钟信号CK2，且该第二时钟信号CK2与该第一时钟信号CK1为相位相反的周期性脉冲信号。更进一步地，该第N+1个第一移位寄存单元12接收一第三时钟信号CK3及该第一时钟信号CK1，该第N个第一移位寄存单元12还接收一第四时钟信号CK4及该第二时钟信号CK2，其中，该第一及第二时钟信号CK1、CK2分别用于控制第N+1个及第N个第一移位寄存单元12的输出达到快速复位。该第三及第四时钟信号CK3、CK4分别作为该第N+1个及第N个第一移位寄存单元12的反馈控制信号。另外，首个第一移位寄存单元12的级联数据输入端LIN及尾个第一移位寄存单元12的级联数据输出端LOUT均接收一自外部电路发出的开启信号STV。
该第M个第二移位寄存单元14接收一第三时钟信号CK3，该第三时钟信号CK3可驱动控制该第M个第二移位寄存单元14。该第M个第二移位寄存单元14的级联数据输入端LIN与第M-1个第二移位寄存单元14的级联数据输出端LOUT相连，级联数据输出端LOUT与第M+1个第二移位寄存单元14的级联数据输入端LIN相连，反馈端FB接收来自第N个第一移位寄存单元12的输出端OUT输出的第一移位信号Vout(2N-1)，复位端RE接收来自第M+1个第二移位寄存单元14的输出端OUT输出的第二移位信号Vout2(M+1)。该第M+1个第二移位寄存单元14则接收一可驱动控制该第M+1个第二移位寄存单元14的第四时钟信号CK4。更进一步地，该第M+1个第二移位寄存单元14还接收该第三时钟信号CK3及该第二时钟信号CK2，该第M个第二移位寄存单元14还接收该第四时钟信号CK4及该第一时钟信号CK1，其中，该第三及第四时钟信号CK3、CK4对应控制该第M+1及第M个第二移位寄存单元14的输出达到快速复位。该第一及第二时钟信号CK1、CK2分别作为该第M个及第M+1个第二移位寄存单元14的反馈控制信号。另外，首个第二移位寄存单元14的级联数据输入端LIN及尾个第二移位寄存单元14的级联数据输出端LOUT也接收该开启信号STV。
当该第N个第一移位寄存单元12的级联数据输入端LIN接收到一高电平的起始电压时，如：首个第一移位寄存单元12接收到的开启信号STV为高电平时，或第N-1个第一移位寄存单元12的级联数据输出端LOUT输出高电平至该第N个第一移位寄存单元12的级联数据输入端LIN时，该第N个第一移位寄存单元12的输出端OUT输出该第一移位信号Vout(2N-1)，而该第N+1个第一移位寄存单元12输出与该第一移位信号Vout(2N-1)相隔一个周期的第一移位信号Vout(2N+1)。当该第N个第一移位寄存单元12的复位端RE接收到该第N+1个第一移位寄存单元12输出的第一移位信号Vout(2N+1)时，该第N个第一移位寄存单元12的输出信号降为低电平，即对输出进行复位。当该第M个第二移位寄存单元14的级联数据输入端LIN接收到一高电平的起始电压时，如：首个第二移位寄存单元14接收到的开启信号STV为高电平，或第M-1个第二移位寄存单元14的级联数据输出端LOUT输出高电平至该第M个第二移位寄存单元14的级联数据输入端LIN时，该第M个第二移位寄存单元14的输出端OUT输出第二移位信号Vout2M，而该第M+1个第二移位寄存单元14输出与该第二移位信号Vout2M相隔一个周期的第二移位信号Vout2(M+1)。当该第M个第二移位寄存单元14的复位端RE接收到该第M+1个第二移位寄存单元14输出的第二移位信号Vout2(M+1)时，该第M个第二移位寄存单元14的输出复位。
请参阅图2，是图1所示的移位寄存器10的第一移位寄存单元12及第二移位寄存单元14一较佳实施方式的具体电路结构图，其中，图2中仅示当N＝1与2，M＝1与2时，第一移位寄存单元12及第二移位寄存单元14的具体电路结构，为方便描述，该四个移位寄存单元分别记为第一移位寄存单元12A及12B，第二移位寄存单元14A及14B。
第一移位寄存单元12A包括一输出晶体管M11，一逻辑输出控制模块121、一反馈开关M17、一复位晶体管M12、二下拉晶体管M13及M14、及一下拉信号控制模块123。
该逻辑输出控制模块121由多个晶体管构成，其包括一第一晶体管M15及一级联控制晶体管M16。该第一晶体管M15的源极作为该第一移位寄存单元12A的级联数据输入端LIN，从而接收该开启信号STV，该栅极与该源极相连，该漏极作为该逻辑输出控制模块121的输出端125。该级联控制晶体管M16的栅极连接于该第一晶体管M15的漏极，源极连接至该输出晶体管M11的源极，漏极作为该第一移位寄存单元12A的级联数据输出端LOUT。
该输出晶体管M11包括一控制端126、一源极及一漏极，该控制端126连接于该逻辑输出控制模块121的输出端125，该源极接收用于驱动该第一移位寄存单元12A的该第一时钟信号CK1，漏极作为该第一移位寄存单元12A的输出端OUT。该逻辑输出控制模块121的输出信号用于控制该输出晶体管M11的导通与截止，当该输出晶体管M11导通时，与该第一时钟信号CK1同步的电信号经由该输出晶体管M11自该输出端OUT输出，从而输出首个第一移位信号Vout1。该输出电晶体M11具有较该第一移位寄存单元12A的其他电晶体更大的寄生电容Cgs。
该反馈开关M17可为一三端晶体管，其栅极连接该第四时钟信号CK4，源极作为该第一移位寄存单元12A的反馈端FB，该反馈端FB接收该开启信号STV，漏极连接于该输出晶体管M11的控制端126。
该复位晶体管M12的栅极作为该第一移位寄存单元12A的复位端RE，源极与该逻辑输出控制模块121的输出端125，漏极接收一低电平的截止电压VGL。
该二下拉晶体管M13及M14连接于该输出晶体管M11的漏极与一截止电压VGL之间。该下拉信号控制电路123输出的控制信号控制该下拉晶体管M13的导通与截止，该第二时钟信号CK2用于控制该下拉晶体管M14的导通与截止。当该二下拉晶体管M13、M14导通时，该第一移位寄存单元12A输出的第一移位信号Vout1由高电平拉低为低电平，即不再输出该第一移位信号Vout1。
该下拉信号控制电路123接收该第一时钟信号CK1，其包括一控制输入端128、一控制输出端129、一第二晶体管M18及一电容C1。该第二晶体管M18的栅极即作为该控制输入端128，其连接至该级联控制晶体管M16的漏极，并依据该漏极的输出信号，控制该控制输出端129的输出信号是否导通该下拉晶体管M13；该第二晶体管M18的源极经由该电容C1接收该第一时钟信号CK1，同时该源极也作为该控制输出端129。
第二移位寄存单元14A、第一移位寄存单元12B及第二移位寄存单元14B，与该第一移位寄存单元12A的结构基本相同，其区别如框图图1及具体电路图图2所示，包括：
第二移位寄存单元14A的输出晶体管M21及级联控制晶体管M26的源极接收该第三时种信号CK3，其反馈开关M27的栅极接收该第一时钟信号CK1，第二晶体管M28的源极经由电容C2接收该第三时种信号CK3，下拉晶体管M24的栅极接收该第四时种信号CK4，该第二移位寄存单元14A输出一与该第一移位寄存单元12A相差半个时钟周期的第二移位信号Vout2。
第一移位寄存单元12B的输出晶体管M31及级联控制晶体管M36的源极接收该第二时种信号CK2，其反馈开关M37的栅极接收该第一时钟信号CK1，第二晶体管M28的源极经由电容C3接收该第二时种信号CK2，下拉晶体管M34的栅极接收该第一时钟信号CK1，该第一移位寄存单元12B输出一与该第一移位寄存单元12A相差一个时钟周期的第一移位信号Vout3。
第二移位寄存单元14B的输出晶体管M41及级联控制晶体管M46的源极接收该第四时种信号CK4，其反馈开关M47的栅极接收该第二时钟信号CK2，第二晶体管M48的源极经由电容C4接收该第四时种信号CK4，下拉晶体管M44的栅极接收该第三时种信号CK3，该第二移位寄存单元14B输出一与该第一移位寄存单元12A相差一个半时钟周期的第二移位信号Vout4。
此后各第一移位寄存单元12及第二移位寄存单元14的电连接关系与该四个移位寄存单元12A、12B、14A及14B相同，故不再累述。
请一并参阅图3，是图2所示第一移位寄存单元12A、第二移位寄存单元14A及第一移位寄存单元12B的时序波形图，其中，Vt11表示该第一移位寄存单元12A的逻辑输出控制电路121的输出端125与其输出晶体管M11的控制端126相连接的节点t11处的节点电压波形；Vt31表示该第一移位寄存单元12B的逻辑输出控制电路321的输出端325与其输出晶体管M31的控制端326相连接的节点t31处的节点电压波形；Vout1、Vout2及Vout3依次分别表示该第一移位寄存单元12A、第二移位寄存单元14A、及第一移位寄存单元12B所输出的相应移位信号的波形。
工作初始，即P1时段，该开启信号STV为高电平，该第一至第四时钟信号CK1~CK4的电平分别为低电平、高电平、低电平及高电平，则：
对于该第一移位寄存单元12A，其第一晶体管M15导通，逻辑输出控制模块121输出一高电平，即节点t11输出高电平，此时节点电压Vt11记为VGH，该输出晶体管M11正向偏置导通，且其寄生电容Cgs开始储能直至等于该高电平，级联控制晶体管M16也导通，然而由于用于驱动该第一移位寄存单元12A的第一时钟信号CK1为低电平，故输出端OUT及该级联数据输出端LOUT均维持低电平输出。
对于第二移位寄存单元14A，其第一晶体管M25导通，该输出晶体管M21正向偏置导通，其寄生电容Cgs储能，级联控制晶体管M26导通，然而由于用于驱动该第二移位寄存单元14A的第三时钟信号CK3为低电平，故输出端OUT及该级联数据输出端LOUT均维持低电平输出。
由于第一及第二移位寄存单元12A、14A的级联数据输出端LOUT均为低电平输出，故后一个第一及第二移位寄存单元12B、14B也维持低电平输出。
进入P2时段，第一时钟信号CK1由低电平跳变为高电平，第二时钟信号CK2由高电平跳变为低电平时，该第三时钟信号CK3维持低电平，第四时钟信号CK4维持高电平，则：
对于第一移位寄存单元12A而言，由于受该输出晶体管M11的寄生电容Cgs的储能影响，使该节点电压Vt11上升为2VGH，该输出晶体管M11及该级联控制晶体管M16均正向偏置导通，则输出端OUT输出高电平的第一移位信号Vout1，输出电压为VGH，级联数据输出端LOUT也输出一高电平。该下拉信号控制电路123的控制输入端128因接收到该级联数据输出端LOUT输出的高电平而使第二晶体管M18导通，则第一时钟信号CK1对电容C1充电，该下拉信号控制电路123的控制输出端129输出低电平，从而使下拉晶体管M13截止。同时，由于第二时钟信号CK2也为低电平，下拉晶体管M14截止，故下拉晶体管M13、M14不影响该第一移位信号Vout1。由于反馈开关M17的漏极电压为2VGH，使该反馈开关M17反向偏置而截止，其不影响节点电压Vt11，也不影响输出的第一移位信号Vout1的电压。
同时，由于用于驱动第二移位寄存单元14A的第三时钟信号CK3维持低电平，故该第二移位寄存单元14A维持低电平输出。
对于第一移位寄存单元12B而言，其级联数据输入端LIN接收到第一移位寄存单元12A的级联数据输出端LOUT输出的高电平，则第一晶体管M35导通，逻辑输出控制模块321输出高电平导通输出晶体管M31及M36，然而由于用于驱动该第一移位寄存单元12B的第二驱动信号CK2为低电平，故输出端OUT维持低电平输出，则该第一移位寄存单元12A的复位晶体管M12截止，不影响节点电压Vt11，故该第一移位信号Vout1不受复位晶体管M12的影响。
进入P3时段，由于该第三时钟信号CK3由低电平跳变为高电平，该第四时钟信号CK4由高电平跳变为低电平，第一及第二时钟信号CK1、CK2维持不变，则：
对于该第一移位寄存单元12A，由于开启信号STV为低电平，即第一晶体管M15的栅极与漏极均为低电平，则逻辑输出控制模块121输出不受第一晶体管M15的影响，该第一移位寄存单元12A维持输出该第一移位信号Vout1。
同时，该第二移位寄存单元14A的第一晶体管M25也不影响其逻辑输出控制模块221的输出，由于CK3为高电平，则输出端OUT开始输出高电平的第二移位信号Vout2，输出电压为VGH，该第二移位信号Vout2与该第一移位信号Vout1相隔半个周期输出。
对于该第一移位寄存单元12B而言，其级联数据输入端LIN继续接收自该第一移位寄存单元12A的级联数据输出端LOUT输出的高电平，该第一晶体管M35维持导通，逻辑输出控制模块321输出高电平至该输出晶体管M31及级联控制晶体管M36，即节点t31输出高电平，此时节点电压Vt31维持VGH输出，该输出晶体管M31正向偏置导通，级联控制晶体管M36也导通，然而由于用于驱动该第一移位寄存单元12B的第二时钟信号CK2为低电平，故输出端OUT及该级联数据输出端LOUT均维持低电平输出，则也不影响该第一移位寄存单元12A输出第一移位信号Vout1。虽然该第三时钟信号CK3为高电平，然而由于反馈开关M37的三端电压均为VGH，反馈开关M37截止，也不影响节点电压Vt31。
进入P4时段，该第一时钟信号CK1由高电平跳变为低电平，第二时钟信号CK2由低电平跳变为高电平，该第三时钟信号CK3维持高电平，该第四时钟信号CK4维持低电平。则：
对于该第一移位寄存单元12A而言，由于开启信号STV为低电平，即第一晶体管M15的栅极与漏极均为低电平，则第一移位寄存单元12A的逻辑输出控制模块121输出不受第一晶体管M15的影响，此时，输出晶体管M11及级联控制晶体管M16仍然导通，然由于作为驱动信号的第一时钟信号CK1为低电平，故该输出端OUT及级联数据输出端LOUT输出的高电平转变为低电平。另外，由于下拉信号控制模块123的控制输入端128接收到级联数据输出端LOUT输出的低电平，该第二晶体管M18截止，该电容C1放电以使该下拉晶体管M13导通，则该输出端OUT输出的第一移位信号Vout1能够快速跳变为低电平。
同时，对于第一移位寄存单元12B，其级联数据输入端LIN接收的信号也变为低电平，即该第一晶体管M35的栅极与漏极均为低电平，则该第一晶体管M35不影响逻辑输出控制电路321的输出，即不影响节点电压Vt31。受输出晶体管M31的寄生电容Cgs的影响，使节点电压Vt31上升为2VGH，从而使该输出晶体管M31及级联控制晶体管M36维持导通，由于此时用于驱动该第一移位寄存单元12B的第二时钟信号CK2已跳变为高电平，故该第一移位寄存单元12B输出高电平的第一移位信号Vout3。
接着，该第一移位寄存单元12A的复位端RE接收到该高电平信号，使该复位晶体管M12导通，节点电压Vt11被强行拉低为一低电平，使该第一移位寄存单元12A的输出晶体管M11及级联控制晶体管M16截止，该第一移位寄存单元12A结束工作，维持低电平输出。
对于第二移位寄存单元14A，由于P4时段用作驱动的第三时钟信号CK3维持高电平，用作控制下拉晶体管M24的第四时钟信号CK4维持低电平，且其复位晶体管M22、下拉晶体管M23均处于截止状态，故该第二移位寄存单元14A的输出端OUT不受影响，输出高电平的第二移位信号Vout2。该第二移位信号Vout2与第一移位信号Vout1相隔半个周期。
当该第一移位寄存单元12B的反馈端FB接收到该第二移位信号Vout2时，即便第三时钟信号CK3为高电平，由于节点电压Vt31为2VGH，故该反馈开关M37的三端处于反向偏置状态，也不影响该第一移位寄存单元12B输出的第一移位信号Vout3。
进入P5时段，该第三时钟信号CK3由高电平跳变为低电平，第四时钟信号CK4由高电平跳变为低电平，第一及第二时钟信号CK1、CK2维持不变，则：
对于该第二移位寄存单元14A而言，由于开启信号STV变为低电平，即第一晶体管M25的栅极与漏极均为低电平，则逻辑输出控制模块221输出不受第一晶体管M25的影响，此时，输出晶体管M21及级联控制晶体管M26仍然导通，然由于作为驱动信号的第三时钟信号CK3为低电平，故该输出端OUT及级联数据输出端LOUT输出的高电平转变为低电平。另外，由于下拉信号控制模块223的控制输入端228接收到该低电平，该第二晶体管M28截止，该电容C2放电以使该下拉晶体管M23导通，则该第二移位信号Vout2能够快速跳变为低电平。
同时，对于第一移位寄存单元12B，节点电压Vt31维持2VGH，从而使该输出晶体管M31及级联控制晶体管M36维持导通，由于第二时钟信号CK2维持高电平，故该第一移位寄存单元12B维持输出高电平的第一移位信号Vout3。
此后各第一移位寄存单元12及第二移位寄存单元14的工作原理与上述几个移位寄存单元12A、12B、14A、14B相同，故不再累述。
从上述工作原理上可以看出，上述的移位寄存器10在实现移位功能的同时，由于第M个第二移位寄存单元14的第二移位信号反馈至该第N+1个第一移位寄存单元12的反馈端FB，第N个第一移位寄存单元12的第二移位信号反馈至第M个第二移位寄存单元14的反馈端FB，即便该第N个第一移位寄存单元12及该M个第二移位寄存单元14承接较大的负载，但用于控制相应输出晶体管，如M11、M31的节点电压Vt11、Vt31不受反馈开关M17、M37所在回路的影响，从而使相应的移位寄存单元12、14输出稳定。
请参阅图4，系本发明液晶面板驱动电路的一较佳实施方式的结构框图。该液晶面板驱动电路60为一液晶面板80提供扫描及显示数据信号。该液晶面板80包括一驱动阵列82，该驱动阵列82包括多条扫描线821及多条与该扫描线821垂直绝缘相交的数据线822，相邻二扫描线821与二数据线822围成的最小区域界定一像素区域P。每一像素区域P均包括一像素电极823及一开关元件824。该扫描信号经由该扫描线321控制开关元件824的导通与截止，当该开关元件824导通时，该显示数据信号经由相应的数据线822传送至该像素电极823。
该驱动电路60包括一用于提供扫描信号的扫描驱动电路62、及一用于提供数据显示信号的数据驱动电路64。该扫描驱动电路62包括该移位寄存器10，该移位寄存器10所输出的第一及第二移位信号Vout1、Vout2、Vout3、Vout4……作为该多条扫描线821的扫描信号。其中，多个第一移位寄存单元12可依序为奇数行的扫描线821提供扫描信号，同时该多个第二移位寄存单元14可依序为偶数行的扫描线821提供扫描信号。可变更地，该驱动电路60也可仅利用该多个第一移位寄存单元12或多个第二移位寄存单元14所输出的第一移位信号Vout1、Vout3、Vout5……或第二移位信号Vout2、Vout4、Vout6……依序为该多条扫描线821提供扫描信号。
由于该液晶面板驱动电路60的扫描驱动电路62利用该移位寄存器10来提供扫描信号，故该驱动电路60输出的扫描信号的稳定性也较高。

Claims (21)

1.一种移位寄存器，包括：
多个第一移位寄存单元，相邻二第一移位寄存单元分别接收由外部电路提供的一第一时钟信号及一第二时钟信号，该第一时钟信号与该第二时钟信号为相位相反的周期脉冲信号；
多个第二移位寄存单元，相邻二第二移位寄存单元分别接收外部电路提供的一第三时钟信号及一第四时钟信号，该第三时钟信号与该第四时钟信号为相位相反的周期脉冲信号，且该第一时钟信号与该第三时钟信号相互间隔半个周期；
其特征在于：每一第一移位寄存单元及第二移位寄存单元均包括一级联数据输入端、一级联数据输出端、一用于输出移位信号的输出端、一反馈端及一复位端，第M个第二移位寄存单元的移位信号反馈至第N+1个第一移位寄存单元的反馈端，第N个第一移位寄存单元的移位信号反馈至第M个第二移位寄存单元的反馈端，其中，M取自然数，N=M，该第N个第一移位寄存单元的复位端及级联数据输出端分别与该第N+1个第一移位寄存单元的输出端及级联数据输入端相连，第M个第二移位寄存单元的复位端及级联数据输出端分别与第M+1个第二移位寄存单元的输出端及级联数据输入端相连，当该第N个第一移位寄存单元的级联数据输入端接收到的一起始电压时，该第N个第一移位寄存单元的输出端输出与该第一时钟信号同步的移位信号，而该第N+1个第一移位寄存单元输出与该第二时钟信号同步的移位信号，同时，该第N个第一移位寄存单元的复位端依据该第N+1个第一移位寄存单元的移位信号控制该第N个第一移位寄存单元的输出信号是否复位；当该第M个第二移位寄存单元的级联数据输入端接收到一起始电压时，该第M个第二移位寄存单元输出与该第三时钟信号同步的移位信号，而该第M+1个第二移位寄存单元输出与该第四时钟信号同步的移位信号，同时，该第M个第二移位寄存单元的复位端依据该第M+1个第二移位寄存单元的移位信号控制该第M个第二移位寄存单元的输出信号是否复位。
2.如权利要求1所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元包括一输出晶体管，该输出晶体管的控制端控制该输出晶体管的导通与截止，该第N个第一移位寄存单元的输出晶体管导通时，该第一时钟信号或该第二时钟信号经由该输出晶体管自该相应的第一移位寄存单元的输出端输出；当该第M个第二移位寄存单元或该第M+1个第二移位寄存单元的输出晶体管导通时，该第三时钟信号或该第四时钟信号经由该输出晶体管自该相应的第二移位寄存单元的输出端输出。
3.如权利要求2所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元进一步包括一逻辑输出控制模块，该逻辑输出控制模块的输出端连接于该输出晶体管的控制端，以控制该起始电压是否提供至该输出晶体管的控制端。
4.如权利要求3所述的移位寄存器，其特征在于：该逻辑输出控制模块包括一第一晶体管，该第一晶体管的源极作为相应移位寄存单元的级联数据输入端，栅极与源极相连，其漏极作为该逻辑输出控制模块的输出端。
5.如权利要求3所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元进一步包括一反馈开关，该反馈开关连接于该输出晶体管的控制端与相应的反馈端之间。
6.如权利要求5所述的移位寄存器，其特征在于：该反馈开关为一三端晶体管。
7.如权利要求6所述的移位寄存器，其特征在于：当第N个第一移位寄存单元接收该第一时钟信号时，第N个第一移位寄存单元的反馈开关的栅极接收该第四时钟信号，第N+1个第一移位寄存单元的反馈开关的栅极接收该第三时钟信号。
8.如权利要求6所述的移位寄存器，其特征在于：当该第M个第二移位寄存单元接收该第三时钟信号时，第M个第二移位寄存单元的反馈开关的栅极接收该第一时钟信号，第M+1个第二移位寄存单元的反馈开关的栅极接收该第二时钟信号。
9.如权利要求5所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元进一步包括一复位晶体管，该复位晶体管的栅极作为相应的复位端，源极与该输出晶体管的控制端相连，漏极接收一截止电压。
10.如权利要求9所述的移位寄存器，其特征在于：当第N+1个第一移位寄存单元的输出端输出一导通信号时，第N个第一移位寄存单元的复位晶体管导通，该复位晶体管输出的截止电压将相应的逻辑输出控制模块输出的起始电压降为一截止电压，以使该第N个第一移位寄存单元的输出晶体管截止。
11.如权利要求9所述的移位寄存器，其特征在于：当第M+1个第二移位寄存单元的输出端输出一导通信号时，第M个第二移位寄存单元的复位晶体管导通，该复位晶体管输出的截止电压将相应的逻辑输出控制模块输出的起始电压降为一截止电压，以使该第M个第二移位寄存单元的输出晶体管截止。
12.如权利要求4所述的移位寄存器，其特征在于：该逻辑输出控制模块进一步包括一级联控制晶体管，该级联控制晶体管的栅极连接至该第一晶体管的漏极，源极连接至相应的输出晶体管的源极，漏极作为相应的级联数据输出端。
13.如权利要求12所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元进一步包括一至少一下拉晶体管，该至少一下拉晶体管连接于一截止电压与相应的输出晶体管的漏极之间。
14.如权利要求13所述的移位寄存器，其特征在于：每一第一及第二移位寄存单元进一步包括一下拉信号控制模块，每一下拉信号控制模块包括一控制输入端及一控制输出端，且该第一移位寄存单元的下拉信号控制模块接收相应的第一或第二时钟信号，该第二移位寄存单元的下拉信号控制模块接收相应的第三或第四时钟信号，该控制输入端连接至相应的级联控制晶体管的漏极，并依据该漏极的输出信号，控制该控制输出端的输出信号是否导通该至少一下拉晶体管，当该至少一下拉晶体管导通时，相应的第一及第二移位寄存单元输出的第一及第二移位信号被降低。
15.如权利要求14所述的移位寄存器，其特征在于：该下拉信号控制模块包括一第二晶体管，该第二晶体管的栅极作为该下拉信号控制模块的控制输入端，源极经由一电容连接至相应的时钟信号，漏极连接一截止电压。
16.如权利要求13所述的移位寄存器，其特征在于：该第N个第一移位寄存单元进一步接收该第二时钟信号，该第二时钟信号直接控制相应的至少一下拉晶体管的导通与截止，该第N+1个第一移位寄存单元进一步接收该第一时钟信号，该第一时钟信号直接控制相应的至少一下拉晶体管的导通与截止。
17.如权利要求13所述的移位寄存器，其特征在于：该第M个第二移位寄存单元进一步接收该第四时钟信号，该第四时钟信号直接控制相应的至少一下拉晶体管的导通与截止，该第M+1个第二移位寄存单元进一步接收该第三时钟信号，该第三时钟信号直接控制相应的至少一下拉晶体管的导通与截止。
18.一种液晶面板驱动电路，包括：多个像素电极、多条扫描线、多条数据线、一扫描驱动电路及一数据驱动电路，该多条数据线与该多条扫描线绝缘相交，该扫描驱动电路经由该多条扫描线向相应的像素电极提供扫描信号，该数据驱动电路经由该多条数据线向相应的像素电极提供显示数据信号，该扫描驱动电路包括一移位寄存器，该移位寄存器所输出的移位信号用作该扫描信号，其特征在于：该移位寄存器为权利要求1至17任意一项所述的移位寄存器。
19.如权利要求18所述的液晶面板驱动电路，其特征在于：该多个第一移位寄存单元依序为奇数行的扫描线提供扫描信号，同时该多个第二移位寄存单元依序为偶数行的扫描线提供扫描信号。
20.如权利要求18所述的液晶面板驱动电路，其特征在于：该扫描驱动电路仅利用该多个第一移位寄存单元为该多条扫描线提供扫描信号。
21.如权利要求18所述的液晶面板驱动电路，其特征在于：该扫描驱动电路仅利用该多个第二移位寄存单元为该多条扫描线提供扫描信号。
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