KR101212139B1 - 발광표시장치 - Google Patents

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Abstract

본 발명은 화소영역의 개구율을 증가시킬 수 있는 발광표시장치에 관한 것으로, 서로 교차하는 다수의 게이트 라인들 및 다수의 데이터 라인들을 갖는 표시부; 상기 각 게이트 라인의 일단에 접속되어, 상기 각 게이트 라인에 제 1 스캔펄스를 순차적으로 공급하는 제 1 쉬프트 레지스터; 상기 각 게이트 라인의 타단에 접속되어, 상기 각 게이트 라인에 제 2 스캔펄스를 순차적으로 공급하는 제 2 쉬프트 레지스터; 해당 게이트 라인으로부터의 제 1 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 온전압 또는 오프전압을 스위칭하며, 상기 해당 게이트 라인으로부터의 제 2 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 오프전압을 스위칭하는 스위칭소자; 상기 스위칭소자로부터의 온전압에 따라 전류를 발생시키며, 상기 스위칭소자로부터의 오프전압에 따라 오프되는 구동 스위칭소자; 상기 구동 스위칭소자의 게이트단자와 소스단자간에 접속된 커패시터; 및, 상기 구동 스위칭소자로부터의 전류에 따라 발광하는 발광소자를 포함하여 구성되는 것이다.
Figure R1020050092261
발광소자, 쉬프트 레지스터, 스캔펄스

Description

발광표시장치{A electro-luminescence display device}
도 1은 종래의 액티브 매트릭스형 발광표시장치의 기본 화소 구조를 나타낸 도면
도 2는 본 발명의 실시예에 따른 발광표시장치를 나타낸 도면
도 3은 도 2의 각 화소셀에 대한 상세 구성도
도 4는 도 2의 제 1 및 제 2 쉬프트 레지스터에 대한 상세 구성도
도 5는 도 4의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 6은 도 4의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도
도 7은 도 2의 제 1 및 제 2 쉬프트 레지스터의 또 다른 구성을 나타낸 도면
도 8은 도 7의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 9는 도 7의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도
도 10은 도 2의 제 1 및 제 2 쉬프트 레지스터의 또 다른 구성을 나타낸 도면
도 11은 도 10의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도
도 12는 도 10의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도
＊도면의 주요부에 대한 부호 설명
표시부 : 200 201a : 제 1 쉬프트 레지스터
201b : 제 2 쉬프트 레지스터 202 : 데이터 드라이버
GL1 내지 GLn : 제 1 내지 제 n 게이트 라인
DL1 내지 DLm : 제 1 내지 제 m 데이터 라인
본 발명은 발광표시장치에 관한 것으로, 특히 화소영역의 개구율을 증가시킬 수 있는 발광표시장치에 대한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 및 전계발광(Electro-Luminescence)표시장치 등이 있다.
최근에 이와 같은 평판표시장치의 표시품질을 높이고 대화면화를 시도하는 연구들이 활발히 진행되고 있다. 이들 중 전계발광표시장치는 스스로 발광하는 자발광소자이다. 전계발광표시장치는 전자 및 정공 등의 캐리어를 이용하여 형광물질을 여기시킴으로써 비디오 영상을 표시하게 된다. 이 전계발광표시장치는 사용하는 재료에 따라 무기 전계발광표시장치와 발광표시장치로 크게 나뉘어진다. 상기 발광표시장치는 100～200V의 높은 전압을 필요로 하는 무기 전계발광표시장치에 비해 5～20V 정도의 낮은 전압으로 구동됨으로써 직류 저전압 구동이 가능하다. 또한, 발광표시장치는 넓은 시야각, 고속 응답성, 고 콘트라스트비(contrast ratio) 등의 뛰어난 특징을 갖고 있으므로, 그래픽 디스플레이의 픽셀(pixel), 텔레비전 영상 디스플레이나 표면 광원(Surface Light Source)의 픽셀로서 사용될 수 있으며, 얇고 가벼우며 색감이 좋기 때문에 차세대 평면 디스플레이로서 적합하다.
한편, 이러한 발광표시장치의 구동방식으로는 별도의 박막트랜지스터를 구비하지 않는 패시브 매트릭스 방식(Passive matrix type)이 주로 이용되고 있다.
그러나, 상기 패시브 매트릭스 방식은 해상도나 소비전력, 수명 등에 많은 제한적인 요소를 가지고 있기 때문에, 고해상도나 대화면을 요구하는 차세대 디스플레이 제조를 위한 액티브 매트릭스형 전계발광표시장치가 연구/개발되고 있다.
도 1은 종래의 액티브 매트릭스형 발광표시장치의 기본 화소 구조를 나타낸 도면이다.
종래의 액티브 매트릭스형 발광표시장치의 기본 화소 구조는, 도 1에 도시된 바와 같이, 일방향으로 배열된 제 1 및 제 2 게이트 라인(GL1, GL2)과, 상기 제 1 및 제 2 게이트 라인(GL1, GL2)에 교차되도록 형성된 데이터 라인(DL)과, 상기 제 1 게이트 라인(GL1)과 상기 데이터 라인(DL)에 의해 정의되는 화소영역에 형성된 화소셀(PXL)을 포함한다.
여기서, 상기 화소셀(PXL)은, 인가되는 전류에 따라 발광하는 발광소자(OLED)와, 상기 제 1 게이트 라인(GL1)으로부터의 제 1 스캔펄스에 응답하여 상기 데이터 라인(DL)으로부터의 데이터 전압을 스위칭하는 제 1 스위칭소자(Tr11)와, 상기 제 1 스위칭소자(Tr11)로부터 출력된 데이터 전압에 응답하여 상기 데이터 전압에 따른 전류를 발생시키고, 이 발생된 전류를 상기 발광소자(OLED)에 공급하는 구동 스위칭소자(Tr13)와, 상기 구동 스위칭소자(Tr13)의 게이트단자와 소스단자간에 접속된 커패시터(C)와, 제 2 게이트 라인(GL2)으로부터의 제 2 스캔펄스에 응답하여 상기 구동 스위칭소자(Tr13)의 게이트단자와 소스단자간을 단락시키는 제 2 스위칭소자(Tr12)를 포함하여 구성된다.
여기서, 상기 구동 스위칭소자(TrD)의 소스단자는 구동전압원(Vd)을 공급하는 전압공급라인에 접속되며, 상기 발광소자(OLED)의 캐소드전극은 접지된다.
이와 같이 구성된 종래의 화소셀(PXL)을 갖는 발광표시장치의 동작을 상세히 설명하면 다음과 같다.
먼저, 상기 제 1 게이트 라인(GL1)에 제 1 스캔펄스가 공급되면, 상기 제 1 스위칭소자(Tr11)는 상기 데이터 라인(DL)으로부터의 데이터 전압을 구동 스위칭소자(Tr13)의 게이트단자에 공급한다. 이때, 상기 데이터 전압은 항상 일정한 크기를 갖는다. 이 데이터 전압은 커패시터(C)에 저장된다. 이 커패시터(C)에 저장된 데이터 전압에 따라 상기 구동 스위칭소자(Tr13)는 턴-온상태를 유지한다.
그러면, 상기 구동 스위칭소자(Tr13)는 인가된 데이터 전압에 따른 전류를 발생시킨다. 이때, 상기 데이터 전압은 항상 일정한 크기를 갖기 때문에, 이 전압에 따라 발생되는 전류도 항상 일정한 크기를 갖는다. 따라서, 상기 구동 스위칭소자(Tr13)로부터 발생된 전류를 공급받는 발광소자(OLED)는 항상 일정한 밝기로 발광한다.
이후, 제 2 게이트 라인(GL2)에 제 2 스캔신호가 공급되면, 상기 제 2 스위칭소자(Tr12)는 상기 구동 스위칭소자(Tr13)의 게이트단자와 소스단자간을 단락시킨다. 그러면, 상기 구동 스위칭소자(Tr13)의 게이트단자와 소스단자간이 동일한 전압을 나타내게 되어 상기 구동 스위칭소자(Tr13)는 턴-오프된다.
이와 같이 동작하는 종래의 발광표시장치는, 상기 발광소자(OLED)의 발광시간에 따라 다른 휘도를 나타낸다. 즉, 상기 발광소자(OLED)는 제 1 스캔펄스가 인가되는 시간으로부터 상기 제 2 스캔펄스가 인가되는 시간까지 발광하게 된다.
이와 같은 구동을 위해서, 종래의 발광표시장치는 상기 제 1 스캔펄스를 출력하는 제 1 쉬프트 레지스터와, 상기 제 2 스캔펄스를 출력하는 제 2 쉬프트 레지스터를 더 구비한다.
이 제 1 쉬프트 레지스터는 상기 제 1 게이트 라인(GL1)에 접속되며, 상기 제 2 쉬프트 레지스터는 상기 제 2 게이트 라인(GL2)에 접속된다.
그러나, 종래의 발광표시장치는 3개의 스위칭소자(Tr11, Tr12, Tr13)를 사용하기 때문에 화소영역의 개구율이 감소되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 제 1 및 제 2 쉬프트 레지스터의 접속구조를 변경하여 화소영역의 스위칭소자의 개수를 줄임으로써 화소영역의 개구율을 증가시킬 수 있는 발광표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 발광표시장치는, 서로 교차하는 다수의 게이트 라인들 및 다수의 데이터 라인들을 갖는 표시부; 상기 각 게이트 라인의 일단에 접속되어, 상기 각 게이트 라인에 제 1 스캔펄스를 순차적으로 공급하는 제 1 쉬프트 레지스터; 상기 각 게이트 라인의 타단에 접속되어, 상기 각 게이트 라인에 제 2 스캔펄스를 순차적으로 공급하는 제 2 쉬프트 레지스터; 해당 게이트 라인으로부터의 제 1 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 온전압 또는 오프전압을 스위칭하며, 상기 해당 게이트 라인으로부터의 제 2 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 오프전압을 스위칭하는 스위칭소자; 상기 스위칭소자로부터의 온전압에 따라 전류를 발생시키며, 상기 스위칭소자로부터의 오프전압에 따라 오프되는 구동 스위칭소자; 상기 구동 스위칭소자의 게이트단자와 소스단자간에 접속된 커패시터; 및, 상기 구동 스위칭소자로부터의 전류에 따라 발광하는 발광소자를 포함하여 구성됨을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 발광표시장치를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 발광표시장치를 나타낸 도면이다.
본 발명의 실시예에 따른 발광표시장치는, 도 2에 도시된 바와 같이, 화상을 표시하기 위한 표시부(200)와, 상기 표시부(200)에 데이터 신호를 공급하기 위한 데이터 드라이버(202)와, 상기 표시부(200)에 다수의 제 1 스캔펄스들을 공급하기 위한 제 1 쉬프트 레지스터(201a)와, 상기 표시부(200)에 다수의 제 2 스캔펄스들을 공급하기 위한 제 2 쉬프트 레지스터(201b)를 포함한다.
여기서, 상기 표시부(200)는, 일방향으로 배열된 다수의 게이트 라인(GL1 내지 GLn)들과, 상기 게이트 라인(GL1 내지 GLn)들에 수직교차하도록 배열된 다수의 데이터 라인(DL1 내지 DLm)들과, 상기 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의된 각 화소영역마다 형성된 화소셀(PXL)들을 포함한다. 상기 각 화소셀(PXL)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 각 화소셀에 대한 상세 구성도이다.
상기 각 화소셀(PXL)은, 도 3에 도시된 바와 같이, 스위칭소자(TrS), 구동 스위칭소자(TrD), 커패시터(C1), 및 발광소자(OLED)를 포함한다.
상기 스위칭소자(TrS)는, 상기 제 1 쉬프트 레지스터(201a)로부터 출력된 제 1 스캔펄스를 해당 게이트 라인(GL1 내지 GLn)을 통해 공급받아 턴-온된다. 이때, 상기 턴-온된 스위칭소자(TrS)는 데이터 드라이버(202)로부터 출력된 데이터 신호를 해당 데이터 라인을 통해 공급받는다. 이를 위해, 상기 스위칭소자(TrS)의 게이트단자는 해당 게이트 라인에 접속되며, 소스단자는 해당 데이터 라인에 접속되며, 드레인단자는 구동 스위칭소자(TrD)의 게이트단자에 접속된다.
상기 데이터 신호는 디지털 데이터 신호로서, 0 과 1의 디지털 코드를 갖는 다. 여기서, 상기 0에 해당하는 디지털 코드는 구동 스위칭소자(TrD)를 턴-오프시키기 위한 오프전압으로 설정된 전압값을 가지며, 상기 1에 해당하는 디지털 코드는 상기 구동 스위칭소자(TrD)를 턴-온시키기 위한 온전압으로 설정된 전압값을 갖는다.
상기 구동 스위칭소자(TrD)는, 상기 스위칭소자(TrS)로부터 공급된 데이터 신호의 온전압에 따라 턴-온되어 구동전압원(VDD)과 발광소자(OLED)간의 전류패쓰를 도통시킨다. 즉, 상기 구동 스위칭소자(TrD)는 상기 온전압에 따라 상기 구동전압원(VDD)으로부터 공급되는 전압에 대응하는 전류를 발생시키고, 이 전류를 상기 발광소자(OLED)에 공급한다. 이로써 상기 발광소자(OLED)는 상기 전류에 따라 발광한다. 이를 위해, 상기 구동 스위칭소자(TrD)의 게이트단자는 상기 스위칭소자(TrS)의 드레인단자에 접속되며, 소스단자는 구동전압원(Vd)을 전송하는 전원라인(301)에 접속되며, 드레인단자는 상기 발광소자(OLED)의 애노드단자에 접속된다. 한편, 상기 발광소자의 캐소드단자는 접지된다.
또한, 상기 스위칭소자(TrS)는 제 2 쉬프트 레지스터(201b)로부터의 제 2 스캔펄스에 응답하여 턴-온된다. 상기 턴-온된 스위칭소자(TrS)는 상기 데이터 드라이버(202)로부터 출력된 오프전압을 공급받는다. 이 오프전압에 의해 상기 구동 스위칭소자(TrD)는 턴-오프되며, 이에 따라 상기 구동 스위칭소자(TrD)는 상기 구동전압원(VDD)과 상기 발광소자(OLED)간의 전류패쓰를 차단한다. 그러면 상기 전류가 상기 발광소자(OLED)로 유입되는 것이 차단된다. 이로써, 상기 발광소자(OLED)는 발광을 멈춘다.
한편, 커패시터(C1)는 상기 구동 스위칭소자(TrD)의 게이트단자와 소스단자에 접속되어, 상기 구동 스위칭소자(TrD)에 공급된 온전압 또는 오프전압을 한 서브필드동안 유지한다.
여기서, 상기 제 2 스캔펄스는 상기 제 1 스캔펄스가 출력된 후 소정시간 이후에 출력되는데, 이 제 1 스캔펄스의 출력시점과 제 2 스캔펄스의 출력시점간의 기간이 하나의 서브필드 기간에 대응한다. 각 화소셀(PXL)은 다수의 서브필드 기간동안 발광 및 점멸함으로써 다수의 계조를 표현한다.
그리고, 각 서브필드들이 모여서 하나의 프레임을 완성하며, 이 서브필드의 수는 데이터 신호의 비트수에 대응된다. 그리고, 이 각 서브필드의 수는 서로 다른 길이를 갖는다.
예를들어, 임의의 데이터 라인(DL1 내지 DLm)에 4비트의 '1001'의 디지털 코드를 갖는 데이터 신호가 입력될 경우, 해당 화소셀(PXL)은 4개의 서브필드 기간을 통해 하나의 단위 화상을 표시한다. 이때, 상기 데이터 신호의 각 비트가 최하위비트부터 최상위비트순으로 해당 데이터 라인(DL1 내지 DLm)에 공급된다면, 상기 화소셀(PXL)은 제 1 스캔펄스가 공급될 때마다 상기 데이터 신호의 각 비트의 논리값에 따라 온전압 또는 오프전압을 공급받는다.
즉, 제 1 서브필드 기간이 시작되는 시점에, 해당 화소셀(PXL)의 스위칭소자(TrS)는 해당 게이트 라인으로부터의 제 1 스캔신호에 의해 턴-온된다. 그리고, 이 턴-온된 스위칭소자(TrS)는 해당 데이터 라인으로부터의 온전압(데이터 신호의 최하위비트)을 구동 스위칭소자(TrD)에 공급한다. 그러면, 상기 구동 스위칭소자 (TrD)는, 상기 온전압에 의해 턴-온되어 전류를 발생시키고 이 전류를 발광소자(OLED)에 공급한다.
이후, 제 1 서브필드 기간이 끝나는 시점에, 해당 화소셀(PXL)의 스위칭소자(TrS)는 상기 해당 게이트 라인(GL1 내지 GLn)으로부터의 제 2 스캔신호에 의해 턴-온된다. 그리고, 이 턴-온된 스위칭소자(TrS)는 해당 데이터 라인으로부터의 오프전압을 구동 스위칭소자(TrD)에 공급한다. 그러면, 상기 구동 스위칭소자(TrD)는, 상기 오프전압에 의해 턴-오프되어 발광소자(OLED)에 공급되는 전류를 차단한다. 이렇게 함으로써, 상기 해당 화소셀(PXL)의 발광소자(OLED)는 제 1 서브필드 기간동안 발광한다.
이어서, 제 2 서브필드 기간이 시작되는 시점에, 해당 화소셀(PXL)의 스위칭소자는 상기 해당 게이트 라인으로부터의 제 1 스캔신호에 의해 턴-온된다. 그리고, 이 턴-온된 스위칭소자는 해당 데이터 라인(DL1 내지 DLm)으로부터의 오프전압(데이터 신호의 제 1 중간비트)을 구동 스위칭소자(TrD)에 공급한다. 그러면, 상기 구동 스위칭소자(TrD)는 상기 오프전압에 의해 턴-오프된다. 따라서, 발광소자(OLED)는 점멸한다.
이후, 상기 제 2 서브필드 기간이 끝나는 시점에, 해당 화소셀(PXL)의 스위칭소자(TrS)는 상기 해당 게이트 라인으로부터의 제 2 스캔신호에 의해 턴-온된다. 그리고, 이 턴-온된 스위칭소자(TrS)는 해당 데이터 라인으로부터의 오프전압을 구동 스위칭소자(TrD)에 공급한다. 그러면, 상기 구동 스위칭소자(TrD)는 상기 오프전압에 의해 턴-오프된다. 따라서 상기 제 2 서브필드 기간동안 상기 해당 화소셀 (PXL)의 발광소자(OLED)는 점멸상태를 유지한다.
이와 마찬가지로, 제 3 서브필드 기간동안에 공급되는 데이터 신호는 오프전압을 나타내므로, 상기 제 3 서브필드 기간동안 상기 발광소자(OLED)는 점멸상태를 유지한다. 그리고, 제 4 서브필드 기간동안에 공급되는 데이터 신호는 온전압을 나타내므로, 상기 제 4 서브필드 기간동안 상기 발광소자(OLED)는 발광한다.
결국, 상기 '1001'의 디지털 코드를 갖는 데이터 신호에 의해 상기 해당 화소셀(PXL)은 한 프레임동안 두 번 발광하고 두 번 점멸한다. 구체적으로, 상기 해당 화소셀(PXL)은 제 1 및 제 4 서브필드 기간동안 발광하고, 제 2 및 제 3 서브필드 기간동안 점멸한다.
한편, 상기 각 서브필드 기간은 최상위비트에 해당하는 서브필드 기간일수록 더 긴 기간을 갖는다. 구체적으로, 제 4 서브필드 기간은 제 3 서브필드 기간보다 더 길며, 상기 제 3 서브필드 기간은 제 2 서브필드 기간보다 더 길며, 상기 제 2 서브필드 기간은 제 1 서브필드 기간보다 더 길다.
따라서, 동일한 수의 1과 0을 갖는 데이터 신호들간에도 서로 다른 계조를 나타낸다. 예를들어, 상기 '1001'의 디지털 코드를 갖는 데이터 신호와 '1010'의 디지털 데이터 코드를 갖는 데이터 신호는 서로 동일한 수의 1과 0을 갖지만, 상기와 같은 이유로 인해 서로 다른 계조를 나타낸다.
이와 같이, 본 발명의 발광표시장치는, 각 데이터 신호에 따라 한 프레임동안의 발광 시간을 조절함으로써 화상의 밝기를 조절한다.
한편, 이와 같은 동작을 위하여, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)는 다음과 같은 구성을 갖는다.
도 4는 도 2의 제 1 및 제 2 쉬프트 레지스터에 대한 상세 구성도이고, 도 5는 도 4의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
제 1 쉬프트 레지스터(201a)는, 도 4에 도시된 바와 같이, 다수의 스테이지(ST11 내지 ST1n)들을 갖는다. 상기 각 스테이지(ST11 내지 ST1n)는 각 게이트 라인(GL1 내지 GLn)의 일단에 일대일로 접속된다. 이 제 1 쉬프트 레지스터(201a)에 구비된 각 스테이지(ST11 내지 ST1n)에는 제 1 전압원(VDD) 및 제 2 전압원(VSS)이 공급된다. 또한, 각 스테이지(ST11 내지 ST1n)는 순차적으로 출력되는 제 1, 제 3, 제 5, 및 제 7 클럭펄스(CLK1, CLK3, CLK5, CLK7)들 중 세 개의 클럭펄스를 공급받는다. 이 제 1, 제 3, 제 5, 및 제 7 클럭펄스(CLK1, CLK3, CLK5, CLK7)는 타이밍 콘트롤러로부터 출력되어 제 1, 제 3, 제 5, 및 제 7 클럭전송라인(L1, L3, L5, L7)을 통해 각 스테이지(ST11 내지 ST1n)에 공급된다. 여기서, 상기 스테이지(ST11 내지 ST1n)들 중 가장 먼저 제 1 스캔펄스(Vout1)를 출력하는 제 1 스테이지(ST11)에는 제 1 및 제 2 스타트 펄스(VST1, VST2)가 공급된다.
상기 각 스테이지(ST11 내지 ST1n)는 상기 각 클럭펄스(CLK1, CLK3, CLK5, CLK7), 제 1 및 제 2 전압원(VDD, VSS)을 사용하여 순차적으로 제 1 스캔펄스(Vout1 내지 Voutn)를 출력하고, 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급한다.
이때, 각 스테이지(ST11 내지 ST1n)는 각 게이트 라인(GL1 내지 GLn)에 순차적으로 제 1 스캔펄스(Vout1 내지 Voutn)를 공급한다. 즉, 각 서브필드 기간내에서 제 1 스테이지(ST11)가 제 1 게이트 라인(GL1)에 가장 먼저 제 1 스캔펄스(Vout1)를 출력하고, 다음으로 제 2 스테이지(ST12)가 제 2 게이트 라인(GL2)에 제 1 스캔펄스(Vout2)를 출력하고, ..., 제 n 스테이지(ST1n)가 제 n 게이트 라인(GLn)에 가장 마지막으로 제 1 스캔펄스(Voutn)를 출력한다. 이와 같은 동작이 매 서브필드마다 반복된다. 예를들어, 제 1 내지 제 n 스테이지(ST11 내지 ST1n)는 제 1 서브필드 기간동안 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝한 후, 다시 제 2 서브필드 기간동안 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝한다.
여기서, 각 스테이지(ST11 내지 ST1n)의 출력단(제 1 스캔펄스(Vout 1 내지 Voutn)를 출력하는 출력단)은 각 게이트 라인(GL1 내지 GLn)의 일단에 접속됨과 아울러, 다음단의 스테이지에 접속된다. 즉, 각 스테이지(ST11 내지 ST1n)는 이전단 스테이지로부터의 제 1 스캔펄스에 응답하여 인에이블된 후, 타이밍 콘트롤러로부터 입력되는 클럭펄스를 제 1 스캔펄스로서 출력한다.
또한, 상기 각 스테이지(ST11 내지 ST1n)는 제 1 스캔펄스(Vout1 내지 Voutn)를 출력한 후, 상기 타이밍 콘트롤러로부터 입력되는 또 다른 클럭펄스에 의해 디스에이블된다. 디스에이블된 각각의 스테이지(ST11 내지 ST1n)는 각 해당 게이트 라인에 제 2 전압원(VSS)을 공급함으로써, 상기 각 해당 게이트 라인에 접속된 스위칭소자(TrS)를 턴-오프시킨다.
한편, 각 서브필드 기간에 상기 스테이지(ST11 내지 ST1n)들 중 가장 먼저 제 1 스캔펄스(Vout1)를 출력하는 제 1 스테이지(ST11)는 상기 타이밍 콘트롤러로 부터의 제 1 스타트 펄스(VST1)를 공급받아 인에이블된다.
제 2 쉬프트 레지스터(201b)도, 도 4에 도시된 바와 같이, 다수의 스테이지(ST21 내지 ST2n)들을 갖는다. 상기 각 스테이지(ST21 내지 ST2n)는 각 게이트 라인(GL1 내지 GLn)의 타단에 일대일로 접속된다. 이 제 2 쉬프트 레지스터(201b)에 구비된 각 스테이지(ST21 내지 ST2n)에는 제 1 전압원(VDD) 및 제 2 전압원(VSS)이 공급된다. 또한, 각 스테이지(ST21 내지 ST2n)는 순차적으로 출력되는 제 2, 제 4, 제 6, 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)들 중 세 개의 클럭펄스를 공급받는다. 이 제 2, 제 4, 제 6, 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)는 타이밍 콘트롤러로부터 출력되어 제 2, 제 4, 제 6, 및 제 8 클럭전송라인(L2, L4, L6, L8)을 통해 각 스테이지(ST21 내지 ST2n)에 공급된다. 여기서, 상기 스테이지(ST21 내지 ST2n)들 중 가장 먼저 제 2 스캔펄스(Vout1`)를 출력하는 제 1 스테이지(ST21)에는 제 1 및 제 2 스타트 펄스(VST1, VST2)가 공급된다.
상기 각 스테이지(ST21 내지 ST2n)는 상기 각 클럭펄스(CLK2, CLK4, CLK6, CLK8), 제 1 및 제 2 전압원(VDD, VSS)을 사용하여 순차적으로 제 2 스캔펄스(Vout1` 내지 Voutn`)를 출력하고, 이를 각 게이트 라인(GL1 내지 GLn)에 순차적으로 공급한다.
이때, 각 스테이지(ST21 내지 ST2n)는 각 게이트 라인(GL1 내지 GLn)에 순차적으로 제 2 스캔펄스(Vout1` 내지 Voutn`)를 공급한다. 즉, 각 서브필드 기간내에서 제 1 스테이지(ST21)가 제 1 게이트 라인(GL1)에 가장 먼저 제 2 스캔펄스(Vout1`)를 출력하고, 다음으로 제 2 스테이지(ST22)가 제 2 게이트 라인(GL2)에 제 2 스캔펄스(Vout2`)를 출력하고, ..., 제 n 스테이지(ST2n)가 제 n 게이트 라인(GLn)에 가장 마지막으로 제 2 스캔펄스(Voutn`)를 출력한다. 이와 같은 동작이 매 서브필드마다 반복된다. 예를들어, 제 1 내지 제 n 스테이지(ST21 내지 ST2n)는 제 1 서브필드 기간동안 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝한 후, 다시 제 2 서브필드 기간동안 제 1 내지 제 n 게이트 라인(GL1 내지 GLn)을 순차적으로 스캐닝한다.
여기서, 각 스테이지(ST21 내지 ST2n)의 출력단(제 2 스캔펄스(Vout1` 내지 Voutn`)를 출력하는 출력단)은 각 게이트 라인(GL1 내지 GLn)의 타단에 접속됨과 아울러, 다음단의 스테이지에 접속된다. 즉, 각 스테이지(ST21 내지 ST2n)는 이전단 스테이지로부터의 제 2 스캔펄스에 응답하여 인에이블된 후, 타이밍 콘트롤러로부터 입력되는 클럭펄스를 제 2 스캔펄스(Vout1` 내지 Voutn`)로서 출력한다.
또한, 상기 각 스테이지(ST21 내지 ST2n)는 제 2 스캔펄스(Vout1` 내지 Voutn`)를 출력한 후, 상기 타이밍 콘트롤러로부터 입력되는 또 다른 클럭펄스에 의해 디스에이블된다. 디스에이블된 각각의 스테이지(ST21 내지 ST2n)는 각 해당 게이트 라인에 제 2 전압원(VSS)을 공급함으로써, 상기 각 해당 게이트 라인에 접속된 스위칭소자(TrS)를 턴-오프시킨다.
한편, 각 서브필드 기간에 상기 스테이지들(ST21 내지 ST2n) 중에 가장 먼저 제 2 스캔펄스(Vout1`)를 출력하는 제 1 스테이지(ST21)는 상기 타이밍 콘트롤러로부터의 제 2 스타트 펄스(VST2)를 공급받아 인에이블된다.
여기서, 상술한 바와 같이, 상기 제 1 쉬프트 레지스터(201a)로부터의 제 1 스캔펄스(Vout1 내지 Voutn)가 각 게이트 라인(GL1 내지 GLn)에 공급되는 시점에 동기되어, 각 데이터 라인(DL1 내지 DLm)에는 온전압 또는 오프전압이 공급된다. 그리고, 상기 제 2 쉬프트 레지스터(201b)로부터의 제 2 스캔펄스(Vout1` 내지 Voutn`)가 각 게이트 라인(GL1 내지 GLn)에 공급되는 시점에 동기되어 각 데이터 라인(DL1 내지 DLm)에는 오프전압이 공급된다.
여기서, 상기 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8), 제 1 및 제 2 스타트 펄스(VST1, VST2), 그리고 제 1 및 제 2 전압(VDD, VSS)에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
즉, 도 5에 도시된 바와 같이, 상기 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 5 클럭펄스(CLK5)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 6 클럭펄스(CLK6)는 상기 제 5 클럭펄스(CLK5)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 7 클럭펄스(CLK7)는 상기 제 6 클럭펄스(CLK6)보다 한 펄스폭만큼 위상지연되어 출력되고, 제 8 클럭펄스(CLK8)는 상기 제 7 클럭펄스(CLK7)보다 한 펄스폭만큼 위상지연되어 출력된다.
이때, 상기 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스 (CLK8)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 8 클럭펄스(CLK8)의 출력시점과 제 2 클럭펄스(CLK2)의 출력시점 사이에 해당하는 기간에서 출력된다.
그리고, 제 1 스타트 펄스(VST1)는 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)를 인에이블시키기 위한 신호로서, 이 제 1 스타트 펄스(VST1)는 매 서브필드 기간동안 한번 출력된다. 이때, 상기 제 1 스타트 펄스(VST1)는 상기 제 7 클럭펄스(CLK7)에 동기되어 출력된다.
그리고, 제 2 스타트 펄스(VST2)는 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)를 인에이블시키기 위한 신호로서, 이 제 2 스타트 펄스(VST2)는 매 서브필드 기간동안 한번 출력된다. 이때, 상기 제 2 스타트 펄스(VST2)는 상기 제 8 클럭펄스(CLK8)에 동기되어 출력된다.
그리고, 상기 제 1 전압원(VDD)과 제 2 전압원(VSS)은 서로 반대의 극성을 갖는다. 즉, 제 1 전압원(VDD)은 부극성의 전압원이고, 상기 제 2 전압원(VSS)은 정극성의 전압원이다.
결국, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)는, 순차적으로 순환하면서 출력되는 4개의 클럭펄스를 사용하여 구동되는 4상 쉬프트 레지스터이다. 그러므로, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)에 구비된 스테이지들은 4개 단위로 구동된다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 스테이지(ST11 내지 ST1n)들에 입력되는 클럭펄스(CLK1, CLK3, CLK5, CLK7)의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST11)는 제 7 클럭펄스(CLK7)를 공급받아 인에이블되고, 상기 제 7 클럭펄스(CLK7) 다음에 출력되는 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스(Vout1)로서 출력하고, 상기 제 1 클럭펄스(CLK1) 다음에 출력되는 제 3 클럭펄스(CLK3)를 공급받아 디스에이블된다.
그리고, 제 2 스테이지(ST12)는 상기 제 1 클럭펄스(CLK1)를 공급받아 인에이블되고, 상기 제 1 클럭펄스(CLK1) 다음에 출력되는 제 3 클럭펄스(CLK3)를 공급받아 이를 제 1 스캔펄스(Vout2)로서 출력하고, 상기 제 3 클럭펄스(CLK3) 다음에 출력되는 제 5 클럭펄스(CLK5)를 공급받아 디스에이블된다.
그리고, 제 3 스테이지(ST13)는 상기 제 3 클럭펄스(CLK3)를 공급받아 인에이블되고, 상기 제 3 클럭펄스(CLK3) 다음에 출력되는 제 5 클럭펄스(CLK5)를 공급받아 이를 제 1 스캔펄스(Vout3)로서 출력하고, 상기 제 5 클럭펄스(CLK5) 다음에 출력되는 제 7 클럭펄스(CLK7)를 공급받아 디스에이블된다.
그리고, 제 4 스테이지(ST14)는 상기 제 5 클럭펄스(CLK5)를 공급받아 인에이블되고, 상기 제 5 클럭펄스(CLK5) 다음에 출력되는 제 7 클럭펄스(CLK7)를 공급받아 이를 제 1 스캔펄스(Vout4)로서 출력하고, 상기 제 7 클럭펄스(CLK7) 다음에 출력되는 제 1 클럭펄스(CLK1)를 공급받아 디스에이블된다.
그리고, 제 5 내지 제 n 스테이지(ST15 내지 ST1n)는 제 1 내지 제 4 스테이지(ST11 내지 ST14)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상 기 제 5 스테이지는 상기 제 1 스테이지(ST11)에 공급된 제 7, 제 1, 및 제 3 클럭펄스(CLK7, CLK1, CLK3)를 공급받으며, 제 6 스테이지는 상기 제 2 스테이지(ST12)에 공급된 제 1, 제 3, 및 제 5 클럭펄스(CLK1, CLK3, CLK5)를 공급받으며, 제 7 스테이지는 상기 제 3 스테이지(ST13)에 공급된 제 3, 제 5, 및 제 7 클럭펄스(CLK3, CLK5, CLK7)를 공급받으며, 제 8 스테이지는 상기 제 4 스테이지(ST14)에 공급된 제 5, 제 7, 및 제 1 클럭펄스(CLK5, CLK7, CLK1)를 공급받는다.
물론, 상기 각 스테이지(ST11 내지 ST1n)가 인에이블동작을 하기 위해서, 각 스테이지(ST11 내지 ST1n)는 인에이블동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 1 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST11 내지 ST1n)로부터 출력되는 제 1 스캔펄스(Vout1 내지 Voutn)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST11)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST11)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(VST1) 및 이에 동기된 클럭펄스(제 7 클럭펄스(CLK7))에 의해 인에이블된다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들에 입력되는 클럭펄스(CLK2, CLK4, CLK6, CLK8)의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST21)는 제 8 클럭펄스(CLK8)를 공급받아 인에이블되고, 상기 제 8 클럭펄스(CLK8) 다음에 출력되는 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스(Vout1`)로서 출력하고, 상기 제 2 클럭펄스(CLK2) 다음에 출력되는 제 4 클럭펄스(CLK4)를 공급받아 디스에이블된다.
그리고, 제 2 스테이지(ST22)는 상기 제 2 클럭펄스(CLK2)를 공급받아 인에이블되고, 상기 제 2 클럭펄스(CLK2) 다음에 출력되는 제 4 클럭펄스(CLK4)를 공급받아 이를 제 2 스캔펄스(Vout2`)로서 출력하고, 상기 제 4 클럭펄스(CLK4) 다음에 출력되는 제 6 클럭펄스(CLK6)를 공급받아 디스에이블된다.
그리고, 제 3 스테이지(ST23)는 상기 제 4 클럭펄스(CLK4)를 공급받아 인에이블되고, 상기 제 4 클럭펄스(CLK4) 다음에 출력되는 제 6 클럭펄스(CLK6)를 공급받아 이를 제 2 스캔펄스(Vout3`)로서 출력하고, 상기 제 6 클럭펄스(CLK6) 다음에 출력되는 제 8 클럭펄스(CLK8)를 공급받아 디스에이블된다.
그리고, 제 4 스테이지(ST14)는 상기 제 6 클럭펄스(CLK6)를 공급받아 인에이블되고, 상기 제 6 클럭펄스(CLK6) 다음에 출력되는 제 8 클럭펄스(CLK8)를 공급받아 이를 제 2 스캔펄스(Vout4`)로서 출력하고, 상기 제 8 클럭펄스(CLK8) 다음에 출력되는 제 2 클럭펄스(CLK2)를 공급받아 디스에이블된다.
그리고, 제 5 내지 제 n 스테이지(ST25 내지 ST2n)는 제 1 내지 제 4 스테이지(ST21 내지 ST24)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상기 제 5 스테이지는 상기 제 1 스테이지(ST21)에 공급된 제 8, 제 2, 및 제 4 클럭펄스(CLK8, CLK2, CLK4)를 공급받으며, 제 6 스테이지는 상기 제 2 스테이지(ST22)에 공급된 제 2, 제 4, 및 제 6 클럭펄스(CLK2, CLK4, CLK6)를 공급받으며, 제 7 스테이지는 상기 제 3 스테이지(ST23)에 공급된 제 4, 제 6, 및 제 8 클럭펄스(CLK4, CLK6, CLK8)를 공급받으며, 제 8 스테이지는 상기 제 4 스테이지(ST24)에 공급된 제 6, 제 8, 및 제 2 클럭펄스(CLK6, CLK8, CLK2)를 공급받는다.
물론, 상기 각 스테이지(ST21 내지 ST2n)가 인에이블동작을 하기 위해서, 각 스테이지(ST21 내지 ST2n)는 인에이블동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 2 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST21 내재 ST2n)로부터 출력되는 제 2 스캔펄스(Vout1` 내지 Voutn`)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST21)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST21)는 타이밍 콘트롤러로부터의 제 2 스타트 펄스(VST2) 및 이에 동기된 클럭펄스(제 8 클럭펄스(CLK8))에 의해 인에이블된다.
여기서, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)에 구비된 각 스테이지(ST11 내지 ST1n, ST21 내지 ST2n)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 6은 도 4의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도이다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)를 설명하면 다음과 같다.
상기 제 1 스테이지(ST11)는, 타이밍 콘트롤러로부터의 제 1 스타트 펄스(VST1)와 다수의 클럭펄스들을 공급받아 각 서브필드내에서 스테이지들 중 가장 먼저 제 1 스캔펄스(Vout1)를 출력한다.
이를 위해 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11) 는, 도 6에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 및 커패시터(C2)를 갖는다. 여기서, 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)는 제 1 및 제 2 노드(Q1, QB1)의 논리상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 출력을 결정하는 출력부로 구성된다. 상기 노드 제어부는 제 1, 제 2, 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자(Tr101, Tr102, Tr104, Tr105, Tr106, Tr108, Tr109)를 포함하며, 상기 출력부는 상기 제 3 및 제 6 스위칭소자(Tr103, Tr106)를 포함한다.
여기서, 제 1 스테이지(ST11)의 상기 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109)는 P형 MOS(Metal Oxide Semiconductor) 트랜지스터이다. 또한, 상기 제 1 스테이지(ST11)의 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자(Tr104, Tr105, Tr106, Tr108, Tr109)는 두 개의 스위칭소자로 이루어진 듀얼 스위칭소자이다.
제 1 스위칭소자(Tr101)는, 상기 제 1 클럭전송라인(L1)으로부터의 제 1 클럭펄스(CLK1)에 응답하여 상기 제 1 스타트 펄스(VST1)를 출력하고, 이를 제 2 스위칭소자(Tr102)의 소스단자에 공급한다. 이를 위해, 상기 제 1 스위칭소자(Tr101)의 게이트단자는 상기 제 1 클럭전송라인(L1)에 접속되며, 소스단자는 상기 제 1 스타트 펄스(VST1)를 전송하는 전송라인에 접속되며, 드레인단자는 상기 제 2 스위칭소자(Tr102)의 소스단자에 접속된다.
제 2 스위칭소자(Tr102)는, 상기 제 7 클럭전송라인(L7)으로부터의 제 7 클럭펄스(CLK7)에 응답하여 상기 제 1 스위칭소자(Tr101)로부터 출력된 상기 제 1 스타트 펄스(VST1)를 제 1 노드(Q1)에 공급한다. 이를 위해, 상기 제 2 스위칭소자 (Tr102)의 게이트단자는 상기 제 7 클럭전송라인(L7)에 접속되며, 소스단자는 상기 제 1 스위칭소자(Tr101)의 드레인단자에 접속되며, 드레인단자는 상기 제 1 노드(Q1)에 접속된다.
제 3 스위칭소자(Tr103)는, 상기 제 1 노드(Q1)에 공급된 제 1 스타트 펄스(VST1)에 응답하여 상기 제 1 클럭전송라인(L1)으로부터의 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하고, 이를 해당 게이트 라인(제 1 게이트 라인(GL1))의 일단 및 다음단의 스테이지(제 2 스테이지(ST12))에 공급한다. 이를 위해, 상기 제 3 스위칭소자(Tr103)의 게이트단자는 상기 제 1 노드(Q1)에 접속되며, 소스단자는 제 1 클럭전송라인(L1)에 접속되며, 드레인단자는 상기 제 1 게이트 라인(GL1) 및 제 2 스테이지(ST12)에 접속된다. 즉, 이 제 3 스위칭소자(Tr103)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력하는 풀업 스위칭소자이다.
상기 제 1 노드(Q1)에는 커패시터(C2)의 일측단자가 접속된다.
제 4 스위칭소자(Tr104)는, 상기 제 1 노드(Q1)에 공급된 제 1 스타트 펄스(VST1)에 응답하여, 상기 커패시터(C2)의 타측단자와 상기 해당 게이트 라인(제 1 게이트 라인(GL1))의 일단간을 접속시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr104)의 게이트단자는 상기 제 1 노드(Q1)에 접속되며, 소스단자는 상기 제 1 게이트 라인(GL1)의 일단에 접속되며, 드레인단자는 상기 커패시터(C2)의 타측단자에 접속된다.
제 5 스위칭소자(Tr105)는, 상기 제 3 클럭전송라인(L3)으로부터의 제 3 클 럭펄스(CLK3)에 응답하여 제 2 노드(QB1)에 제 1 전압원(VDD)을 공급한다. 이를 위해, 상기 제 5 스위칭소자(Tr105)의 게이트단자는 상기 제 3 클럭전송라인(L3)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1)에 접속된다.
제 6 스위칭소자(Tr106)는, 상기 제 2 노드(QB1)에 공급된 제 1 전압원(VDD)에 응답하여, 상기 제 1 노드(Q1)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 6 스위칭소자(Tr106)는 상기 제 1 노드(Q1)에 게이트단자가 접속된 상기 제 3 및 제 4 스위칭소자(Tr103, Tr104)를 턴-오프시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr106)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q1)에 접속된다.
제 7 스위칭소자(Tr107)는, 상기 제 2 노드(QB1)에 공급된 제 1 전압원(VDD)에 응답하여, 상기 제 2 전압원(VSS)을 상기 해당 게이트 라인(제 1 게이트 라인(GL1))의 일단 및 다음단의 스테이지(제 2 스테이지(ST12))에 공급한다. 이를 위해, 상기 제 7 스위칭소자(Tr107)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속되며, 드레인단자는 상기 제 1 게이트 라인(GL1)의 일단 및 제 2 스테이지(ST12)에 접속된다. 즉, 이 제 7 스위칭소자(Tr107)는 해당 게이트 라인을 비활성화시키는 제 2 전압원(VSS)을 출력하는 풀다운 스위칭소자이다.
제 8 스위칭소자(Tr108)는, 상기 제 1 스타트 펄스(VST1)에 응답하여 상기 제 2 노드(QB1)에 제 2 전압원(VSS)을 공급함으로써 상기 제 6 및 제 7 스위칭소자(Tr106, Tr107)를 턴-오프시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr108)의 게이트단자는 상기 제 1 스타트 펄스(VST1)를 전송하는 전송라인에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1)에 접속된다.
제 9 스위칭소자(Tr109)는, 상기 제 2 스타트 펄스(VST2)에 응답하여 상기 제 2 전압원(VSS)을 상기 제 2 노드(QB1)에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자(Tr106, Tr107)를 턴-오프시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr109)의 게이트단자는 상기 제 2 스타트 펄스(VST2)를 전송하는 전송라인에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1)에 접속된다.
다음으로, 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 2 내지 제 n 스테이지(ST12 내지 ST1n)를 설명하면 다음과 같다. 여기서, 상기 제 2 내지 제 n 스테이지(ST12 내지 ST1n)의 구성은 모두 동일하다.
상기 제 2 내지 제 n 스테이지(ST12 내지 ST1n)는 전단 스테이지로부터의 제 1 스캔펄스와 타이밍 콘트롤러로부터의 다수의 클럭펄스를 입력받아 제 1 스캔펄스(Vout2 내지 Voutn)를 출력한다.
이를 위해, 제 2 내지 제 n 스테이지(ST12 내지 ST1n)는 각각 제 1 내지 제 7 스위칭소자(Tr207)와 커패시터(C2)를 구비한다. 여기서, 상기 제 2 내지 제 n 스테이지(ST12 내지 ST1n)도 상술한 노드 제어부와, 출력부를 갖는다. 상기 노드 제 어부는, 상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자(Tr201, Tr203, Tr204, Tr205, Tr207)를 포함하며, 상기 출력부는 제 2 및 제 6 스위칭소자(Tr202, Tr206)를 포함한다. 이 제 2 스위칭소자(Tr202)는 제 1 스캔펄스(Vout2 내지 Voutn)를 출력하는 풀업 스위칭소자이고, 상기 제 6 스위칭소자(Tr206)는 제 2 전압원(VSS)을 출력하는 풀다운 스위칭소자이다.
여기서, 제 1 스테이지(ST11)의 상기 제 1 내지 제 7 스위칭소자(Tr201 내지 Tr207)는 P형 MOS(Metal Oxide Semiconductor) 트랜지스터이다. 또한, 상기 제 1 스테이지(ST11)의 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자(Tr201, Tr203, Tr204, Tr205, Tr207)는 두 개의 스위칭소자로 이루어진 듀얼 스위칭소자이다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 1 스위칭소자(Tr201)는, 해당 클럭펄스에 응답하여 전단 스테이지로부터의 제 1 스캔펄스를 제 1 노드(Q2)에 공급한다. 여기서, 상기 해당 클럭펄스는 전단 스테이지의 풀업 스위칭소자에 공급되는 클럭펄스와 동일하다. 예를들어, 제 2 스테이지(ST12)의 제 1 스위칭소자(Tr201)의 게이트단자에 공급되는 해당 클럭펄스는 상기 제 1 스테이지(ST11)의 풀업 스위칭소자(제 3 스위칭소자(Tr103))의 소스단자에 공급되는 제 1 클럭펄스(CLK1)이다.
즉, 상기 제 2 스테이지(ST12)에 구비된 제 1 스위칭소자(Tr201)는 상기 제 1 클럭펄스(CLK1)에 응답하여, 제 1 스테이지(ST11)로부터의 제 1 스캔펄스(Vout1)를 제 1 노드(Q2)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST12)에 구비된 제 1 스위칭소자(Tr201)의 게이트단자는 제 1 클럭전송라인(L1)에 접속되며, 소스단자 는 제 1 스테이지(ST11)의 출력단에 접속되며, 드레인단자는 제 1 노드(Q2)에 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 2 스위칭소자(Tr202)는 상기 제 1 노드(Q2)에 공급된 제 1 스캔펄스에 응답하여 해당 클럭펄스를 제 1 스캔펄스로서 출력하고, 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급한다. 상기 해당 클럭펄스는 전단 스테이지에 구비된 풀업 스위칭소자에 공급되는 클럭펄스와 다음단 스테이지에 구비된 풀업 스위칭소자에 공급되는 클럭펄스의 사이에 위치한 클럭펄스이다. 예를들어, 제 2 스테이지(ST12)에 구비된 제 2 스위칭소자(Tr202)의 소스단자에 공급되는 해당 클럭펄스는, 제 1 스테이지(ST11)에 구비된 풀업 스위칭소자의 소스단자에 공급되는 제 1 클럭펄스(CLK1)와 제 3 스테이지(ST13)에 구비된 풀업 스위칭소자(제 2 스위칭소자(Tr202))의 소스단자에 공급되는 제 5 클럭펄스(CLK5)의 사이에 위치하는 제 3 클럭펄스(CLK3)이다.
즉, 상기 제 2 스테이지(ST12)에 구비된 제 2 스위칭소자(Tr202)는 제 1 노드(Q2)에 공급된 제 1 스캔펄스(제 1 스테이지(ST11)로부터의 제 1 스캔펄스(Vout1))에 응답하여 제 3 클럭펄스(CLK3)를 제 1 스캔펄스(Vout2)로서 출력하고, 이 제 1 스캔펄스(Vout2)를 제 2 게이트 라인(GL2) 및 제 3 스테이지(ST13)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST12)에 구비된 제 2 스위칭소자(Tr202)의 게이트단자는 상기 제 1 노드(Q2)에 접속되며, 소스단자는 제 3 클럭전송라인(L3)에 접속되며, 드레인단자는 제 2 게이트 라인(GL2) 및 제 3 스테이지(ST13)에 접속된다.
상기 제 1 노드(Q2)에는 커패시터(C2)의 일측단자가 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 3 스위칭소자(Tr203)는, 제 1 노드(Q2)에 공급된 제 1 스캔펄스에 응답하여, 상기 커패시터(C2)의 타측단자와 상기 해당 게이트 라인(GL1 내지 GLn)의 일단간을 접속시킨다.
예를들어, 제 2 스테이지(ST12)에 구비된 제 3 스위칭소자(Tr203)는 상기 제 1 노드(Q2)에 공급된 제 1 스캔펄스(Vout1)에 응답하여 상기 커패시터(C2)의 타측단자와 제 2 게이트 라인(GL2)간의 일단간을 접속시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr203)의 게이트단자는 상기 제 1 노드(Q2)에 접속되며, 소스단자는 상기 제 1 게이트 라인(GL1)의 일단에 접속되며, 드레인단자는 상기 커패시터(C2)의 타측단자에 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 4 스위칭소자(Tr204)는, 해당 클럭펄스에 응답하여 제 2 노드(QB2)에 제 1 전압원(VDD)을 공급한다. 상기 해당 클럭펄스는 전단 스테이지에 구비된 제 4 스위칭소자(Tr204)에 공급되는 클럭펄스와, 다음단 스테이지에 구비된 제 4 스위칭소자(Tr204)에 공급되는 클럭펄스 사이에 위치하는 클럭펄스이다. 예를들어, 상기 제 2 스테이지(ST12)에 구비된 제 4 스위칭소자(Tr204)의 게이트단자에 공급되는 클럭펄스는, 제 1 스테이지(ST11)에 구비된 제 5 스위칭소자(Tr105)(제 1 스테이지(ST11)의 제 5 스위칭소자(Tr105)와 제 2 내지 제 n 스테이지(ST12 내지 ST1n)의 제 4 스위칭소자(Tr204)는 동일한 역할을 한다.)의 소스단자에 공급되는 제 3 클럭펄스(CLK3)와, 제 3 스테이지(ST13)에 구비된 제 4 스위칭소자(Tr204)의 소스단자에 공급되는 제 7 클럭 펄스(CLK7) 사이에 출력되는 제 5 클럭펄스(CLK5)이다.
즉, 상기 제 2 스테이지(ST12)에 구비된 제 4 스위칭소자(Tr204)는 상기 제 5 클럭펄스(CLK5)에 응답하여 제 2 노드(QB2)에 제 1 전압원(VDD)을 공급한다. 이를 위해, 상기 제 2 스테이지(ST12)에 구비된 제 4 스위칭소자(Tr204)의 게이트단자는 제 5 클럭전송라인(L5)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB2)에 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 5 스위칭소자(Tr205)는, 상기 제 2 노드(QB2)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 1 노드(Q2)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 5 스위칭소자(Tr205)는 상기 제 1 노드(Q2)에 게이트단자가 접속된 제 2 및 제 3 스위칭소자(Tr202, Tr203)를 턴-오프시킨다. 이를 위해, 상기 제 5 스위칭소자(Tr205)의 게이트단자는 상기 제 2 노드(QB2)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q2)에 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 6 스위칭소자(Tr206)는, 상기 제 2 노드(QB2)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 2 전압원(VSS)을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급한다.
예를들어, 제 2 스테이지(ST12)에 구비된 제 6 스위칭소자(Tr206)는, 상기 제 2 노드(QB2)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 2 전압원(VSS)을 제 2 게이트 라인(GL2)의 일단 및 제 3 스테이지(ST13)에 공급한다. 이를 위해, 상기 제 6 스위칭소자(Tr206)의 게이트단자는 상기 제 2 노드(QB2)에 접속되며, 소스 단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인(GL2)의 일단 및 제 3 스테이지(ST13)에 접속된다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각에 구비된 제 7 스위칭소자(Tr207)는, 전단 스테이지로부터의 제 1 스캔펄스에 응답하여 상기 제 2 노드(QB2)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 7 스위칭소자(Tr207)는 상기 제 2 노드(QB2)에 게이트단자가 접속된 제 5 및 제 6 스위칭소자(Tr205, Tr206)를 턴-오프시킨다.
한편, 상기 제 1 스테이지(ST11)에 구비된 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 및 제 8 스위칭소자(Tr102, Tr103, Tr104, Tr105. Tr106, Tr107, Tr108)는 각각 제 2 내지 제 n 스테이지(ST12 내지 ST1n)에 구비된 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 및 제 7 스위칭소자(Tr201, Tr202, Tr203, Tr204, Tr205, Tr206, Tr207)에 각각 대응되며, 동일한 기능을 수행한다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들의 구성을 상세히 설명하면 다음과 같다.
제 2 쉬프트 레지스터(201b)에 구비된 제 1 스테이지(ST21)는, 상술한 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)와 동일한 구성을 가진다. 또한, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각은 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 2 내지 제 n 스테이지(ST12 내지 ST1n) 각각과 동일한 구성을 갖는다.
단, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 1 내지 제 n 스테이지 (ST21 내지 ST2n)는, 기수번째 클럭펄스(CLK1, CLK3, CLK5, CLK7)들이 아닌 우수번째 클럭펄스(CLK2, CLK4, CLK6, CLK8)들을 공급받는다. 즉, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 1 내지 제 n 스테이지(ST21 내지 ST2n)는, 제 2, 제 4, 제 6, 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)를 공급받는다.
여기서, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 1 내지 제 n 스테이지(ST21 내지 ST2n)의 구성을 상세히 설명하면 다음과 같다.
먼저, 제 2 쉬프트 레지스터(201b)에 구비된 제 1 스테이지(ST21)를 설명하면 다음과 같다.
상기 제 2 쉬프트 레지스터(201b)는, 타이밍 콘트롤러로부터의 제 2 스타트 펄스(VST2)와 다수의 클럭펄스들을 공급받아 제 2 스캔펄스(Vout1` 내지 Voutn`)를 출력한다. 이를 위해 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 1 스테이지(ST21)는, 제 1 내지 제 9 스위칭소자(Tr101` 내지 Tr109`), 및 커패시터(C2)를 갖는다. 여기서, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 1 스테이지(ST21)는 제 1 및 제 2 노드(Q1`, QB1`)의 논리상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드(Q1`, QB1`)의 상태에 따라 출력을 결정하는 출력부로 구성된다. 상기 노드 제어부는 제 1, 제 2, 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자(Tr101`, Tr102`, Tr104`, Tr105`, Tr106`, Tr108`, Tr109`)를 포함하며, 상기 출력부는 상기 제 3 및 제 6 스위칭소자(Tr103`, Tr106`)를 포함한다.
제 1 스위칭소자(Tr101`)는, 상기 제 2 클럭전송라인(L2)으로부터의 제 2 클럭펄스(CLK2)에 응답하여 상기 제 2 스타트 펄스(VST2)를 출력하고, 이를 제 2 스 위칭소자(Tr102`)의 소스단자에 공급한다. 이를 위해, 상기 제 1 스위칭소자(Tr101`)의 게이트단자는 상기 제 2 클럭전송라인(L2)에 접속되며, 소스단자는 상기 제 2 스타트 펄스(VST2)를 전송하는 전송라인에 접속되며, 드레인단자는 상기 제 2 스위칭소자(Tr102`)의 소스단자에 접속된다.
제 2 스위칭소자(Tr102`)는, 상기 제 8 클럭전송라인(L8)으로부터의 제 8 클럭펄스(CLK8)에 응답하여 상기 제 1 스위칭소자(Tr101`)로부터 출력된 상기 제 2 스타트 펄스(VST2)를 제 1 노드(Q1`)에 공급한다. 이를 위해, 상기 제 2 스위칭소자(Tr102`)의 게이트단자는 상기 제 8 클럭전송라인(L8)에 접속되며, 소스단자는 상기 제 1 스위칭소자(Tr101`)의 드레인단자에 접속되며, 드레인단자는 상기 제 1 노드(Q1`)에 접속된다.
제 3 스위칭소자(Tr103`)는, 상기 제 1 노드(Q1`)에 공급된 제 2 스타트 펄스(VST2)에 응답하여 상기 제 2 클럭전송라인(L2)으로부터의 제 2 클럭펄스(CLK2)를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인 타단 및 다음단 스테이지(제 1 게이트 라인(GL1))의 타단 및 제 2 스테이지(ST22))에 공급한다. 이를 위해, 상기 제 3 스위칭소자(Tr103`)의 게이트단자는 상기 제 1 노드(Q1`)에 접속되며, 소스단자는 제 2 클럭전송라인(L2)에 접속되며, 드레인단자는 상기 제 1 게이트 라인(GL1)의 타단 및 제 2 스테이지(ST22)에 접속된다. 즉, 이 제 3 스위칭소자(Tr103`)는 상기 제 1 클럭펄스(CLK1)를 제 2 스캔펄스(Vout1`)로서 출력하는 풀업 스위칭소자이다.
상기 제 1 노드(Q1`)에는 커패시터(C2)의 일측단자가 접속된다.
제 4 스위칭소자(Tr104`)는, 상기 제 1 노드(Q1`)에 공급된 제 2 스타트 펄스(VST2)에 응답하여, 상기 커패시터(C2)의 타측단자와 상기 해당 게이트 라인(제 1 게이트 라인(GL1))의 타단간을 접속시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr104`)의 게이트단자는 상기 제 1 노드(Q1`)에 접속되며, 소스단자는 상기 제 1 게이트 라인(GL1)의 타단에 접속되며, 드레인단자는 상기 커패시터(C2)의 타측단자에 접속된다.
제 5 스위칭소자(Tr105`)는, 상기 제 4 클럭전송라인(L4)으로부터의 제 4 클럭펄스(CLK4)에 응답하여 제 2 노드(QB1`)에 제 1 전압원(VDD)을 공급한다. 이를 위해, 상기 제 5 스위칭소자(Tr105`)의 게이트단자는 상기 제 4 클럭전송라인(L4)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1`)에 접속된다.
제 6 스위칭소자(Tr106`)는, 상기 제 2 노드(QB1`)에 공급된 제 1 전압원(VDD)에 응답하여, 상기 제 1 노드(Q1`)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 6 스위칭소자(Tr106`)는 상기 제 1 노드(Q1`)에 게이트단자가 접속된 상기 제 3 및 제 4 스위칭소자(Tr103`, Tr104`)를 턴-오프시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr106`)의 게이트단자는 상기 제 2 노드(QB1`)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q1`)에 접속된다.
제 7 스위칭소자(Tr107`)는, 상기 제 2 노드(QB1`)에 공급된 제 1 전압원(VDD)에 응답하여, 상기 제 2 전압원(VSS)을 상기 해당 게이트 라인(제 1 게이트 라인(GL1))의 타단 및 다음단의 스테이지(제 2 스테이지(ST22))에 공급한다. 이를 위해, 상기 제 7 스위칭소자(Tr107`)의 게이트단자는 상기 제 2 노드(QB1`)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속되며, 드레인단자는 상기 제 1 게이트 라인(GL1)의 타단 및 제 2 스테이지(ST12)에 접속된다. 즉, 이 제 6 스위칭소자(Tr106`)는 해당 게이트 라인을 비활성화시키는 제 2 전압원(VSS)을 출력하는 풀다운 스위칭소자이다.
제 8 스위칭소자(Tr108`)는, 상기 제 2 스타트 펄스(VST2)에 응답하여 상기 제 2 노드(QB1`)에 제 2 전압원(VSS)을 공급함으로써 상기 제 6 및 제 7 스위칭소자(Tr106`, Tr107`)를 턴-오프시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr108`)의 게이트단자는 상기 제 2 스타트 펄스(VST2)를 전송하는 전송라인에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1`)에 접속된다.
제 9 스위칭소자(Tr109`)는, 상기 제 1 스타트 펄스(VST1)에 응답하여 상기 제 2 전압원(VSS)을 상기 제 2 노드(QB1`)에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자(Tr106`, Tr107`)를 턴-오프시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr109`)의 게이트단자는 상기 제 1 스타트 펄스(VST1)를 전송하는 전송라인에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB1`)에 접속된다.
다음으로, 상기 제 2 쉬프트 레지스터(201b)에 구비된 제 2 내지 제 n 스테이지(ST21 내지 ST2n)를 설명하면 다음과 같다.
상기 제 2 내지 제 n 스테이지(ST22 내지 ST2n)는 전단 스테이지로부터의 제 2 스캔펄스와 타이밍 콘트롤러로부터의 다수의 클럭펄스를 입력받아 제 2 스캔펄스(Vout2` 내지 Voutn`)를 출력한다.
이를 위해, 제 2 내지 제 n 스테이지(ST22 내지 ST2n)는 각각 제 1 내지 제 7 스위칭소자(Tr207`)와 커패시터(C)를 구비한다. 여기서, 상기 제 2 내지 제 n 스테이지(ST22 내지 ST2n)도 상술한 노드 제어부와, 출력부를 갖는다. 상기 노드 제어부는, 상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자(Tr201`, Tr203`, Tr204`, Tr205`, Tr207`)를 포함하며, 상기 출력부는 제 2 및 제 6 스위칭소자(Tr202`, Tr206`)를 포함한다. 이 제 2 스위칭소자(Tr202`)는 풀업 스위칭소자이고, 상기 제 6 스위칭소자(Tr206`)는 풀다운 스위칭소자이다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 1 스위칭소자(Tr201`)는, 해당 클럭펄스에 응답하여 전단 스테이지로부터의 제 2 스캔펄스를 제 1 노드(Q2`)에 공급한다. 여기서, 상기 해당 클럭펄스는 전단 스테이지의 풀업 스위칭소자에 공급되는 클럭펄스와 동일하다. 예를들어, 제 2 스테이지(ST22)의 제 1 스위칭소자(Tr201`)의 게이트단자에 공급되는 해당 클럭펄스는 상기 제 1 스테이지(ST21)의 풀업 스위칭소자(제 3 스위칭소자(Tr103`))의 소스단자에 공급되는 제 2 클럭펄스(CLK2)이다.
즉, 상기 제 2 스테이지(ST22)에 구비된 제 1 스위칭소자(Tr201`)는 상기 제 2 클럭펄스(CLK2)에 응답하여, 제 1 스테이지(ST21)로부터의 제 2 스캔펄스(Vout1`)를 제 1 노드(Q2`)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST22)에 구비된 제 1 스위칭소자(Tr201`)의 게이트단자는 제 2 클럭전송라인(L2)에 접속되며, 소스단자는 제 1 스테이지(ST21)의 출력단에 접속되며, 드레인단자는 제 1 노드(Q2`)에 접속된다.
제 2 내지 제 n 스테이지(ST21 내지 ST2n) 각각에 구비된 제 2 스위칭소자(Tr202`)는 상기 제 1 노드(Q2`)에 공급된 제 2 스캔펄스에 응답하여 해당 클럭펄스를 제 2 스캔펄스로서 출력하고, 해당 게이트 라인의 타단 및 다음단의 스테이지에 공급한다. 상기 해당 클럭펄스는 전단 스테이지에 구비된 풀업 스위칭소자에 공급되는 클럭펄스와 다음단 스테이지에 구비된 풀업 스위칭소자에 공급되는 클럭펄스의 사이에 위치한 클럭펄스이다. 예를들어, 제 2 스테이지(ST22)에 구비된 제 2 스위칭소자(Tr202`)의 소스단자에 공급되는 해당 클럭펄스는, 제 1 스테이지(ST21)에 구비된 풀업 스위칭소자(Tr103`)의 소스단자에 공급되는 제 2 클럭펄스(CLK2)와 제 3 스테이지(ST23)에 구비된 풀업 스위칭소자(Tr202`)의 소스단자에 공급되는 제 6 클럭펄스(CLK6)의 사이에 위치하는 제 4 클럭펄스(CLK4)이다.
즉, 상기 제 2 스테이지(ST22)에 구비된 제 2 스위칭소자(Tr202`)는 제 1 노드(Q2`)에 공급된 제 2 스캔펄스(제 1 스테이지(ST21)로부터의 제 2 스캔펄스(Vout1`)에 응답하여 제 4 클럭펄스(CLK4)를 제 2 스캔펄스(Vout2`)로서 출력하고, 이 제 2 스캔펄스(Vout2`)를 제 2 게이트 라인(GL2)의 타단 및 제 3 스테이지(ST23)에 공급한다. 이를 위해, 상기 제 2 스테이지(ST22)에 구비된 제 2 스위칭소자(Tr202`)의 게이트단자는 상기 제 1 노드(Q2`)에 접속되며, 소스단자는 제 4 클럭전송라인(L4)에 접속되며, 드레인단자는 제 2 게이트 라인(GL2)의 타단 및 제 3 스테이지(ST23)에 접속된다.
상기 제 1 노드(Q2`)에는 커패시터(C)의 일측단자가 접속된다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 3 스위칭소자(Tr203`)는, 상기 제 1 노드(Q2`)에 공급된 제 2 스캔펄스에 응답하여, 상기 커패시터(C)의 타측단자와 상기 해당 게이트 라인의 타단간을 접속시킨다.
예를들어, 제 2 스테이지(ST22)에 구비된 제 3 스위칭소자(Tr203`)는 상기 제 1 노드(Q2`)에 공급된 제 2 스캔펄스(Vout1`)에 응답하여 상기 커패시터(C)의 타측단자와 제 2 게이트 라인(GL2)의 타단간을 접속시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr203`)의 게이트단자는 상기 제 1 노드(Q2`)에 접속되며, 소스단자는 상기 제 2 게이트 라인(GL2)의 타단에 접속되며, 드레인단자는 상기 커패시터(C)의 타측단자에 접속된다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 4 스위칭소자(Tr204`)는, 해당 클럭펄스에 응답하여 제 2 노드(QB2`)에 제 1 전압원(VDD)을 공급한다. 상기 해당 클럭펄스는 전단 스테이지에 구비된 제 4 스위칭소자(Tr204`)에 공급되는 클럭펄스와, 다음단 스테이지에 구비된 제 4 스위칭소자(Tr204`)에 공급되는 클럭펄스 사이에 위치하는 클럭펄스이다. 예를들어, 상기 제 2 스테이지(ST22)에 구비된 제 4 스위칭소자(Tr204`)의 게이트단자에 공급되는 클럭펄스는, 제 1 스테이지(ST21)에 구비된 제 5 스위칭소자(Tr105`)(제 1 스테이지(ST21)의 제 5 스위칭소자(Tr105`)와 제 2 내지 제 n 스테이지(ST22 내지 ST2n)의 제 4 스위칭소자(Tr204`)는 동일한 역할을 한다.)의 소스단자에 공급되는 제 4 클럭펄스(CLK4) 와, 제 3 스테이지(ST23)에 구비된 제 4 스위칭소자(Tr204`)의 소스단자에 공급되는 제 8 클럭펄스(CLK8) 사이에 출력되는 제 6 클럭펄스(CLK6)이다.
즉, 상기 제 2 스테이지(ST22)에 구비된 제 4 스위칭소자(Tr204`)는 상기 제 6 클럭펄스(CLK6)에 응답하여 제 2 노드(QB2`)에 제 1 전압원(VDD)을 공급한다. 이를 위해, 상기 제 2 스테이지(ST22)에 구비된 제 4 스위칭소자(Tr204`)의 게이트단자는 제 6 클럭전송라인(L6)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB2`)에 접속된다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 5 스위칭소자(Tr205`)는, 상기 제 2 노드(QB2`)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 1 노드(Q2`)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 5 스위칭소자(Tr205`)는 상기 제 1 노드(Q2`)에 게이트단자가 접속된 제 2 및 제 3 스위칭소자(Tr202`, Tr203`)를 턴-오프시킨다. 이를 위해, 상기 제 5 스위칭소자(Tr205`)의 게이트단자는 상기 제 2 노드(QB2`)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q2`)에 접속된다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 6 스위칭소자(Tr206`)는, 상기 제 2 노드(QB2`)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 2 전압원(VSS)을 상기 해당 게이트 라인의 타단 및 다음단의 스테이지에 공급한다.
예를들어, 제 2 스테이지(ST22)에 구비된 제 6 스위칭소자(Tr206`)는, 상기 제 2 노드(QB2`)에 공급된 제 1 전압원(VDD)에 응답하여 상기 제 2 전압원(VSS)을 제 2 게이트 라인(GL2)의 타단 및 제 3 스테이지(ST23)에 공급한다. 이를 위해, 상기 제 6 스위칭소자(Tr206`)의 게이트단자는 상기 제 2 노드(QB2`)에 접속되며, 소스단자는 상기 제 2 전압원(VSS)을 공급하는 전원라인에 접속되며, 드레인단자는 상기 제 2 게이트 라인(GL2)의 타단 및 제 3 스테이지(ST23)에 접속된다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 각각에 구비된 제 7 스위칭소자(Tr207`)는, 전단 스테이지로부터의 제 2 스캔펄스에 응답하여 상기 제 2 노드(QB2`)에 제 2 전압원(VSS)을 공급한다. 이렇게 함으로써, 상기 제 7 스위칭소자(Tr207`)는 상기 제 2 노드(QB2`)에 게이트단자가 접속된 제 5 및 제 6 스위칭소자(Tr2051, Tr206`)를 턴-오프시킨다.
한편, 상기 제 1 스테이지(ST21)에 구비된 제 2, 제 3, 제 4, 제 5, 제 6, 제 7, 및 제 8 스위칭소자(Tr202`, Tr203`, Tr204`, Tr205`, Tr206`, Tr207`, Tr208`)는 각각 제 2 내지 제 n 스테이지(ST22 내지 ST2n)에 구비된 제 1, 제 2, 제 3, 제 4, 제 5, 제 6, 및 제 7 스위칭소자(Tr201`, Tr202`, Tr203`, Tr204`, Tr205`, Tr206`, Tr207`)에 각각 대응되며, 동일한 기능을 수행한다.
이와 같이 구성된 본 발명에 따른 발광표시장치의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 5에 도시된 바와 같이, 제 1 기간(T1)에는 제 1 스타트 펄스(VST1)와 제 7 클럭펄스(CLK7)만이 로우상태를 유지하고, 나머지 클럭펄스들은 하이상태를 유지한다. 여기서, 상기 제 1 스타트 펄스(VST1)는 각 서브필드마다 한번 출력되며, 상기 제 7 클럭펄스(CLK7)에 동기되어 있다.
이 제 1 스타트 펄스(VST1) 및 제 7 클럭펄스(CLK7)는 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 공급된다. 구체적으로, 상기 제 1 스타트 펄스(VST1)는 상기 제 1 스테이지(ST11)에 구비된 제 1 스위칭소자(Tr101)의 게이트단자와 제 8 스위칭소자(Tr108)의 게이트단자에 각각 입력되고, 상기 제 7 클럭펄스(CLK7)는 상기 제 1 스테이지(ST11)에 구비된 제 2 스위칭소자(Tr102)의 게이트단자에 공급된다.
그러면, 상기 제 1 스위칭소자(Tr101)는 턴-온되며, 이때, 상기 제 1 스타트 펄스(VST1)가 상기 턴-온된 제 1 스위칭소자(Tr101)를 통해 제 1 노드(Q1)에 인가된다. 이에 따라, 상기 제 1 노드(Q1)가 로우상태로 유지되므로, 상기 로우상태의 제 1 노드(Q1)에 게이트단자가 접속된 제 3 및 제 4 스위칭소자(Tr102, Tr104)가 턴-온된다. 따라서, 이 기간(T1)에 상기 제 3 스위칭소자(Tr103)의 게이트단자와 드레인단자간이 커패시터(C2)에 의해서 접속된다.
또한, 상기 제 1 스타트 펄스(VST1)에 의해 제 8 스위칭소자(Tr108)는 턴-온되며, 이때, 제 2 전압원(VSS)이 상기 턴-온된 제 8 스위칭소자(Tr108)를 통해 제 2 노드(QB1)에 공급된다. 이에 따라, 상기 제 2 노드(QB1)가 상기 제 2 전압원(VSS)에 의해 하이상태를 유지하며, 이 하이상태의 제 2 노드(QB1)에 게이트단자가 접속된 제 6 및 제 7 스위칭소자(Tr106, Tr107)가 턴-오프된다.
한편, 상기 제 1 기간(T1)에 출력된 제 1 스타트 펄스(VST1)는, 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에도 공급된다. 구체적으로, 상기 제 1 스타트 펄스(VST1)는 상기 제 1 스테이지(ST21)에 구비된 제 9 스위칭소자(Tr109`)의 게이트단자에 공급된다. 그러면, 상기 제 9 스위칭소자(Tr109`)는 턴-온되며, 이때 제 2 전압원(VSS)이 상기 턴-온된 제 9 스위칭소자(Tr109`)를 통해 상기 제 1 스테이지(ST21)의 제 2 노드(QB1`)에 공급된다. 따라서, 상기 제 1 기간(T1)에 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 2 노드(QB1`)는 하이상태로 유지되며, 이 하이상태의 제 2 노드(QB1`)에 게이트단자가 접속된 제 6 및 제 7 스위칭소자(Tr106`, Tr107`)가 턴-오프된다. 그리고, 상술한 바와 같이, 상기 제 1 기간(T1)동안 상기 제 1 스타트 펄스(VST1) 및 제 7 클럭펄스(CLK7)를 제외한 나머지 클럭펄스들은 모두 하이상태를 유지하므로, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 1 노드(Q1`)도 하이상태를 유지한다.
따라서, 상기 제 1 기간(T1)동안, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 1 노드(Q1)는 로우상태로 유지되고, 제 2 노드(QB1)는 하이상태로 유지된다. 즉, 상기 기간(T1)에 제 1 스테이지(ST11)는 인에이블된다. 그리고, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 1 노드(Q1`) 및 제 2 노드(QB1`)는 모두 하이상태로 유지된다.
이에 따라, 상기 기간(T1)에 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 3 스위칭소자(Tr103)는 턴-온상태를 유지하고, 제 7 스위칭소자(Tr107)는 턴-오프상태를 유지한다. 그리고, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 3 및 제 7 스위칭소자(Tr103 , Tr107 )는 모두 턴-오프상태를 유지한다. 결국, 상기 기간(T1)동안, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)는 제 1 게이트 라인(GL1)에 접속되지만, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)는 제 1 게이트 라인(GL1)으로부터 플로팅된다.
다음으로, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.
제 2 기간(T2)동안에는, 도 5에 도시된 바와 같이, 제 8 클럭펄스(CLK8)만 로우상태를 유지하고 나머지 클럭펄스들은 모두 하이상태를 유지한다.
상기 제 8 클럭펄스(CLK8)는 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 2 스위칭소자(Tr102`)에 공급된다. 즉, 상기 제 8 클럭펄스(CLK8)는 상기 제 2 스위칭소자(Tr102`)의 게이트단자에 공급된다. 따라서, 상기 기간(T2)에 상기 제 2 스위칭소자(Tr102`)는 턴-온된다.
한편, 이 기간(T2)에 제 2 스타트 펄스(VST2)가 하이상태이므로, 이 하이상태의 제 2 스타트 펄스(VST2)를 공급받는 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 1 스위칭소자(Tr101`)는 턴-오프상태이다. 따라서, 이 기간(T2)에 상기 제 2 쉬프트 레지스터(201b)의 제 1 노드(Q1`)는 여전히 하이상태이다. 물론, 제 1 기간(T1)동안의 동작에 의해, 상기 제 2 쉬프트 레지스터(201b)의 제 2 노드(QB1`)도 여전히 하이상태이다.
이와 같이, 이 제 2 기간(T2)을 포함하는 우수번째 기간에는 상기 제 2 쉬프트 레지스터(201b)에 해당하는 우수번째 클럭펄스들이 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들에 공급된다. 그러나, 이러한 클럭펄스들의 공급에도 불구하고, 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들은 제 2 스타트 펄스(VST2)가 공급될 때까지 구동되지 않는다. 즉, 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들은 제 1 스테이지(ST21)에 로우 상태의 제 2 스타트 펄스(VST2)가 공급될 때까지 모두 디스에이블 상태를 유지한다.
다음으로, 제 3 기간(T3)동안의 동작을 설명하면 다음과 같다.
제 3 기간(T3)동안에는, 도 5에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 로우상태를 유지하고, 나머지 클럭펄스들은 하이상태를 유지한다.
여기서, 하이상태의 제 1 스타트 펄스(VST1) 및 제 7 클럭펄스(CLK7)에 의해 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 1 및 제 2 스위칭소자(Tr101, Tr102)가 턴-오프되고, 이에 따라 상기 제 1 스테이지(ST11)의 제 1 노드(Q1)는 플로팅(floating) 상태로 된다. 한편, 상기 제 1 노드(Q1)가 상기 제 1 기간(T1)동안 인가되었던 제 1 스타트 펄스(VST1)에 의해 계속 로우상태로 유지됨에 따라, 상기 제 1 노드(Q1)에 게이트단자가 연결된 제 3 및 제 4 스위칭소자(Tr103, Tr104)는 여전히 턴-온상태를 유지한다.
이때, 상기 제 3 스위칭소자(Tr103)의 소스단자에 상기 제 1 클럭펄스(CLK1)가 인가됨에 따라, 상기 제 1 노드(Q1)에 충전된 제 1 스타트 펄스(VST1)가 부트스트랩핑에 의해 증폭된다. 따라서, 상기 제 1 노드(Q1)에 게이트단자가 접속된 제 3 스위칭소자(Tr103)가 완전히 턴-온된 상태를 유지한다. 이에 따라, 상기 제 3 스위칭소자(Tr103)의 드레인단자에 인가된 제 1 클럭펄스(CLK1)는 상기 제 3 스위칭소자(Tr103)를 통해 안정적으로 출력된다.
이때, 상기 제 3 스위칭소자(Tr103)를 통해 출력된 제 1 클럭펄스(CLK1)는 제 1 게이트 라인(GL1)에 공급되어, 상기 제 1 게이트 라인(GL1)을 구동하기 위한 제 1 스캔펄스(Vout1)로서 작용한다. 또한, 상기 출력된 제 1 클럭펄스(CLK1)는 제 1 쉬프트 레지스터(201a)에 구비된 제 2 스테이지(ST12)에 공급되어 상기 제 2 스테이지(ST12)를 인에이블 시키는 스타트 펄스로서 작용한다.
이 제 1 게이트 라인(GL1)에 공급된 제 1 스캔펄스(Vout1)에 의해, 상기 제 1 게이트 라인(GL1)에 접속된 화소셀(PXL)내의 스위칭소자(TrS)가 턴-온되고, 제 1 데이터 라인(DL1)으로부터의 온전압이 상기 턴-온된 스위칭소자(TrS)를 통해 상기 화소셀(PXL)에 구비된 구동 스위칭소자(TrD)의 게이트단자에 공급된다. 이에 의해, 상기 구동 스위칭소자(TrD)는 턴-온되어, 상기 화소셀(PXL)에 구비된 발광소자(OLED)에 전류를 공급한다. 이 전류에 의해 상기 발광소자(OLED)는 발광한다. 한편, 상기 구동 스위칭소자(TrD)의 게이트단자에 공급된 온전압은 커패시터(C2)에 의해서 유지된다.
여기서, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)로부터 출력된 제 1 스캔펄스(Vout1)는 제 1 쉬프트 레지스터(201a)의 제 2 스테이지(ST12)에 구비된 제 1 스위칭소자(Tr201)에 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는 상기 제 1 스위칭소자(Tr201)의 소스단자에 공급된다. 이때, 상기 제 1 스위칭소자(Tr201)의 게이트단자에는 제 1 클럭펄스(CLK1)가 공급된다. 따라서, 이 기간(T3)에 상기 제 2 스테이지(ST12)의 제 1 스위칭소자(Tr201)는 턴-온되며, 상기 제 1 스테이지(ST11)로부터의 제 1 스캔펄스(Vout1)는 상기 턴-온된 제 1 스위칭소자(Tr201)를 통해 상기 제 2 스테이지(ST12)의 제 1 노드(Q2)에 공급된다. 따 라서, 상기 기간(T3)에 상기 제 2 스테이지(ST12)의 제 1 노드(Q2)는 로우상태로 유지된다. 이에 따라, 상기 제 2 스테이지(ST12)의 제 1 노드(Q2)에 게이트단자가 접속된 제 2 및 제 3 스위칭소자(Tr202, Tr203)가 모두 턴-온된다.
또한, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST12)에 구비된 제 7 스위칭소자(Tr207)에 공급된다. 즉, 상기 제 1 스캔펄스(Vout1)는 상기 제 7 스위칭소자(Tr207)의 게이트단자에 공급된다. 그러면, 상기 제 7 스위칭소자(Tr207)는 턴-온되며, 제 2 전압원(VSS)이 상기 턴-온된 제 7 스위칭소자(Tr207)를 통해 제 2 노드(QB2)에 공급된다. 따라서, 상기 제 2 스테이지(ST12)의 제 2 노드(QB2)는 하이상태로 유지된다. 따라서, 이 하이상태의 제 2 노드(QB2)에 접속된 제 5 및 제 6 스위칭소자(Tr205, Tr206)는 턴-오프된다.
즉, 상기 기간(T3)에 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)는 제 1 스캔펄스(Vout1)를 출력하고, 그 다음단에 위치한 제 2 스테이지(ST12)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
한편, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)와 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)는 상기 제 1 게이트 라인(GL1)을 통해 서로 연결되어 있다. 따라서, 상기 기간(T3)에 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인(GL1)을 통해 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 공급된다.
이 제 1 스캔펄스(Vout1)는 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이 지(ST21)에 구비된 제 3 스위칭소자(Tr103`)에 공급될 수 있는데, 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 4 스위칭소자(Tr104`)는 이를 방지한다. 즉, 이 기간(T3)에 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 1 노드(Q1`)가 하이상태이므로, 상기 제 1 노드(Q1`)에 게이트단자가 접속된 제 4 스위칭소자(Tr104`)는 턴-오프상태이다. 따라서, 상기 제 1 게이트 라인(GL1)을 통해 공급되는 제 1 스캔펄스(Vout1)는 상기 제 1 스테이지(ST21)에 구비된 제 3 스위칭소자(Tr103`)의 게이트단자에 공급될 수 없다. 결국, 상기 제 4 스위칭소자(Tr204)는, 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)가 구동될 때 발생되는 제 1 스캔펄스(Vout1)에 의해 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)가 오동작하는 것을 방지하는 역할을 한다.
또한, 상기 제 1 게이트 라인(GL)의 타단은 상기 제 2 쉬프트 레지스터(201b)의 제 2 스테이지(ST22)와도 접속되어 있기 때문에, 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)로부터 출력된 제 1 스캔펄스(Vout1)는 상기 제 1 게이트 라인(GL1)을 통해 상기 제 2 스테이지(ST22)에도 공급된다. 구체적으로, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST22)에 구비된 제 2 스위칭소자(Tr202')의 소스단자 및 제 7 스위칭소자(Tr207')의 게이트단자에 공급된다. 이때, 상기 제 2 스위칭소자(Tr202')는 턴-오프상태이므로, 상기 제 2 스위칭소자(Tr202')는 자신에게 공급된 제 1 스캔펄스(Vout1)를 도통시키지 못한다. 그리고, 상기 제 7 스위칭소자(Tr207')는 상기 제 1 스캔펄스(Vout1)에 의해 턴-온된다. 이 턴-온된 제 7 스위칭소자(Tr207')는, 제 2 전압원(VSS)을 제 2 노드(QB2') 에 공급하여 상기 제 2 노드(QB2')를 하이상태로 만든다. 결국, 이 기간(T3)에 상기 제 2 쉬프트 레지스터(201b)의 제 2 스테이지(ST22)에 구비된 제 1 및 제 2 노드(Q2', QB2')는 하이상태로 변한다. 이에 따라, 상기 기간(T3)에 상기 제 2 쉬프트 레지스터(201b)의 제 2 스테이지(ST22)는 제 2 게이트 라인(GL2)으로부터 플로팅된다.
결국, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST11)는 제 1 스타트 펄스(VST2)에 의해서 제 1 게이트 라인(GL1)으로부터 플로팅되고, 상기 제 2 쉬프트 레지스터(201b)의 제 2 내지 제 n 스테이지(ST22 내지 ST2n)는 상기 제 1 쉬프트 레지스터(201a)의 제 1 내지 제 n-1 스테이지로부터의 각 제 1 스캔펄스에 의해 각 해당 게이트 라인으로부터 플로팅된다.
다음으로, 제 4 기간(T4)동안의 동작을 설명하면 다음과 같다.
상기 제 4 기간(T4)동안에는, 도 5에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만이 로우상태를 유지하고, 나머지 클럭펄스들은 하이상태를 유지한다. 즉, 이 기간(T4)에도 상기 제 2 스타트 펄스(VST2)가 하이상태를 유지하므로, 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들은 여전히 디스에이블 상태를 유지한다.
이후, 제 5 기간(T5)동안의 동작을 설명하면 다음과 같다.
제 5 기간(T5)동안에는, 도 5에 도시된 바와 같이, 제 3 클럭펄스(CLK3)만이 로우상태를 유지하고, 나머지 클럭펄스들은 하이상태를 유지한다.
이 제 3 클럭펄스(CLK3)는 제 1 쉬프트 레지스터(201a)의 제 2 스테이지 (ST12)에 구비된 제 2 스위칭소자(Tr202)에 공급된다. 즉, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 스위칭소자(Tr202)의 소스단자에 공급된다. 이 제 2 스위칭소자(Tr202)의 게이트단자는, 상기 제 3 기간(T3)에 공급된 제 1 스캔펄스(Vout1)에 의해 로우상태를 유지하고 있는 제 1 노드(Q1)에 접속되어 있다. 따라서, 이 기간(T5)에 상기 제 2 스위칭소자(Tr202)는 턴-온상태이다. 이 턴-온된 제 2 스위칭소자(Tr202)는, 자신의 소스단자에 공급된 제 3 클럭펄스(CLK3)를 출력한다. 그리고, 이 제 3 클럭펄스(CLK3)를 제 2 게이트 라인(GL2)에 제 1 스캔펄스(Vout2)로서 공급함과 아울러, 제 3 스테이지(ST13)에 스타트 펄스로서 공급한다.
여기서, 상술한 바와 같은 동작으로, 상기 제 3 스테이지(ST13)는 상기 제 2 스테이지(ST12)로부터의 제 1 스캔펄스(Vout2)에 응답하여 자신의 제 1 노드를 로우상태로 만든다. 즉, 상기 기간(T5)에 상기 제 1 쉬프트 레지스터(201a)의 제 2 스테이지(ST12)는 제 1 스캔펄스(Vout2)를 출력하고, 그 다음단에 위치한 제 3 스테이지(ST13)는 상기 제 1 스캔펄스(Vout2)에 응답하여 인에이블된다.
또한, 상기 제 3 클럭펄스(CLK3)는 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 5 스위칭소자(Tr105)에도 공급된다. 즉, 상기 제 3 클럭펄스(CLK3)는 상기 제 5 스위칭소자(Tr105)의 게이트단자에 공급된다. 그러면, 상기 제 5 스위칭소자(Tr105)는 턴-온되며, 제 1 전압원(VDD)이 상기 턴-온된 제 5 스위칭소자(Tr105)를 통해 제 2 노드(QB1)에 공급된다. 이에 따라, 상기 제 2 노드(QB1)는 로우상태로 유지되고, 이 로우상태의 제 2 노드(QB1)에 게이트단자가 접속된 제 6 및 제 7 스위칭소자(Tr106, Tr107)가 턴-온된다.
이때, 제 2 전압원(VSS)이 상기 턴-온된 제 6 스위칭소자(Tr106)를 통해 상기 제 1 스테이지(11)의 제 1 노드(QB1)에 공급된다. 이에 따라, 상기 제 1 노드(QB1)는 하이상태로 유지되고, 이 하이상태의 제 1 노드에(QB1) 게이트단자가 접속된 제 3 및 제 4 스위칭소자(Tr103, Tr104)가 턴-오프된다.
또한, 제 2 전압원(VSS)이 상기 턴-온된 제 7 스위칭소자(Tr107)를 통해 제 1 게이트 라인(GL1) 및 제 2 스테이지(ST12)에 공급된다.
요약하면, 상기 제 5 기간(T5)에 상기 제 1 스테이지(ST11)는 디스에이블되고, 상기 제 2 스테이지(ST12)는 제 1 스캔펄스(Vout2)를 출력하고, 제 3 스테이지(ST13)는 인에이블된다.
다음으로, 제 6 기간(T6)동안의 동작을 설명하면 다음과 같다.
제 6 기간(T6)동안에는, 도 5에 도시된 바와 같이, 제 4 클럭펄스(CLK4)만이 로우상태를 유지하고 나머지 클럭펄스들이 하이상태를 유지한다. 이 제 6 기간(T6)에도 제 2 스타트 펄스(VST2)가 하이상태를 유지하므로, 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들은 여전히 디스에이블 상태를 유지한다.
이후, 제 7 기간(T7)동안의 동작을 설명하면 다음과 같다.
제 7 기간(T7)동안에는, 도 5에 도시된 바와 같이, 제 5 클럭펄스(CLK5)만이 로우상태를 유지하고 나머지 클럭펄스들은 하이상태를 유지한다.
상기 제 7 기간(T7)에 출력된 제 5 클럭펄스(CLK5)는 제 1 쉬프트 레지스터(201a)의 제 3 스테이지(ST13)에 구비된 제 2 스위칭소자에 공급된다. 즉, 상기 제 5 클럭펄스(CLK5)는 상기 제 2 스위칭소자의 소스단자에 공급된다. 여기서, 상기 제 3 스테이지(ST13)의 제 1 노드는 상술한 제 5 기간(T5)에 로우상태로 변경되었으므로, 상기 제 1 노드에 게이트단자가 접속된 상기 제 2 스위칭소자는 턴-온상태를 유지하고 있다. 따라서, 상기 제 7 기간(T7)에, 상기 제 5 클럭펄스(CLK5)는 상기 턴-온된 제 2 스위칭소자를 통해 제 1 스캔펄스(Vout3)로서 제 3 게이트 라인(GL3)에 공급됨과 아울러, 제 1 쉬프트 레지스터(201a)의 제 4 스테이지(ST14)에 스타트 펄스로서 공급된다. 이에 따라, 상기 기간(T7)에 상기 제 4 스테이지(ST14)의 제 1 노드가 로우상태로 유지된다. 즉, 상기 제 4 스테이지(ST14)는 인에이블된다.
또한, 상기 제 7 기간(T7)에 출력된 제 5 클럭펄스(CLK5)는 제 1 쉬프트 레지스터(201a)의 제 2 스테이지(ST12)에 구비된 제 4 스위칭소자(Tr204)에도 공급된다. 즉, 상기 제 5 클럭펄스(CLK5)는 상기 제 4 스위칭소자(Tr204)의 게이트단자에 공급된다. 그러면, 상기 제 4 스위칭소자(Tr204)는 턴-온되며, 제 1 전압원(VDD)이 상기 턴-온된 제 4 스위칭소자(Tr204)를 통해 상기 제 2 스테이지(ST12)의 제 2 노드(QB2)에 공급된다. 이에 따라, 상기 제 2 노드(QB2)는 로우상태로 유지되고, 이 로우상태의 제 2 노드(QB2)에 게이트단자가 접속된 제 5 및 제 6 스위칭소자(Tr205, Tr206)가 턴-온된다.
이때, 제 2 전압원(VSS)이 상기 턴-온된 제 5 스위칭소자(Tr205)를 통해 제 1 노드(Q2)에 공급된다. 이에 따라, 상기 제 1 노드(Q2)는 하이상태로 유지되고, 이 하이상태의 제 1 노드(Q2)에 게이트단자가 접속된 제 2 및 제 3 스위칭소자 (Tr202, Tr203)가 턴-오프된다.
또한, 제 2 전압원(VSS)이 상기 턴-온된 제 6 스위칭소자(Tr206)를 통해 제 2 게이트 라인(GL2) 및 제 3 스테이지(ST13)에 공급된다.
요약하면, 상기 제 7 기간(T7)에 상기 제 2 스테이지(ST12)는 디스에이블되고, 상기 제 3 스테이지(ST13)는 제 1 스캔펄스(Vout3)를 출력하고, 제 4 스테이지(ST14)는 인에이블된다.
이어서, 제 8 기간(T8)동안의 동작을 설명하면 다음과 같다.
제 8 기간(T8)동안에는, 도 5에 도시된 바와 같이, 제 6 클럭펄스(CLK6)만이 로우상태를 유지하고 나머지 클럭펄스들은 하이상태를 유지한다. 이 제 8 기간(T8)에도 제 2 스타트 펄스(VST2)가 하이상태를 유지하므로, 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들은 여전히 디스에이블 상태를 유지한다.
이후, 제 9 기간(T9)동안의 동작을 설명하면 다음과 같다.
제 9 기간(T9)동안에는, 도 5에 도시된 바와 같이, 제 7 클럭펄스(CLK7)만이 로우상태를 유지하고 나머지 클럭펄스들은 하이상태를 유지한다.
상기 제 7 클럭펄스(CLK7)는 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 2 스위칭소자(Tr102)에 공급된다. 즉, 상기 제 7 클럭펄스(CLK7)는 상기 제 2 스위칭소자(Tr102)의 게이트단자에 공급된다. 따라서, 상기 제 2 스위칭소자(Tr102)는 턴-온된다. 그러나, 이 기간(T9)에 상기 제 1 스테이지(ST11)에는 제 1 스타트 펄스(VST1)가 공급되지 않으므로, 상기 제 1 스테이지 (ST11)는 인에이블되지 않는다.
또한, 상기 기간(T9)에 상기 제 9 클럭펄스(CLK9)는 제 1 쉬프트 레지스터(201a)의 제 4 스테이지(ST14)에 구비된 제 2 스위칭소자에 공급된다. 즉, 상기 제 9 클럭펄스(CLK9)는 상기 제 2 스위칭소자의 소스단자에 공급된다. 따라서, 상술한 바와 같은 방식으로, 상기 제 4 스테이지(ST14)는 상기 제 9 클럭펄스(CLK9)를 제 1 스캔펄스(Vout4)로서 제 4 게이트 라인(GL1 내지 GLn)에 공급함과 아울러, 제 1 쉬프트 레지스터(201a)에 구비된 제 5 스테이지에 스타트 펄스로서 공급한다.
이와 같은 방식으로, 나머지 제 10 내지 제 k 기간동안 제 1 쉬프트 레지스터(201a)에 구비된 제 5 내지 제 n 스테이지(ST1n)들도 차례로 제 1 스캔펄스를 출력한다. 한편, 상기 제 2 내지 제 k 기간 중 어느 한 기간에 제 2 스타트 펄스(VST2)가 출력될 수 있는데, 이 제 2 스타트 펄스(VST2)가 출력되는 시점부터 상기 제 2 쉬프트 레지스터(201b)에 구비된 스테이지들(ST21 내지 ST2n)이 제 2 스캔펄스(Vout1` 내지 Voutn`)를 출력하기 시작한다. 여기서, 상기 제 2 스타트 펄스(VST2)가 출력되는 시점을 제 10 기간(T10)으로 가정하기로 하자.
이 제 2 스타트 펄스(VST2)는 상기 제 1 스타트 펄스(VST1)보다 늦게 출력되기 때문에, 상기 제 1 쉬프트 레지스터(201a)에 구비된 각 스테이지(ST11 내지 ST1n)들이 각 게이트 라인(GL1 내지 GLn)을 스캐닝하는 시간과, 상기 제 2 쉬프트 레지스터(201b)에 구비된 각 스테이지(ST21 내지 ST2n)들이 상기 각 게이트 라인(GL1 내지 GLn)을 스캐닝하는 시간은 서로 다르다.
상기 제 10 기간(T10)의 동작을 설명하면 다음과 같다.
제 10 기간(T10)동안에는, 도 5에 도시된 바와 같이, 제 2 스타트 펄스(VST2) 및 제 8 클럭펄스(CLK8)만이 로우상태를 유지하고 나머지 클럭펄스들은 하이상태를 유지한다.
이 제 2 스타트 펄스(VST2) 및 제 8 클럭펄스(CLK8)는 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 공급된다. 구체적으로, 상기 제 2 스타트 펄스(VST2)는 상기 제 1 스테이지(ST21)에 구비된 제 1 스위칭소자(Tr101`)의 게이트단자와 제 8 스위칭소자(Tr108`)의 게이트단자에 각각 입력되고, 상기 제 8 클럭펄스(CLK8)는 제 1 스테이지(ST21)에 구비된 제 2 스위칭소자(Tr102`)의 게이트단자에 공급된다.
그러면, 상기 제 1 스위칭소자(Tr101`)는 턴-온되며, 이때, 상기 제 2 스타트 펄스(VST2)가 상기 턴-온된 제 1 스위칭소자(Tr101`)를 경유하여 제 1 노드(Q1`)에 인가된다. 이에 따라, 상기 제 1 노드(Q1`)가 로우상태로 유지되므로, 상기 제 1 노드(Q1`)에 게이트단자가 접속된 제 3 및 제 4 스위칭소자(Tr103`, Tr104`)가 턴-온된다. 따라서, 이 기간(T10)에 상기 제 3 스위칭소자(Tr103`)의 게이트단자와 드레인단자간이 커패시터(C2)에 의해서 접속된다.
또한, 상기 제 2 스타트 펄스(VST2)에 의해 제 8 스위칭소자(Tr108`)는 턴-온되며, 이때, 제 2 전압원(VSS)이 상기 턴-온된 제 8 스위칭소자(Tr108`)를 통해 제 2 노드(QB1`)에 공급된다. 이에 따라, 상기 제 2 노드(QB1`)가 상기 제 2 전압원(VSS)에 의해 하이상태를 유지하며, 이 하이상태의 제 2 노드(QB1`)에 게이트단자가 접속된 제 6 및 제 7 스위칭소자(Tr106`, Tr107`)가 턴-오프된다.
한편, 상기 제 10 기간(T10)에 출력된 제 2 스타트 펄스(VST2)는, 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)에도 공급된다. 구체적으로, 상기 제 2 스타트 펄스(VST2)는 상기 제 1 스테이지(ST11)에 구비된 제 9 스위칭소자(Tr109)의 게이트단자에 공급된다. 그러면, 상기 제 9 스위칭소자(Tr109)는 턴-온되며, 이때 제 2 전압원(VSS)이 상기 턴-온된 제 9 스위칭소자(Tr109)를 통해 상기 제 1 스테이지(ST11)의 제 2 노드(QB1)에 공급된다. 따라서, 상기 제 10 기간(T10)에 상기 제 1 스테이지(ST11)의 제 2 노드(QB1)는 하이상태로 유지되며, 이 하이상태의 제 2 노드(QB1)에 게이트단자가 접속된 제 6 및 제 7 스위칭소자(Tr106, Tr107)가 턴-오프된다. 또한, 상술한 바와 같이, 상기 제 10 기간(T10)에 상기 제 2 스타트 펄스(VST2) 및 제 8 클럭펄스(CLK8)를 제외한 나머지 클럭펄스들은 모두 하이상태를 유지하므로, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 1 노드(Q1)도 하이상태를 유지한다.
이와 같이 상기 제 10 기간(T10)에 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)에 구비된 제 1 및 제 2 노드(Q1, QB1)가 모두 하이상태이므로, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)로부터는 어떠한 출력도 발생되지 않는다. 즉, 상기 제 10 기간(T10)에 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)는 제 1 게이트 라인(GL1)으로부터 플로팅된다.
요약하면, 상기 제 10 기간(T10)에, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)는 제 1 게이트 라인(GL1)으로부터 플로팅되고, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)는 인에이블된다.
다음으로, 제 11 기간(T11)동안의 동작을 설명하면 다음과 같다.
제 11 기간(T11)동안에는, 도 5에 도시된 바와 같이, 다시 제 1 클럭펄스(CLK1)가 출력된다. 즉, 상기 제 11 기간(T11)동안에는, 제 1 클럭펄스(CLK1)만 로우상태를 유지하고 나머지 클럭펄스들은 하이상태를 유지한다.
이 제 11 기간(T11)에는, 상술한 방식으로, 제 1 쉬프트 레지스터(201a)의 제 5 스테이지가 제 5 게이트 라인에 제 1 스캔펄스를 출력하고, 상기 제 5 스테이지의 전단에 위치한 제 4 스테이지(ST14)가 디스에이블되며, 상기 제 5 스테이지의 다음단에 위치한 제 6 스테이지가 인에이블된다.
다음으로, 제 12 기간(T12)동안의 동작을 설명하면 다음과 같다.
제 12 기간(T12)동안에는, 도 5에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만이 로우상태를 유지하며 나머지 클럭펄스들은 하이상태를 유지한다.
이 제 2 클럭펄스(CLK2)는 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)에 구비된 제 3 스위칭소자(Tr103`)에 공급된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 3 스위칭소자(Tr103`)의 소스단자에 공급된다. 상술한 방식으로, 상기 제 3 스위칭소자(Tr103`)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout1`)로서 제 1 게이트 라인(GL1)에 공급함과 아울러, 제 2 스테이지(ST22)에 스타트 펄스로서 공급한다.
이때, 상기 제 1 게이트 라인(GL1)에 공급된 제 2 스캔펄스(Vout1`)는 상기 제 1 게이트 라인(GL1)에 접속된 화소셀(PXL)내의 스위칭소자(TrS)를 턴-온시킨다. 그러면, 상기 턴-온된 스위칭소자(TrS)를 통해, 제 1 데이터 라인(DL1)으로부터의 오프전압이 구동 스위칭소자(TrD)의 게이트단자에 공급된다. 그러면, 이 오프전압에 의해 상기 구동 스위칭소자(TrD)는 턴-오프되므로, 이 구동 스위칭소자(TrD)에 연결된 발광소자(OLED)는 점멸한다.
한편, 상기 제 2 쉬프트 레지스터(201b)의 제 1 스테이지(ST21)로부터 출력된 제 2 스캔펄스(Vout1`)는 상기 제 1 게이트 라인(GL1)을 따라 제 1 쉬프트 레지스터(201a)의 제 2 스테이지(ST12)에 공급된다. 즉, 상기 제 2 스캔펄스(Vout1`)는 상기 제 1 게이트 라인(GL1)을 통해 상기 제 2 스테이지(ST12)에 구비된 제 7 스위칭소자(Tr207)의 게이트단자에 공급된다. 그러면, 상기 제 7 스위칭소자(Tr207)가 턴-온되고, 이때 제 2 전압원(VSS)이 상기 턴-온된 제 7 스위칭소자(Tr207)를 통해 상기 제 2 스테이지(ST12)의 제 2 노드(QB2)에 공급된다. 따라서, 상기 제 2 스테이지(ST12)의 제 2 노드(QB2)는 하이상태로 변하고, 이 하이상태의 제 2 노드(QB2)에 게이트단자가 접속된 제 5 및 제 6 스위칭소자(Tr205, Tr206)가 턴-오프된다. 다시말하면, 상기 제 12 기간(T12)에 상기 제 1 쉬프트 레지스터(201a)에 구비된 제 2 스테이지(ST12)의 제 1 및 제 2 노드(Q2, QB2)는 모두 하이상태를 유지한다. 따라서, 상기 제 12 기간(T12)에 상기 제 1 쉬프트 레지스터(201a)의 제 2 스테이지(ST12)는 제 2 게이트 라인(GL2)으로부터 플로팅된다.
결국, 상기 제 1 쉬프트 레지스터(201a)의 제 1 스테이지(ST11)는 제 2 스타트 펄스(VST2)에 의해서 제 1 게이트 라인(GL1)으로부터 플로팅되고, 상기 제 1 쉬프트 레지스터(201a)의 제 2 내지 제 n 스테이지(ST1n)는 상기 제 2 쉬프트 레지스터(201b)의 제 1 내지 제 n-1 스테이지로부터의 각 제 2 스캔펄스에 의해 각 해당 게이트 라인으로부터 플로팅된다.
한편, 본 발명에 따른 발광표시장치에서, 6개의 클럭펄스를 사용하여 제 1 및 제 2 쉬프트 레지스터(201a, 201b)를 구동시킬 수도 있다.
이하, 본 발명의 발광표시장치에 구비된 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 또 다른 실시예를 상세히 설명하면 다음과 같다.
도 7은 도 2의 제 1 및 제 2 쉬프트 레지스터의 또 다른 구성을 나타낸 도면이고, 도 8은 도 7의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
제 1 쉬프트 레지스터(201a)는, 도 7에 도시된 바와 같이, 다수의 스테이지(ST11 내지 ST1n)를 갖는다. 이 스테이지(ST11 내지 ST1n)들 각각은 제 1, 제 3, 및 제 5 클럭펄스(CLK1, CLK3, CLK5), 그리고 제 1 및 제 2 전압원(VDD, VSS)을 공급받는다. 그리고, 이 스테이지(ST11 내지 ST1n)들 중 각 서브필드에서 가장 먼저 제 1 스캔펄스(Vout1)를 출력하는 제 1 스테이지(ST11)는 상기 3개의 클럭펄스외에도 제 1 및 제 2 스타트 펄스(VST1, VST2)를 더 공급받는다.
제 2 쉬프트 레지스터(201b)도, 도 7에 도시된 바와 같이, 다수의 스테이지(ST21 내지 ST2n)를 갖는다, 이 스테이지(ST21 내지 ST2n)들 각각은 제 2, 제 4, 및 제 6 클럭펄스(CLK2, CLK4, CLK6), 그리고 제 1 및 제 2 전압원(VDD, VSS)을 공급받는다. 그리고, 이 스테이지(ST21 내지 ST2n)들 중 각 서브필드에서 가장 먼저 제 2 스캔펄스(Vout1`)를 출력하는 제 1 스테이지(ST11)는 상기 3개의 클럭펄스외에도 제 1 및 제 2 스타트 펄스(VST1, VST2)를 공급받는다.
여기서, 도 8에 도시된 바와 같이, 상기 제 1 내지 제 6 클럭펄스(CLK1 내지 CLK6)는 순환하며 순차적으로 출력된다. 또한, 상기 제 1 스타트 펄스(VST1)는 상기 제 5 클럭펄스(CLK5)에 동기되며, 상기 제 2 스타트 펄스(VST2)는 상기 제 6 클럭펄스(CLK6)에 동기된다.
여기서, 각 스테이지(ST11 내지 ST1n, ST21 내지 ST2n)의 구성 및 동작은 상술한 실시예의 스테이지와 동일하다.
단, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)는, 순차적으로 순환하면서 출력되는 3개의 클럭펄스를 사용하여 구동되는 3상 쉬프트 레지스터이다. 그러므로, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)에 구비된 스테이지(ST11 내지 ST1n, ST21 내지 ST2n)들은 3개 단위로 구동된다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 스테이지(ST11 내지 ST1n)들에 입력되는 클럭펄스의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST11)는 제 5 클럭펄스(CLK5)를 공급받아 인에이블되고, 상기 제 5 클럭펄스(CLK5) 다음에 출력되는 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스(Vout1)로서 출력하고, 상기 제 1 클럭펄스(CLK1) 다음에 출력되는 제 3 클럭펄스(CLK3)를 공급받아 디스에이블된다.
그리고, 제 2 스테이지(ST12)는 상기 제 1 클럭펄스(CLK1)를 공급받아 인에이블되고, 상기 제 1 클럭펄스(CLK1) 다음에 출력되는 제 3 클럭펄스(CLK3)를 공급받아 이를 제 1 스캔펄스(Vout2)로서 출력하고, 상기 제 3 클럭펄스(CLK3) 다음에 출력되는 제 5 클럭펄스(CLK5)를 공급받아 디스에이블된다.
그리고, 제 3 스테이지(ST13)는 상기 제 3 클럭펄스(CLK3)를 공급받아 인에이블되고, 상기 제 3 클럭펄스(CLK3) 다음에 출력되는 제 5 클럭펄스(CLK5)를 공급받아 이를 제 1 스캔펄스(Vout3)로서 출력하고, 상기 제 5 클럭펄스(CLK5) 다음에 출력되는 제 1 클럭펄스(CLK1)를 공급받아 디스에이블된다.
그리고, 제 4 내지 제 n 스테이지(ST4 내지 ST1n)는 제 1 내지 제 3 스테이지(ST11 내지 ST13)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상기 제 4 스테이지(ST14)는 상기 제 1 스테이지(ST11)에 공급된 제 5, 제 1, 및 제 3 클럭펄스(CLK5, CLK1, CLK3)를 공급받으며, 제 5 스테이지는 상기 제 2 스테이지(ST12)에 공급된 제 1, 제 3, 및 제 5 클럭펄스(CLK1, CLK3, CLK5)를 공급받으며, 제 6 스테이지는 상기 제 3 스테이지(ST13)에 공급된 제 3, 제 5, 및 제 1 클럭펄스(CLK3, CLK5, CLK1)를 공급받는다.
물론, 상기 각 스테이지(ST11 내지 ST1n)가 인에이블동작을 하기 위해서, 각 스테이지는 인에이블 동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 1 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST11 내지 ST1n)로부터 출력되는 제 1 스캔펄스(Vout1 내지 Voutn)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST11)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST11)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(VST1) 및 이에 동기된 클럭펄스(제 5 클럭펄스(CLK5))에 의해 인에이블된다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n) 들에 입력되는 클럭펄스의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST21)는 제 6 클럭펄스(CLK6)를 공급받아 인에이블되고, 상기 제 6 클럭펄스(CLK6) 다음에 출력되는 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스(Vout1`)로서 출력하고, 상기 제 2 클럭펄스(CLK2) 다음에 출력되는 제 4 클럭펄스(CLK4)를 공급받아 디스에이블된다.
그리고, 제 2 스테이지(ST22)는 상기 제 2 클럭펄스(CLK2)를 공급받아 인에이블되고, 상기 제 2 클럭펄스(CLK2) 다음에 출력되는 제 4 클럭펄스(CLK4)를 공급받아 이를 제 2 스캔펄스(Vout2`)로서 출력하고, 상기 제 4 클럭펄스(CLK4) 다음에 출력되는 제 6 클럭펄스(CLK6)를 공급받아 디스에이블된다.
그리고, 제 3 스테이지(ST23)는 상기 제 4 클럭펄스(CLK4)를 공급받아 인에이블되고, 상기 제 4 클럭펄스(CLK4) 다음에 출력되는 제 6 클럭펄스(CLK6)를 공급받아 이를 제 2 스캔펄스(Vout3)로서 출력하고, 상기 제 6 클럭펄스(CLK6) 다음에 출력되는 제 2 클럭펄스(CLK2)를 공급받아 디스에이블된다.
그리고, 제 4 내지 제 n 스테이지(ST21 내지 ST2n)는 제 1 내지 제 3 스테이지(ST21 내지 ST23)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상기 제 4 스테이지(ST24)는 상기 제 1 스테이지(ST21)에 공급된 제 6, 제 2, 및 제 4 클럭펄스(CLK6, CLK2, CLK4)를 공급받으며, 제 5 스테이지는 상기 제 2 스테이지(ST22)에 공급된 제 2, 제 4, 및 제 6 클럭펄스(CLK2, CLK4, CLK6)를 공급받으며, 제 6 스테이지는 상기 제 3 스테이지(ST23)에 공급된 제 4, 제 6, 및 제 2 클럭펄스(CLK4, CLK6, CLK2)를 공급받는다.
물론, 상기 각 스테이지(ST21 내지 ST2n)가 인에이블동작을 하기 위해서, 각 스테이지(ST21 내지 ST2n)는 인에이블 동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 2 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST21 내지 ST2n)로부터 출력되는 제 2 스캔펄스(Vout1` 내지 Voutn`)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST21)의 전단에는 스테이가 존재하기 않기 때문에, 상기 제 1 스테이지(ST21)는 타이밍 콘트롤러로부터의 제 2 스타트 펄스(VST2) 및 이에 동기된 클럭펄스(제 6 클럭펄스(CLK6))에 의해 인에이블된다.
도 9는 도 7의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도이다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)를 설명하면 다음과 같다.
상기 제 1 스테이지(ST11)는, 도 9에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 및 커패시터(C2)를 갖는다. 도 9에 도시된 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
제 2 내지 제 n 스테이지(ST12 내지 ST1n)는, 도 9에 도시된 바와 같이, 각각 제 1 내지 제 7 스위칭소자(Tr101 내지 Tr107)와 커패시터(C2)를 갖는다. 이 제 1 내지 제 7 스위칭소자(Tr101 내지 Tr107), 그리고 커패시터(C2)는, 도 6에 도시 된 제 1 내지 제 7 스위칭소자(Tr101 내지 Tr107), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들의 구성을 상세히 설명하면 다음과 같다.
상기 제 1 스테이지(ST21)는, 도 9에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr201 내지 Tr209), 및 커패시터(C2)를 갖는다. 도 9에 도시된 제 1 내지 제 9 스위칭소자(Tr201 내지 Tr209), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 9 스위칭소자(Tr201 내지 Tr209), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n)는, 도 9에 도시된 바와 같이, 각각 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`)와 커패시터를 갖는다. 도 9에 도시된 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`), 그리고 커패시터는, 도 6에 도시된 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
이와 같이 구성된 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 동작은, 도 6의 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 동작과 동일하므로 이에 대한 설명은 생략한다.
한편, 본 발명에 따른 발광표시장치에서, 4개의 클럭펄스를 사용하여 제 1 및 제 2 쉬프트 레지스터(201a, 201b)를 구동시킬 수도 있다.
이하, 본 발명의 발광표시장치에 구비된 제 1 및 제 2 쉬프트 레지스터 (201a, 201b)의 또 다른 실시예를 상세히 설명하면 다음과 같다.
도 10은 도 2의 제 1 및 제 2 쉬프트 레지스터의 또 다른 구성을 나타낸 도면이고, 도 11은 도 10의 제 1 및 제 2 쉬프트 레지스터에 공급되는 각종 신호의 타이밍도이다.
제 1 쉬프트 레지스터(201a)는, 도 10에 도시된 바와 같이, 다수의 스테이지(ST11 내지 ST1n) 및 더미 스테이지(ST1n+1)를 갖는다. 이 스테이지(ST11 내지 ST1n)들 및 더미 스테이지(ST1n+1) 각각은 제 1 및 제 3 클럭펄스(CLK1, CLK3), 그리고 제 1 및 제 2 전압원(VDD, VSS)을 공급받는다. 그리고, 이 스테이지(ST11 내지 ST1n)들 중 각 서브필드에서 가장 먼저 제 1 스캔펄스(Vout1)를 출력하는 제 1 스테이지(ST11)는 상기 2개의 클럭펄스(CLK1, CLK3) 외에도 제 1 및 제 2 스타트 펄스(VST1, VST2)를 더 공급받는다.
제 2 쉬프트 레지스터(201b)도, 도 10에 도시된 바와 같이, 다수의 스테이지(ST21 내지 ST2n) 및 더미 스테이지(ST2n+1)를 갖는다, 이 스테이지(ST21 내지 ST2n)들 및 더미 스테이지(ST2n+1) 각각은 제 2 및 제 4 클럭펄스(CLK2, CLK4), 그리고 제 1 및 제 2 전압원(VDD, VSS)을 공급받는다. 그리고, 이 스테이지(ST21 내지 ST2n)들 중 각 서브필드에서 가장 먼저 제 2 스캔펄스(Vout1`)를 출력하는 제 1 스테이지(ST21)는 상기 2개의 클럭펄스(CLK2, CLK4) 외에도 제 1 및 제 2 스타트 펄스(VST1, VST2)를 더 공급받는다.
여기서, 도 11에 도시된 바와 같이, 상기 제 1 내지 4 클럭펄스(CLK1 내지 CLK4)는 순환하며 순차적으로 출력된다. 또한, 상기 제 1 스타트 펄스(VST1)는 상 기 제 3 클럭펄스(CLK3)에 동기되며, 상기 제 2 스타트 펄스(VST2)는 상기 제 4 클럭펄스(CLK4)에 동기된다.
여기서, 각 스테이지(ST21 내지 ST2n) 및 더미 스테이지(ST2n+1)의 구성 및 동작은 상술한 실시예의 스테이지와 동일하다.
단, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)는, 순차적으로 순환하면서 출력되는 2개의 클럭펄스를 사용하여 구동되는 2상 쉬프트 레지스터이다. 그러므로, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)에 구비된 스테이지들(ST11 내지 ST1n, ST21 내지 ST2n)은 2개 단위로 구동된다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 스테이지(ST11 내지 ST1n)들에 입력되는 클럭펄스의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST11)는 제 3 클럭펄스(CLK3)를 공급받아 인에이블되고, 상기 제 3 클럭펄스(CLK3) 다음에 출력되는 제 1 클럭펄스(CLK1)를 공급받아 이를 제 1 스캔펄스(Vout1)로서 출력한다.
그리고, 제 2 스테이지(ST12)는 상기 제 1 클럭펄스(CLK1)를 공급받아 인에이블되고, 상기 제 1 클럭펄스(CLK1) 다음에 출력되는 제 3 클럭펄스(CLK3)를 공급받아 이를 제 1 스캔펄스(Vout2)로서 출력한다.
그리고, 제 3 내지 제 n 스테이지(ST13 내지 ST1n)는 제 1 및 제 2 스테이지(ST11, ST12)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상기 제 3 스테이지(ST13)는 상기 제 1 스테이지(ST11)에 공급된 제 3 및 제 1 클럭펄스 (CLK3, CLK1)를 공급받으며, 제 4 스테이지(ST14)는 상기 제 2 스테이지(ST12)에 공급된 제 1 및 제 3 클럭펄스(CLK1, CLK3)를 공급받는다.
물론, 상기 각 스테이지(ST11 내지 ST1n)가 인에이블동작을 하기 위해서, 각 스테이지(ST11 내지 ST1n)는 인에이블 동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 1 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST11 내지 ST1n)로부터 출력되는 제 1 스캔펄스(Vout1 내지 Voutn)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST11)의 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST11)는 타이밍 콘트롤러로부터의 제 1 스타트 펄스(VST1) 및 이에 동기된 클럭펄스(제 3 클럭펄스(CLK3))에 의해 인에이블된다.
또한, 상기 각 스테이지(ST11 내지 ST1n)는 다음단 스테이지로부터의 제 1 스캔펄스를 공급받아 디스에이블된다.
한편, 상기 더미 스테이지(ST1n+1)는 상기 제 n 스테이지(ST1n)를 디스에이블시키기 위한 스테이지이다. 이 더미 스테이지(ST1n+1)는 게이트 라인에 접속되지 않으며, 상기 제 n 스테이지(ST1n)에만 접속된다. 즉, 상기 더미 스테이지(ST1n+1)로부터 출력된 제 1 더미 스캔펄스(Voutn+1)는 상기 제 n 스테이지(ST1n)에 공급되어, 상기 제 n 스테이지(ST1n)를 디스에이블시킨다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n)들에 입력되는 클럭펄스의 공급순서를 설명하면 다음과 같다.
즉, 제 1 스테이지(ST21)는 제 4 클럭펄스(CLK4)를 공급받아 인에이블되고, 상기 제 4 클럭펄스(CLK4) 다음에 출력되는 제 2 클럭펄스(CLK2)를 공급받아 이를 제 2 스캔펄스(Vout1`)로서 출력한다.
그리고, 제 2 스테이지(ST22)는 상기 제 2 클럭펄스(CLK2)를 공급받아 인에이블되고, 상기 제 2 클럭펄스(CLK2) 다음에 출력되는 제 4 클럭펄스(CLK4)를 공급받아 이를 제 2 스캔펄스(Vout2`)로서 출력한다.
그리고, 제 3 내지 제 n 스테이지(ST23 내지 ST2n)는 제 1 및 제 2 스테이지(ST21, ST22)에 공급된 클럭펄스의 순서대로 클럭펄스를 공급받는다. 즉, 상기 제 3 스테이지(ST23)는 상기 제 1 스테이지(ST21)에 공급된 제 4 및 제 2 클럭펄스(CLK4, CLK2)를 공급받으며, 제 4 스테이지(ST24)는 상기 제 2 스테이지(ST22)에 공급된 제 2 및 제 4 클럭펄스(CLK2, CLK4)를 공급받는다.
물론, 상기 각 스테이지(ST21 내지 ST2n)가 인에이블동작을 하기 위해서, 각 스테이지(ST21 내지 ST2n)는 인에이블 동작시 입력되는 클럭펄스 이외에도 전단 스테이지로부터의 제 2 스캔펄스를 공급받는다. 여기서, 상기 각 스테이지(ST21 내지 ST2n)로부터 출력되는 제 2 스캔펄스(Vout1` 내지 Voutn`)와 상기 인에이블 동작시 공급되는 클럭펄스는 서로 동기된다. 이때, 제 1 스테이지(ST21)의 전단에는 스테이가 존재하기 않기 때문에, 상기 제 1 스테이지(ST21)는 타이밍 콘트롤러로부터의 제 2 스타트 펄스(VST2) 및 이에 동기된 클럭펄스(제 4 클럭펄스(CLK4))에 의해 인에이블된다.
또한, 상기 각 스테이지(ST21 내지 ST2n)는 다음단으로부터의 제 2 스캔펄스를 공급받아 디스에이블된다.
한편, 상기 더미 스테이지(ST2n+1)는 상기 제 n 스테이지(ST1n)를 디스에이블시키기 위한 스테이지이다. 이 더미 스테이지(ST2n+1)는 게이트 라인에 접속되지 않으며, 상기 제 n 스테이지(ST2n)에만 접속된다. 즉, 상기 더미 스테이지(ST2n+1)로부터 출력된 제 2 더미 스캔펄스(Voutn+1`)는 상기 제 n 스테이지(ST2n)에 공급되어, 상기 제 n 스테이지(ST2n)를 디스에이블시킨다.
이와 같이 구성된 각 스테이지(ST11 내지 ST1n+1, ST21 내지 ST2n+1))의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 12는 도 10의 제 1 및 제 2 쉬프트 레지스터에 구비된 각 스테이지에 대한 상세 구성도이다.
먼저, 제 1 쉬프트 레지스터(201a)에 구비된 제 1 스테이지(ST11)를 설명하면 다음과 같다.
상기 제 1 스테이지(ST11)는, 도 12에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 및 커패시터(C2)를 갖는다. 도 12에 도시된 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 9 스위칭소자(Tr101 내지 Tr109), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
단, 도 12에 도시된 제 1 스테이지(ST11)에 구비된 제 5 스위칭소자(Tr105)의 게이트단자 및 소스단자에는 다음단 스테이지(즉, 제 2 스테이지(ST12))로부터의 제 1 스캔펄스(Vout2)가 공급된다. 이에 따라, 상기 제 5 스위칭소자(Tr105)는 다음단 스테이지로부터의 제 1 스캔펄스(Vout2)에 응답하여, 상기 제 1 스캔펄스 (Vout2)를 제 2 노드(QB1)에 공급한다.
제 2 내지 제 n 스테이지(ST11 내지 ST1n) 및 더미 스테이지(ST1n+1)는, 도 12에 도시된 바와 같이, 각각 제 1 내지 제 7 스위칭소자(Tr201 내지 Tr207)와 커패시터(C2)를 갖는다. 이 제 1 내지 제 7 스위칭소자(Tr201 내지 Tr207), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 7 스위칭소자(Tr201 내지 Tr207), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
단, 도 12에 도시된 제 2 내지 제 n 스테이지(ST11 내지 ST1n) 각각에 구비된 제 4 스위칭소자(Tr204)의 게이트단자 및 소스단자에는 다음단 스테이지로부터의 제 1 스캔펄스가 공급된다. 이에 따라, 상기 제 4 스위칭소자(Tr204)는 다음단 스테이지로부터의 제 1 스캔펄스에 응답하여, 상기 제 1 스캔펄스를 제 2 노드(QB2)에 공급한다.
다음으로, 제 2 쉬프트 레지스터(201b)에 구비된 스테이지(ST21 내지 ST2n) 및 더미 스테이지(ST2n+1)들의 구성을 상세히 설명하면 다음과 같다.
상기 제 1 스테이지(ST11)는, 도 12에 도시된 바와 같이, 제 1 내지 제 9 스위칭소자(Tr101` 내지 Tr109`), 및 커패시터(C2)를 갖는다. 도 12에 도시된 제 1 내지 제 9 스위칭소자(Tr101` 내지 Tr109`), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 9 스위칭소자(Tr101` 내지 Tr109`), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
단, 상기 제 1 스테이지(ST21)에 구비된 제 5 스위칭소자(Tr105`)의 게이트단자 및 소스단자에는 다음단 스테이지(즉, 제 2 스테이지(ST22))로부터의 제 1 스 캔펄스(Vout2`)가 공급된다. 이에 따라, 상기 제 5 스위칭소자(Tr105`)는 다음단 스테이지로부터의 제 1 스캔펄스(Vout2`)에 응답하여, 상기 제 1 스캔펄스(Vout2`)를 제 2 노드(QB1`)에 공급한다.
제 2 내지 제 n 스테이지(ST22 내지 ST2n) 및 더미 스테이지(ST2n+1)는, 도 12에 도시된 바와 같이, 각각 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`)와 커패시터(C2)를 갖는다. 도 12에 도시된 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`), 그리고 커패시터(C2)는, 도 6에 도시된 제 1 내지 제 7 스위칭소자(Tr201` 내지 Tr207`), 그리고 커패시터(C2)와 동일하므로 이에 대한 설명은 생략한다.
단, 도 12에 도시된 제 2 내지 제 n 스테이지(ST21 내지 ST2n) 각각에 구비된 제 4 스위칭소자(Tr204`)의 게이트단자 및 소스단자에는 다음단 스테이지로부터의 제 1 스캔펄스가 공급된다. 이에 따라, 상기 제 4 스위칭소자(Tr204`)는 다음단 스테이지로부터의 제 1 스캔펄스에 응답하여, 상기 제 1 스캔펄스를 제 2 노드(QB2`)에 공급한다.
이와 같이 구성된 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 동작은, 도 6의 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 동작과 동일하므로 이에 대한 설명은 생략한다.
이와 같이 본 발명에 따른 발광표시장치는, 전술한 바와 같은 제 1 및 제 2 쉬프트 레지스터(201a, 201b)를 통해 각 화소셀(PXL)을 구동한다. 이때, 상기 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 구조로 인해, 상기 각 화소셀(PXL)은 2개 의 스위칭소자(TrS, TrD)와 하나의 커패시터(C1)를 가질 수 있다. 따라서, 본 발명의 발광표시장치는 화소영역의 개구율을 증가시킬 수 있다,
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 발광표시장치에는 다음과 같은 효과가 있다.
본 발명에 따른 발광표시장치는, 각 게이트 라인의 일단에 접속된 제 1 쉬프트 레지스터와 각 게이트 라인의 타단에 접속된 제 2 쉬프트 레지스터를 포함한다. 이 제 1 및 제 2 쉬프트 레지스터는 하나의 게이트 라인을 순차적으로 스캐닝함으로써, 한 서브필드 기간동안 상기 게이트 라인을 두 번 구동한다.
이러한 제 1 및 제 2 쉬프트 레지스터(201a, 201b)의 구조로 인해, 화소셀은 2개의 스위칭소자와 하나의 커패시터를 가질 수 있다. 따라서, 본 발명의 발광표시장치는 화소영역의 개구율을 증가시킬 수 있다,

Claims (27)

  1. 서로 교차하는 다수의 게이트 라인들 및 다수의 데이터 라인들을 갖는 표시부;
    상기 각 게이트 라인의 일단에 접속되어, 상기 각 게이트 라인에 제 1 스캔펄스를 순차적으로 공급하는 제 1 쉬프트 레지스터;
    상기 각 게이트 라인의 타단에 접속되어, 상기 각 게이트 라인에 제 2 스캔펄스를 순차적으로 공급하는 제 2 쉬프트 레지스터;
    해당 게이트 라인으로부터의 제 1 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 온전압 또는 오프전압을 스위칭하며, 상기 해당 게이트 라인으로부터의 제 2 스캔펄스에 따라 상기 해당 데이터 라인으로부터의 오프전압을 스위칭하는 스위칭소자;
    상기 스위칭소자로부터의 온전압에 따라 전류를 발생시키며, 상기 스위칭소자로부터의 오프전압에 따라 오프되는 구동 스위칭소자;
    상기 구동 스위칭소자의 게이트단자와 소스단자간에 접속된 커패시터; 및,
    상기 구동 스위칭소자로부터의 전류에 따라 발광하는 발광소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 쉬프트 레지스터는, 상기 각 게이트 라인의 일단에 상기 제 1 스 캔펄스를 공급하는 다수의 스테이지들을 포함하는 것을 특징으로 하는 발광표시장치.
  3. 제 2 항에 있어서,
    상기 제 2 쉬프트 레지스터는, 상기 각 게이트 라인의 타단에 상기 제 2 스캔펄스를 공급하는 다수의 스테이지를 포함하는 것을 특징으로 하는 발광표시장치.
  4. 제 3 항에 있어서,
    상기 제 1 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 8 클럭펄스들 중 제 1, 제 3, 제 5, 및 제 7 클럭펄스를 전송하는 제 1, 제 3, 제 5, 및 제 7 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 7 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 1 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 7 클럭전송라인으로부터의 제 7 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 1 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여 상기 제 1 클럭전송라인으로부터의 제 1 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    상기 제 3 클럭전송라인으로부터의 제 3 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 1 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 8 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  5. 제 4 항에 있어서,
    상기 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  6. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 1 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 8 클럭펄스들 중 제 1, 제 3, 제 5, 및 제 7 클럭펄스를 전송하는 제 1, 제 3, 제 5, 및 제 7 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터 제 1 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 전단 스테이지로부터의 제 1 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 제 3 클럭전송라인으로부터의 제 3 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    상기 제 5 클럭전송라인으로부터의 제 5 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 1 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  7. 제 6 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  8. 제 3 항에 있어서,
    상기 제 2 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 8 클럭펄스들 중 제 2, 제 4, 제 6, 및 제 8 클럭펄스를 전송하는 제 2, 제 4, 제 6, 및 제 8 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 8 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 8 클럭전송라인으로부터의 제 8 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 2 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여 상기 제 2 클럭전송라인으로부터의 제 2 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 2 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 7 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  9. 삭제
  10. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 2 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 8 클럭펄스들 중 제 2, 제 4, 제 6, 및 제 8 클럭펄스를 전송하는 제 2, 제 4, 제 6, 및 제 8 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터 제 2 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 전단 스테이지로부터의 제 2 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    상기 제 6 클럭전송라인으로부터의 제 6 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 2 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  11. 제 10 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  12. 제 3 항에 있어서,
    상기 제 1 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 6 클럭펄스들 중 제 1, 제 3, 및 제 5 클럭펄스를 전송하는 제 1, 제 3, 및 제 5 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 5 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 1 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 5 클럭전송라인으로부터의 제 5 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 1 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여 상기 제 1 클럭전송라인으로부터의 제 1 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    상기 제 3 클럭전송라인으로부터의 제 3 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 1 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 8 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  13. 제 12 항에 있어서,
    상기 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  14. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 1 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 6 클럭펄스들 중 제 1, 제 3, 및 제 5 클럭펄스를 전송하는 제 1, 제 3, 및 제 5 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터 제 1 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 전단 스테이지로부터의 제 1 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 제 3 클럭전송라인으로부터의 제 3 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    상기 제 5 클럭전송라인으로부터의 제 5 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 1 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  15. 제 14 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  16. 제 3 항에 있어서,
    상기 제 2 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 6 클럭펄스들 중 제 2, 제 4, 및 제 6 클럭펄스를 전송하는 제 2, 제 4, 및 제 6 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 6 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 6 클럭전송라인으로부터의 제 6 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 2 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여 상기 제 2 클럭전송라인으로부터의 제 2 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 2 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 5 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  17. 제 16 항에 있어서,
    상기 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  18. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 2 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 6 클럭펄스들 중 제 2, 제 4, 및 제 6 클럭펄스를 전송하는 제 2, 제 4, 및 제 6 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터 제 2 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 전단 스테이지로부터의 제 2 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    상기 제 6 클럭전송라인으로부터의 제 6 클럭펄스에 응답하여 제 2 노드에 제 1 전압원을 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 2 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  19. 제 18 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  20. 제 3 항에 있어서,
    상기 제 1 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 4 클럭펄스들 중 제 1 및 제 3 클럭펄스를 전송하는 제 1 및 제 3 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 3 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 1 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 3 클럭전송라인으로부터의 제 3 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 1 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여 상기 제 1 클럭전송라인으로부터의 제 1 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    다음단 스테이지로부터의 제 1 스캔펄스에 응답하여, 제 2 노드에 상기 제 1 스캔펄스를 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 1 전압원에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 1 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 4 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  21. 제 20 항에 있어서,
    상기 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  22. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 1 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 4 클럭펄스들 중 제 1 및 제 3 클럭펄스를 전송하는 제 1 및 제 3 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터의 제 1 스캔펄스에 동기된 제 1 클럭펄스에 응답하여, 전단 스테이지로부터의 제 1 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 제 2 클럭전송라인으로부터의 제 2 클럭펄스를 제 1 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    다음단 스테이지로부터의 제 1 스캔펄스에 응답하여, 제 2 노드에 상기 제 1 스캔펄스를 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 1 스캔펄스에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 1 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  23. 제 22 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  24. 제 3 항에 있어서,
    상기 제 2 쉬프트 레지스터에 구비된 첫 번째 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 4 클럭펄스들 중 제 2 및 제 4 클럭펄스를 전송하는 제 2 및 제 4 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    상기 제 4 클럭펄스에 동기된 제 2 스타트 펄스에 응답하여 상기 제 2 스타트 펄스를 출력하는 제 1 스위칭소자;
    상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스에 응답하여 상기 제 1 스위칭소자로부터 출력된 상기 제 2 스타트 펄스를 제 1 노드에 공급하는 제 2 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여 상기 제 2 클럭전송라인으로부터의 제 2 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 3 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스타트 펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 4 스위칭소자;
    다음단 스테이지로부터의 제 1 스캔펄스에 응답하여, 제 2 노드에 상기 제 2 스캔펄스를 공급하는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 3 및 제 4 스위칭소자를 턴-오프시키는 제 6 스위칭소자;
    상기 제 2 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 7 스위칭소자;
    상기 제 2 스타트 펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 6 및 제 7 스위칭소자를 턴-오프시키는 제 8 스위칭소자; 및,
    상기 제 3 클럭펄스에 동기된 제 1 스타트 펄스에 응답하여 상기 제 2 전압원을 상기 제 2 노드에 공급함으로써 상기 제 6 및 상기 제 7 스위칭소자를 턴-오프시키는 제 9 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  25. 제 24 항에 있어서,
    상기 제 4, 제 5, 제 6, 제 8, 및 제 9 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
  26. 제 3 항에 있어서,
    첫 번째 스테이지를 제외한, 상기 제 2 쉬프트 레지스터에 구비된 나머지 스테이지는,
    서로 순차적으로 출력되는 제 1 내지 제 4 클럭펄스들 중 제 2 및 제 4 클럭펄스를 전송하는 제 2 및 제 4 클럭전송라인;
    서로 다른 극성을 갖는 제 1 및 제 2 전압원을 전송하는 제 1 및 제 2 전원라인;
    전단 스테이지로부터 출력된 제 2 스캔펄스에 동기된 제 2 클럭펄스에 응답하여, 전단 스테이지로부터의 제 2 스캔펄스를 제 1 노드에 공급하는 제 1 스위칭소자;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 4 클럭전송라인으로부터의 제 4 클럭펄스를 제 2 스캔펄스로서 출력하고, 이를 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 2 스위칭소자;
    일측 단자가 상기 제 1 노드에 접속된 커패시터;
    상기 제 1 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 커패시터의 타측단자와 상기 해당 게이트 라인의 일단간을 접속시키는 제 3 스위칭소자;
    다음단 스테이지로부터의 제 2 스캔펄스에 응답하여, 제 2 노드에 상기 제 2 스캔펄스를 공급하는 제 4 스위칭소자;
    상기 제 2 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 1 노드에 제 2 전압원을 공급함으로써 상기 제 2 및 제 3 스위칭소자를 턴-오프시키는 제 5 스위칭소자;
    상기 제 2 노드에 공급된 제 2 스캔펄스에 응답하여, 상기 제 2 전압원을 상기 해당 게이트 라인의 일단 및 다음단의 스테이지에 공급하는 제 6 스위칭소자; 및,
    상기 전단 스테이지로부터의 제 2 스캔펄스에 응답하여 상기 제 2 노드에 제 2 전압원을 공급함으로써 상기 제 5 및 제 6 스위칭소자를 턴-오프시키는 제 7 스위칭소자를 포함하여 구성됨을 특징으로 하는 발광표시장치.
  27. 제 26 항에 있어서,
    상기 제 1, 제 3, 제 4, 제 5, 및 제 7 스위칭소자는 각각 두 개의 스위칭소자가 직렬로 접속된 듀얼 스위칭소자인 것을 특징으로 하는 발광표시장치.
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