KR101502174B1 - 제어 드라이버 및 이를 구비한 표시장치 - Google Patents

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Abstract

출력 신호를 제어할 수 있는 제어 드라이버 및 이를 구비한 표시장치가 개시된다.
본 발명의 제어 드라이버는 다수의 스테이지들을 포함한다. 각 스테이지는 홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터와, 짝수번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수번째 쉬프트 신호를 출력하는 짝수번째 쉬프트 레지스터와, 홀수번째 및 짝수번째 쉬프트 레지스터들에 접속되어 홀수번째 및 짝수번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함한다.
표시장치, 제어 드라이버, 다수 펄스

Description

제어 드라이버 및 이를 구비한 표시장치{Gate driver and display device}
본 발명은 제어 드라이버에 관한 것으로서, 특히 출력 신호를 제어할 수 있는 제어 드라이버 및 이를 구비한 표시장치에 관한 것이다.
정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시 장치가 활발히 개발되고 있다. 표시 장치는 출력 신호(liquid crystal display device), 유기발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이러한 표시 장치는 영상을 표시하는 패널과 이 패널을 라인 별로 구동하기 위한 게이트 드라이버를 포함한다.
패널에는 다수의 게이트 라인들과 다수의 데이터 라인들의 교차에 의해 정의된 다수의 픽셀들이 매트릭스로 배열된다.
유기발광 표시장치의 경우, 각 화소에는 스위칭 트랜지스터, 구동 트랜지스터, 캐패시터 및 유기발광 다이오드가 형성될 수 있다.
유기발광 다이오드는 유기발광 물질로 이루어진 유기 발광층, 아노드 전극 및 캐소드 전극을 포함한다.
유기발광 표시장치의 스위칭 트랜지스터나 구동 트랜지스터는 아몰퍼스 실리콘으로 이루어진 반도체층으로 형성되므로, 이동도가 낮고 문턱 전압이 큰 단점이 있다.
이러한 문제를 해결하기 위해, 최근 들어, 유기발광 표시장치의 각 화소에는 다수의 제어 트랜지스터들이 더 형성되고 있다.
통상 이러한 제어 트랜지스터들 각각을 제어하기 위한 제어 신호들은 한 프레임 내에 적어도 2번 이상의 펄스를 갖거나 이들 펄스들의 폭들이 서로 상이한 경우가 종종 있다.
하지만, 아직까지 제어 트랜지스터를 제어하기 위한 제어 신호를 생성하기 위한 최적화된 소자가 제안되지 않았다.
따라서, 본 발명은 출력 신호를 제어할 수 있는 제어 드라이버 및 이를 구비한 표시장치를 제공함에 그 목적이 있다.
본 발명에 따르면, 제어 드라이버는, 다수의 스테이지들을 포함하고, 상기 각 스테이지는, 홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터; 짝수번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수번째 쉬프트 신호를 출력하는 짝수번째 쉬프트 레지스터; 및 상기 홀수번째 및 짝수번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함한다.
본 발명에 따르면, 표시 장치는, 다수의 게이트 라인들과 다수의 제어 라인들이 다수의 데이터 라인들과 교차하여 정의된 다수의 서브 픽셀들을 포함하는 패널; 및 상기 다수의 제어 라인들에 공급하기 위한 다수의 출력 신호들을 순차적으로 생성하는 제어 드라이버를 포함하고, 상기 각 스테이지는, 홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터; 짝수번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수번째 쉬프트 신호를 출력하는 짝수번째 쉬프트 레지스터; 및 상기 홀수번째 및 짝수번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함한다.
본 발명은 한 프레임 동안, 하이 레벨의 홀수번째 개시 신호와 하이 레벨의 짝수번째 개시 신호가 한 프레임 동안 여러 번 인가되는 경우, 제1 출력 버퍼의 출력단에는 다수의 하이 레벨들을 갖는 제1 출력 신호가 출력될 수 있다.
또한, 본 발명은 한 프레임 동안, 하이 레벨의 홀수번째 개시 신호와 하이 레벨의 짝수번째 개시 신호 간의 클럭 개수를 조절함으로써, 다수의 클럭 동안 하이 레벨을 갖는 제1 출력 신호가 출력될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 유기 발광 표시장치를 도시한 블록도이다.
도 1을 참조하면, 본 발명의 유기 발광 표시장치는 유기 발광 패널(20), 게이트 드라이버(30), 제어 드라이버(40) 및 데이터 드라이버(50)를 포함할 수 있다.
본 발명의 유기발광 표시장치는 게이트 드라이버(30), 제어 드라이버(40) 및 데이터 드라이버(50)를 제어하기 위한 타이밍 콘트롤러를 더 포함할 수 있다.
유기 발광 패널(20)은 다수의 게이트 라인들(G)과 다수의 제어 라인들(C)이 평행하게 배치된다. 게이트 라인들(G)과 제어 라인들(C)과 교차하여 다수의 데이터 라인들(D)이 배치된다. 게이트 라인들(G)과 제어 라인들(C)이 데이터 라인들(D)과 교차하여 다수의 서브 픽셀들(P)이 정의될 수 있다. 따라서, 유기 발광 패널(20)에는 서브 픽셀들)P)이 매트릭스로 배열될 수 있다.
각 서브 픽셀(P)은 도 2에 도시한 바와 같이, 스위칭 트랜지스터(62), 제어 트랜지스터(64), 구동 트랜지스터(66) 및 유기 발광 다이오드(68)를 포함할 수 있다. 각 서브 픽셀(P)은 데이터를 한 프레임 동안 유지하기 위한 스토리지 캐패시터(미도시)를 더 포함할 수 있다.
스위칭 트랜지스터(62)는 다수의 스위칭 트랜지스터들을 포함할 수 있다. 제어 트랜지스터(64)는 다수의 제어 트랜지스터들을 포함할 수 있다.
본 발명은 설명의 편의를 위해 하나의 스위칭 트랜지스터(62)와 하나의 제어 트랜지스터(64)로 한정하여 설명한다.
스위칭 트랜지스터(62)는 하나의 게이트 라인과 하나의 데이터 라인에 접속된다. 스위칭 트랜지스터(62)는 게이트 라인으로 공급된 게이트 신호에 의해 활성화되어 데이터 라인으로 공급된 데이터 신호가 전달될 수 있다.
제어 트랜지스터(64)는 하나의 제어 라인에 접속된다. 제어 트랜지스터(64)는 제어 라인으로 공급된 출력 신호에 의해 활성화되어 소정 정보 신호가 전달된다.
예컨대, 정보 신호는 구동 트랜지스터(66)의 문턱 전압을 보상하기 위한 초기화 전압일 수 있다. 또는 출력 신호는 유기발광 다이오드로 공급되는 구동 전류를 보상하기 위한 보상 전압일 수 있다.
본 발명에서는 설명의 편의를 위해 정보 신호를 보상 전압으로 한정하여 설명한다.
제어 트랜지스터(64)의 활성화에 의해 스위칭 트랜지스터(62)를 경유하여 전달된 데이터 신호가 보상될 수 있다.
제어 트랜지스터(64)를 활성화하기 위한 출력 신호는 한 프레임 내에서 서로 상이한 폭들을 갖는 다수의 펄스들일 수 있다.
구동 트랜지스터(66)는 제어 트랜지스터(64)에 접속된다. 구동 트랜지스터(66)는 보상된 데이터 신호에 따른 구동 전류를 생성하여 유기 발광 다이오드(68)로 공급한다.
유기 발광 다이오드(68)는 구동 트랜지스터(66)에 접속되어, 구동 전류에 상응하는 휘도를 갖는 광을 발광한다.
게이트 드라이버(30)는 서브 픽셀(P)의 스위칭 트랜지스터(62)를 활성화기 위한 게이트 신호를 생성한다.
게이트 신호는 유기 발광 패널(20)의 각 게이트 라인에 순차적으로 공급하기 위해 순차적으로 생성될 수 있다.
데이터 드라이버(50)는 데이터 신호를 픽셀로 공급한다.
제어 드라이버(40)는 픽셀의 제어 스위치를 활성화하기 위한 출력 신호를 생성한다.
게이트 신호는 유기 발광 패널(20)의 각 제어 라인에 순차적으로 공급하기 위해 순차적으로 생성되고, 한 프레임 내에 서로 상이한 폭들을 갖는 다수의 펄스들을 포함할 수 있다.
게이트 드라이버(30)와 제어 드라이버(40)는 유기 발광 패널(20)에 내장될 수 있다. 즉, 게이트 드라이와 제어 드라이버(40)는 각각 다수의 트랜지스터들로 구성될 수 있다. 이러한 트랜지스터들은 픽셀의 스위칭 트랜지스터(62), 제어 트랜지스터(64) 및 구동 트랜지스터(66)와 함께 반도체 공정을 이용하여 형성될 수 있다. 따라서, 게이트 드라이버(30)와 제어 드라이버(40)는 스위칭 트랜지스터(62), 제어 트랜지스터(64) 및 구동 트랜지스터(66)와 함께 유기발광 패널(20)에 형성될 수 있다.
도 3은 도 1의 제어 드라이버를 도시한 블록도이다.
도 3을 참조하면, 제어 드라이버(40)는 서로 종속 연결된(cascaded) 다수의 스테이지들(10_1 내지 10_n)을 포함한다.
각 스테이지(10_1 내지 10_n)로부터 출력 신호들(VOUT1 내지 VOUTn)이 순차적으로 출력될 수 있다.
각 스테이지(10_1 내지 10_n)는 홀수번째 쉬프트 레지스터(12_1_odd 내지 12_n_odd), 짝수번째 쉬프트 레지스터(12_1_even 내지 12_n_even) 및 출력 버퍼(14_1 내지 14_n)를 포함할 수 있다.
각 스테이지(10_1 내지 10_n)에는 제1 및 제2 클럭 신호들(CLK, CLKB) 중 어느 하나의 클럭 신호, 하이 레벨의 제1 공급 전압(VDD), 로우 레벨의 제2 공급 전압(VSS), 하이 레벨의 게이트 전압(VGH) 및 로우 레벨의 게이트 전압(VGL)이 입력될 수 있다.
제1 및 제2 클럭 신호(CLK, CLKB)는 1 수평 구간(1H) 단위로 하이 레벨과 로우 레벨이 반복된 신호이다. 아울러, 제1 및 제2 클럭 신호(CLK, CLKB)는 서로 반대 레벨을 가질 수 있다. 예컨대, 제1 클럭 신호(CLK)가 로우 레벨이면, 제2 클럭 신호(CLKB)는 하이 레벨이 된다. 제1 클럭 신호(CLK)가 하이 레벨이면, 제2 클럭 신호(CLKB)가 로우 레벨이 된다.
제1 스테이지(10_1)에는 홀수번째 개시 신호(VST_odd)와 짝수번째 개시 신호(VST_even)가 입력될 수 있다. 제2 내지 제n 스테이지들(10_2 내지 10_n) 각각은 이전 스테이지의 홀수번째 쉬프트 레지스터와 짝수번째 쉬프트 레지스터로부터 출력된 홀수번째 쉬프트 신호와 짝수번째 쉬프트 신호가 입력될 수 있다.
각 출력 버퍼(14_1 내지 14_n)는 제1 및 제2 트랜지스터들(T1, T2)을 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2)은 NMOS 타입일 수 있다. 따라서 제1 및 제2 트랜지스터들(T1, T2)은 하이 레벨의 신호에 의해 턴온될 수 있다.
본 발명은 이에 한정하지 않고 제1 및 제2 트랜지스터들(T1, T2)이 PMOS 타입일 수도 있다.
제1 스테이지(10_1)는 홀수번째 제1 쉬프트 레지스터(12_1_odd), 짝수번째 제1 쉬프트 레지스터(12_1_even) 및 제1 출력 버퍼(14_1)를 포함한다.
홀수번째 제1 쉬프트 레지스터(12_1_odd)에는 제1 클럭 신호(CLK), 홀수번째 개시 신호(VST_odd) 및 제1 및 제2 공급 전압들(VDD, VSS)이 공급될 수 있다.
홀수번째 제1 쉬프트 레지스터(12_1_odd)는 하이 레벨의 홀수번째 개시 신호(VST_odd)에 응답하여 1 클럭, 즉 1 수평 구간(1H) 쉬프트된 제1 클럭 신호(CLK)를 홀수번째 제1 쉬프트 신호(Vsr_odd)로 출력할 수 있다.
짝수번째 제1 쉬프트 레지스터(12_1_even)에는 제2 클럭 신호(CLKB), 짝수번째 개시 신호(VST_even) 및 제1 및 제2 공급 전압들(VDD, VSS)이 공급될 수 있다.
짝수번째 제1 쉬프트 레지스터(12_1_even)는 하이 레벨의 짝수번째 개시 신호(VST_even)에 응답하여 1 클럭 쉬프트된 제2 클럭 신호(CLKB)를 짝수번째 제1 쉬프트 신호(Vsr_even)로 출력할 수 있다.
제1 출력 버퍼(14_1)는 홀수번째 제1 쉬프트 레지스터(12_1_odd)에 접속된 제1 트랜지스터(T1)와 짝수번째 제1 쉬프트 레지스터(12_1_even)에 접속된 제2 트랜지스터(T2)를 포함한다.
제1 트랜지스터(T1)는 홀수번째 제1 쉬프트 레지스터(12_1_odd)로부터 출력된 홀수번째 제1 쉬프트 신호(Vsr_odd)에 의해 스위칭될 수 있다. 즉, 제1 트랜지 스터(T1)는 홀수번째 제1 쉬프트 신호(Vsr_odd)에 의해 턴온되어 하이 레벨의 게이트 전압(VGH)이 출력될 수 있다.
제2 트랜지스터(T2)는 짝수번째 제1 쉬프트 레지스터(12_1_even)로부터 출력된 짝수번째 제1 쉬프트 신호(Vsr_even)에 의해 스위칭될 수 있다. 즉, 제2 트랜지스터(T2)는 짝수번째 제1 쉬프트 신호(Vsr_even)에 의해 턴온되어 로우 레벨의 게이트 전압(VGL)이 출력될 수 있다.
따라서, 제1 출력 신호(VOUT1)는 하이 레벨의 게이트 전압(VGH)과 로우 레벨의 게이트 전압(VGL)의 조합으로 이루어질 수 있다.
제1 출력 신호(VOUT1)는 제2 트랜지스터(T2)가 턴오프되어 로우 레벨의 게이트 전압(VGL)이 출력될 때까지 하이 레벨의 게이트 전압(VGH)으로 유지될 수 있다. 이는 제1 및 제2 트랜지스터들(T1, T2)에 의해 형성된 기생 캐패시터와 제1 출력 신호(VOUT1)가 공급된 제어 라인(C)에 의해 형성된 캐패시터에 하이 레벨의 게이트 전압(VGH)이 저장되는 것에 기인한다.
한편, 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 로우 레벨의 홀수번째 개시 신호(VST_odd)에 응답하여 로우 레벨의 제2 공급 전압(VSS)을 홀수번째 제1 쉬프트 신호(Vsr_odd)로 출력할 수 있다.
짝수번째 제1 쉬프트 레지스터(12_1_even)는 하이 레벨의 짝수번째 개시 신호(VST_even)에 응답하여 로우 레벨의 제2 공급 전압(VSS)을 짝수번째 제1 쉬프트 신호(Vsr_even)로 출력할 수 있다.
이러한 홀수번째 제1 쉬프트 신호(Vsr_odd)와 짝수 번째 제1 쉬프트 신 호(Vsr_even) 각각에 의해 제1 및 제2 트랜지스터들(T1, T2)은 턴오프되어 하이 레벨의 게이트 전압(VGH)과 로우 레벨의 게이트 전압(VGL)은 제1 출력 신호(VOUT1)로 더 이상 출력되지 않게 된다.
항상 홀수번째 제1 쉬프트 신호(Vsr_odd)가 짝수 번째 제1 쉬프트 신호(Vsr_even)보다 앞서 생성되므로, 제1 트랜지스터(T1)가 제2 트랜지스터(T2)보다 먼저 턴오프될 수 있다.
제1 트랜지스터(T1)가 턴온프되는 경우에는 하이 레벨의 게이트 전압(VGH)이 출력되지 않지만, 이전에 공급된 하이 레벨의 게이트 전압(VGH)이 출력 버퍼(14_1)의 출력단에 그대로 유지될 수 있다.
제2 트랜지스터(T2)가 턴오프되는 경우에는 로우 레벨의 게이트 전압(VGL)이 출력되지 않지만, 이전에 공급된 로우 레벨의 게이트 전압(VGL)이 출력 버퍼(14_1)의 출력단에 그대로 유지될 수 있다.
제2 내지 제n 스테이지들(10_2 내지 10_n)의 구성은 제1 스테이지(10_1)의 구성 요소들과 동일하다. 다만, 제2 내지 제n 스테이지들(10_2 내지 10_n) 각각에서는 제1 스테이지(10_1)에 입력된 홀수번째 개시 신호(VST_odd)와 짝수 번째 개신 신호(VST_even)가 입력되는 것이 아니라, 이전 스테이지의 홀수번째 쉬프트 레지스터와 짝수 번째 쉬프트 레지스터 각각에서 출력된 홀수번째 쉬프트 신호와 짝수 번째 쉬프트 신호가 입력될 수 있다.
따라서, 제2 내지 제n 스테이지들(10_2 내지 10_n)의 구성 요소들의 기능은 제1 스테이지(10_1)의 구성 요소들로부터 용이하게 이해될 수 있으므로, 더 이상의 설명은 생략한다.
도 3 내지 도 5를 참조하여 본 발명의 제어 드라이버(40)의 구동 방법을 설명한다.
도 4에서는 편의상 제1 스테이지(10_1)의 구동 파형을 도시하였지만, 제2 내지 제n 스테이지들(10_2 내지 10_n)의 구동 파형도 도 4로부터 용이하게 이해될 수 있다.
제1 스테이지(10_1)에서, 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 하이 레벨의 홀수번째 개시 신호(VST_odd)에 응답하여 1 클럭 쉬프트된 하이 레벨의 제1 클럭 신호(CLK)를 홀수번째 제1 쉬프트 신호(Vsr_odd)로 출력한다. 이러한 홀수번째 제1 쉬프트 신호(Vsr_odd)에 의해 제1 출력 버퍼(14_1)의 제1 트랜지스터(T1)가 턴온되어 하이 레벨의 게이트 전압(VGH)이 제1 트랜지스터(T1)를 경유하여 하이 레벨의 제1 출력 신호(VOUT1)로 출력된다.
이때, 짝수 번째 제1 쉬프트 레지스터(12_1_even)는 로우 레벨의 짝수 번째 개시 신호(VST_even)가 입력되므로, 동작되지 않게 된다.
다음 클럭에서, 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 로우 레벨의 제1 클럭 신호(CLK)를 출력한다. 이에 따라, 제1 출력 버퍼(14_1)의 제1 트랜지스터(T1)는 턴오프되어, 하이 레벨의 게이트 전압(VGH)이 출력되지 않게 된다.
이에 반해, 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 하이 레벨의 짝수 번째 개시 신호(VST_even)에 응답하여 제1 클럭 쉬프트된 하이 레벨의 제2 클럭 신호(CLKB)를 짝수 번째 제1 쉬프트 신호(Vsr_even)로 출력한다. 이러한 짝수 번째 제1 쉬프트 신호(Vsr_even)에 의해 제1 출력 버퍼(14_1)의 제2 트랜지스터(T2)가 턴온되어 로우 레벨의 게이트 전압(VGL)이 제2 트랜지스터(T2)를 경유하여 로우 레벨의 제1 출력 신호(VOUT1)로 출력된다.
다수의 클럭들이 지난 후에 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 하이 레벨의 홀수번째 개시 신호(VST_odd)에 응답하여 하이 레벨의 제1 클럭 신호(CLK)를 하이 레벨의 홀수번째 제1 쉬프트 신호(Vsr_odd)로 출력한다.
이때, 짝수 번째 제1 쉬프트 레지스터(12_1_even)는 로우 레벨의 짝수 번째 개시 신호(VST_even)가 입력되므로, 동작되지 않게 된다.
다음 클럭에서 홀수번째 제1 쉬프트 레지스터(12_1_odd)는 로우 레벨의 제1 클럭 신호(CLK)가 로우 레벨의 홀수번째 제1 쉬프트 신호(Vsr_odd)로 출력되므로, 이러한 로우 레벨의 홀수번째 제1 쉬프트 신호(Vsr_odd)에 의해 제1 트랜지스터(T1)가 턴오프되므로, 하이 레벨의 게이트 전압(VGH)이 출력되지 않게 된다.
하지만, 제1 트랜지스터(T1)의 기생 캐패시터와 제1 출력 버퍼(14_1)의 출력단에 접속된 제어 라인에 형성된 캐패시터에 의해 이전에 공급된 하이 레벨의 제1 출력 신호(VOUT1)가 그대로 유지될 수 있다.
이러한 하이 레벨의 제1 출력 신호(VOUT1)는 제2 트랜지스터(T2)가 턴온되어 로우 레벨의 게이트 전압(VGL)이 출력될 때까지 유지될 수 있다.
즉, 다수 클럭 뒤에, 하이 레벨의 짝수 번째 개시 신호(Vsr_even)가 짝수 번째 제1 쉬프트 레지스터(12_1_even)로 입력되는 경우, 짝수 번째 제1 쉬프트 레지스터(12_1_even)는 하이 레벨의 짝수 번째 개시 신호(VST_even)에 응답하여 하이 레벨의 제2 클럭 신호(CLKB)를 짝수 번째 제1 쉬프트 신호(Vsr_even)로 출력한다. 이러한 하이 레벨의 짝수 번째 제1 쉬프트 신호(Vsr_even)에 의해 제2 트랜지스터(T2)는 턴온되어 로우 레벨의 게이트 전압(VGL)이 제2 트랜지스터(T2)를 경유하여 로우 레벨의 제1 출력 신호(VOUT1)로 출력된다. 따라서, 제1 출력 버퍼(14_1)의 출력단은 하이 레벨의 제1 출력 신호가 로우 레벨의 제1 출력 신호로 전이될 수 있다.
이와 같이, 본 발명은 홀수번째 제1 쉬프트 레지스터(12_1_odd)의 제어에 의해 하이 레벨의 게이트 전압(VGH)을 하이 레벨의 제1 출력 신호(VOUT1)로 출력하고, 짝수 번째 제1 쉬프트 레지스터(12_1_even)의 제어에 의해 로우 레벨의 게이트 전압(VGL)을 로우 레벨의 제1 출력 신호(VOUT1)로 출력할 수 있다.
이와 같은 구동 방법에 의해 제2 내지 제n 스테이지들(10_2 내지 10_n)은 제1 스테이지(10_1)의 하이 레벨의 출력 신호(VOUT 내지 VOUTn)가 1 클럭 쉬프트되어 출력될 수 있다.
결국, 도 5에 도시한 바와 같이, 본 발명의 제어 드라이버(40)는 다수의 하이 레벨을 갖고 다수의 클럭 동안 하이 레벨을 갖는 출력 신호가 출력될 수 있다.
따라서, 본 발명은 한 프레임 동안, 하이 레벨의 홀수번째 개시 신호와 하이 레벨의 짝수 번째 개시 신호가 한 프레임 동안 여러 번 인가되는 경우, 제1 출력 버퍼(14_1)의 출력단에는 다수의 하이 레벨들을 갖는 제1 출력 신호가 출력될 수 있다.
또한, 본 발명은 한 프레임 동안, 하이 레벨의 홀수번째 개시 신호와 하이 레벨의 짝수 번째 개시 신호 간의 클럭 개수를 조절함으로써, 다수의 클럭 동안 하이 레벨을 갖는 제1 출력 신호가 출력될 수 있다.
한편, 위와 같이 제어 드라이버(40)가 구동되는 경우, 다수의 클럭 동안 하이 레벨을 갖는 출력 신호를 출력하기 위해 하이 레벨의 홀수번째 개시 신호와 하이 레벨의 짝수 번째 개시 신호가 다수의 클럭들에 의해 이격되는 경우, 하이 레벨의 출력 신호는 하이 레벨의 홀수번째 개시 신호로부터 1클럭 쉬프트된 시점부터 하이 레벨의 짝수 번째 개시 신호로부터 1 클럭 쉬프트된 시점까지 유지지게 된다.
이러한 경우, 출력 버퍼(14_1)의 제1 트랜지스터(T1)의 기생 캐패시터와 출력 버퍼(14_1)의 출력단에 접속된 제어 라인에 형성된 캐패시터에 의해 하이 레벨의 출력 신호가 유지된다고 하더라도 시간이 지나면서 방전이 되기 때문에 하이 레벨의 출력 신호는 그 레벨의 감소되는 문제가 있다.
도 6은 본 발명의 제어 드라이버의 또 다른 구동을 위한 구동 파형을 도시한 도면이다.
도 6에 도시한 바와 같이, 다수의 클럭 동안 하이 레벨을 갖는 출력 신호를 생성하기 위해 하이 레벨의 짝수 번째 개시 신호가 생성되기 전까지 하이 레벨의 홀수번째 개시 신호는 1 클럭 단위로 지속으로 생성될 수 있다.
따라서, 하이 레벨의 개시 신호가 1 클럭 단위로 지속적으로 생성되므로, 각 스테이지(10_1 내지 10_n)의 홀수번째 쉬프트 레지스터에서 하이 레벨의 제1 클럭 신호가 1 클럭 단위로 홀수번째 쉬프트로 신호로 출력되고, 이에 따라 출력 버퍼(14_1)의 제1 트랜지스터(T1)가 1 클럭 단위로 턴온되므로, 하이 레벨의 게이트 전압이 1 클럭 단위로 지속적으로 출력 버퍼(14_1)의 출력단으로 출력될 수 있다.
이에 따라, 다수의 클럭 동안 하이 레벨의 출력 신호가 그 레벨이 감소되지 않고 하이 레벨 상태로 그대로 유지될 수 있다.
도 1은 본 발명의 유기 발광 표시장치를 도시한 블록도이다.
도 2는 도 1의 픽셀을 도시한 블록도이다.
도 3은 도 1의 제어 드라이버를 도시한 블록도이다.
도 4는 도 3의 제어 드라이버의 구동을 위한 구동 파형을 도시한 도면이다.
도 5는 도 3의 제어 드라이버로부터 출력된 출력 신호의 파형을 도시한 도면이다.
도 6은 도 3의 제어 드라이버의 또 다른 구동을 위한 구동 파형을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10_1 내지 10_n: 스테이지
12_1_odd 내지 12_n_odd, 12_1_even 내지 12_n_even : 쉬프트 레지스터
14_1 내지 14_n: 출력 버퍼
T1, T2: 트랜지스터 20: 패널
30: 게이트 드라이버 40: 제어 드라이버
50: 데이터 드라이버 62: 스위칭 트랜지스터
64: 제어 트랜지스터 66: 구동 트랜지스터
68: 유기 발광 다이오드

Claims (6)

  1. 다수의 스테이지들을 포함하고,
    상기 각 스테이지는,
    홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터;
    짝수 번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수 번째 쉬프트 신호를 출력하는 짝수 번째 쉬프트 레지스터; 및
    상기 홀수번째 및 짝수 번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수 번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함하고,
    상기 홀수번째 개시 신호와 짝수 번째 개시 신호 사이의 클럭 개수에 의해 상기 출력 버퍼의 출력 신호의 하이 레벨이 폭이 결정되는 제어 드라이버.
  2. 삭제
  3. 제1항에 있어서, 상기 홀수번째 개시 신호 및 짝수 번째 개시 신호 각각은 한 프레임 동안 하이 레벨들이 복수 회 생성되는 제어 드라이버.
  4. 다수의 스테이지들을 포함하고,
    상기 각 스테이지는,
    홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터;
    짝수 번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수 번째 쉬프트 신호를 출력하는 짝수 번째 쉬프트 레지스터; 및
    상기 홀수번째 및 짝수 번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수 번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함하고,
    상기 홀수번째 개시 신호는 연속하여 생성되는 다수의 하이 레벨들을 가지고,
    상기 출력 신호의 하이 레벨의 폭은 상기 홀수번째 개시 신호의 다수의 하이 레벨들 중 첫번째 하이 레벨의 하강 에지와 상기 짝수 번째 개시 신호의 하강 에지 사이에서 결정되는 제어 드라이버.
  5. 다수의 스테이지들을 포함하고,
    상기 각 스테이지는,
    홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터;
    짝수 번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수 번째 쉬프트 신호를 출력하는 짝수 번째 쉬프트 레지스터; 및
    상기 홀수번째 및 짝수 번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수 번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함하고,
    상기 출력 버퍼는,
    상기 하이 레벨의 게이트 전압을 출력하기 위해 상기 홀수번째 쉬프트 신호에 의해 스위칭되도록 상기 홀수번째 쉬프트 레지스터에 접속된 제1 트랜지스터; 및
    상기 로우 레벨의 게이트 전압을 출력하기 위해 상기 짝수 번째 쉬프트 신호에 의해 스위칭되도록 상기 짝수 번째 쉬프트 레지스터에 접속된 제2 트랜지스터를 포함하는 제어 드라이버.
  6. 다수의 게이트 라인들과 다수의 제어 라인들이 다수의 데이터 라인들과 교차하여 정의된 다수의 서브 픽셀들을 포함하는 패널; 및
    상기 다수의 제어 라인들에 공급하기 위한 다수의 출력 신호들을 순차적으로 생성하는 제어 드라이버를 포함하고,
    상기 각 스테이지는,
    홀수번째 개시 신호에 응답하여 1 클럭 쉬프트된 홀수번째 쉬프트 신호를 출력하는 홀수번째 쉬프트 레지스터;
    짝수 번째 개시 신호에 응답하여 1 클럭 쉬프트된 짝수 번째 쉬프트 신호를 출력하는 짝수 번째 쉬프트 레지스터; 및
    상기 홀수번째 및 짝수 번째 쉬프트 레지스터들에 접속되어, 상기 홀수번째 및 짝수 번째 쉬프트 신호들에 따라 하이 레벨의 게이트 전압과 로우 레벨의 게이트 전압을 선택적으로 출력 신호로 출력하는 출력 버퍼를 포함하고,
    상기 홀수번째 개시 신호와 짝수 번째 개시 신호 사이의 클럭 개수에 의해 상기 출력 버퍼의 출력 신호의 하이 레벨이 폭이 결정되는 표시 장치.
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