KR102360787B1 - 내장형 게이트 드라이버 및 그를 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 클럭 라인의 로드를 줄여 게이트 드라이버의 출력 특성을 향상시킬 수 있는 내장형 게이트 드라이버 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 내장형 게이트 드라이버는 표시 패널의 비표시 영역에 위치하고, 표시 영역의 게이트 라인들을 개별 구동하는 다수의 스테이지들을 구비하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 제1 측부에 배치된 클럭 라인들을 구비하는 제1 클럭 그룹과, 상기 쉬프트 레지스터의 제2 측부에 배치된 클럭 라인들을 구비하는 제2 클럭 그룹을 구비한다. 상기 클럭 라인들 각각은 메인 라인과, 그 메인 라인으로부터 분기되어 해당 스테이지와 연결된 분기 라인을 구비한다. 상기 제1 클럭 그룹 및 제2 클럭 그룹 중 해당 클럭 그룹에 속한 분기 라인은 다른 클럭 그룹에 속한 메인 라인과 비오버랩한다.

Description

내장형 게이트 드라이버 및 그를 이용한 표시 장치{BUILT-IN GATE DRIVER AND DISPLAY DEVICE USING THE SAME}
본 발명은 내장형 게이트 드라이버에 관한 것으로, 특히 클럭 라인의 로드를 줄여 게이트 드라이버의 출력 특성을 향상시킬 수 있는 내장형 게이트 드라이버 및 그를 이용한 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; 이하 LCD), 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElecToPhoretic Display; EPD) 등이 대표적이다.
평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다. 최근 게이트 드라이버는 픽셀 어레이의 TFT 어레이와 함께 형성되어 표시 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
도 1은 종래의 내장형 게이트 드라이버 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 내장형 게이트 드라이버는 표시 패널의 비표시 영역에 위치하는 쉬프트 레지스터를 구비한다. 쉬프트 레지스터는 서로 종속적으로 연결되어 표시 패널의 게이트 라인들(G1~Gn)을 개별 구동하는 스테이지들(ST1~STn)을 구비하고, 각 스테이지는 다수의 TFT로 구성된다. 쉬프트 레지스터는 클럭들을 공급하는 클럭 라인들(CLs)과, 전원 전압들을 공급하는 전원 라인들(PLs)을 구비한다. 클럭 라인들(CLs) 및 전원 라인들(PLs)은 스테이지들(ST1~STn)과 인접한 외측에 나란하게 배치된다.
스테이지들(ST1~STn)은 상단부에서 하단부로 갈수록 출력 딜레이가 증가하는 문제점이 있다. 각 스테이지의 출력 딜레이는 클럭이 해당 스테이지의 출력 TFT에 도달하는 동안 발생하는 클럭 딜레이에 의해 영향을 받으며, 클럭 딜레이는 클럭 라인의 저항 및 기생 커패시터의 영향을 받는다.
클럭 라인의 기생 커패시터는 그 클럭 라인과 연결된 출력 TFT의 기생 커패시터와, 그 클럭 라인과 다른 클럭 라인 또는 전원 라인과의 오버랩에 의한 오버랩 커패시터를 포함한다. 일반적으로, 코플라나(Coplanar) 구조를 이용하는 폴리 TFT나 산화물 TFT는 소스 및 드레인 전극이 게이트 전극과 오버랩하지 않아 출력 TFT의 기생 커패시터가 상대적으로 작으므로, 클럭 라인과 다른 라인들과의 오버랩에 의한 오버랩 커패시터가 클럭 딜레이에 상대적으로 큰 영향을 주고 있다.
따라서, 종래의 클럭 딜레이로 인한 게이트 드라이버의 출력 딜레이 문제를 해결하기 위해서는 클럭 라인과 다른 라인들과의 오버랩에 의한 오버랩 커패시터를 줄임으로써 클럭 라인의 로드를 줄이는 방안이 필요하다.
본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 클럭 라인의 로드를 줄여 게이트 드라이버의 출력 특성을 향상시킬 수 있는 내장형 게이트 드라이버 및 그를 이용한 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 내장형 게이트 드라이버는 표시 패널의 비표시 영역에 위치하고, 표시 영역의 게이트 라인들을 개별 구동하는 다수의 스테이지들을 구비하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 제1 측부에 배치된 클럭 라인들을 구비하는 제1 클럭 그룹과, 상기 쉬프트 레지스터의 제2 측부에 배치된 클럭 라인들을 구비하는 제2 클럭 그룹을 구비한다. 상기 클럭 라인들 각각은 메인 라인과, 그 메인 라인으로부터 분기되어 해당 스테이지와 연결된 분기 라인을 구비한다. 상기 제1 클럭 그룹 및 제2 클럭 그룹 중 해당 클럭 그룹에 속한 분기 라인은 다른 클럭 그룹에 속한 메인 라인과 비오버랩한다.
상기 다수의 스테이지들 각각은 서로 다른 클럭을 이용하여 출력을 발생시키는 제1 출력부 및 제2 출력부를 구비한다. 상기 제1 출력부에 속한 제1 풀-업 트랜지스터는 상기 제1 클럭 그룹을 통해 공급되는 A 클럭들 중 어느 하나를 공급받아 제1 출력을 발생시킨다. 상기 제2 출력부에 속한 제2 풀-업 트랜지스터는 상기 제2 클럭 그룹을 통해 공급되는 B 클럭들 중 어느 하나를 공급받아 제2 출력을 발생시킨다.
상기 제1 및 제2 출력 중 어느 하나는 해당 게이트 라인에 공급되는 스캔 출력이고, 나머지 하나는 다른 스테이지에 캐리 신호로 공급되는 캐리 출력이다. 이와 달리, 상기 제1 및 제2 출력은 2개의 게이트 라인에 각각 공급되는 제1 및 제2 스캔 출력이고, 상기 제1 및 제2 스캔 출력 중 어느 하나가 다른 스테이지에 캐리 신호로도 공급된다.
상기 제1 및 제2 풀-업 트랜지스터는 하나의 제어 노드에 의해 제어될 수 있다. 이와 달리, 상기 제1 풀-업 트랜지스터는 제1 제어 노드에 의해 제어되고, 상기 제2 풀-업 트랜지스터는 제2 제어 노드에 의해 제어될 수 있다. 상기 각 스테이지는 상기 제1 및 제2 제어 노드를 연결하거나 분리하는 스위칭 트랜지스터를 추가로 구비할 수 있다.
상기 제1 클럭 그룹으로부터의 A 클럭들 중 어느 하나가 상기 스캔 출력으로 이용되고, 상기 제2 클럭 그룹으로부터의 B 클럭들 중 어느 하나가 상기 캐리 출력으로 이용될 때, 상기 제1 클럭 그룹은 상기 쉬프트 레지스터의 외측부에 배치되고, 상기 제2 클럭 그룹은 상기 쉬프트 레지스터와 상기 표시 영역 사이의 내측부에 배치된다.
상기 제1 클럭 그룹으로부터의 A 클럭들 중 어느 하나가, 한 서브픽셀에서 데이터 신호를 스위칭하는 제1 스위칭 트랜지스터와 연결된 제1 게이트 라인의 스캔 출력으로 이용되고, 상기 제2 클럭 그룹으로부터의 B 클럭들 중 어느 하나가 상기 서브픽셀에서 다른 신호를 스위칭하는 제2 스위칭 트랜지스터와 연결된 제2 게이트 라인의 스캔 출력으로 이용될 때, 상기 제1 클럭 그룹은 상기 쉬프트 레지스터의 외측부에 배치되고, 상기 제2 클럭 그룹은 상기 쉬프트 레지스터와 상기 표시 영역 사이의 내측부에 배치된다.
상기 제1 및 제2 클럭 그룹 중 클럭 라인의 수가 많은 클럭 그룹이 상기 쉬프트 레지스터의 외측부에 배치되고, 나머지 클럭 그룹은 상기 쉬프트 레지스터와 상기 표시 영역 사이의 내측부에 배치될 수 있다.
상기 다수의 스테이지들 각각은 C 클럭들 중 어느 하나를 공급받아 제3 출력을 발생시키는 제3 출력부를 추가로 구비하고, 상기 제1 및 제2 클럭 그룹 중 어느 하나가 상기 C 클럭들을 공급하는 클럭 라인들을 추가로 구비할 수 있다.
이와 달리, 상기 다수의 스테이지들 각각은 상기 A 클럭들 또는 상기 B 클럭들 중 어느 하나를 공급받아 제3 출력을 발생시키는 제3 출력부를 추가로 구비할 수 있다.
본 발명의 표시 장치는 상기 내장형 게이트 드라이버를 갖는다.
본 발명에 따른 내장형 게이트 드라이버 및 그를 이용한 표시 장치는 클럭 라인들을 클럭 용도에 따라 그룹핑하고 쉬프트 레지스터의 양측에 그룹별로 분할 배치함으로써 해당 그룹의 클럭 라인들은 다른 그룹의 클럭 라인들과 오버랩하지 않으므로 종래 대비 각 클럭 라인의 오버랩 커패시터를 감소시킬 수 있다.
따라서, 본 발명에 따른 내장형 게이트 드라이버 및 그를 이용한 표시 장치는 각 클럭 라인의 로드가 감소되어 클럭 딜레이가 감소됨으로써 종래 대비 게이트 드라이버의 출력 딜레이가 감소하여 출력 특성을 향상시킬 수 있다.
도 1은 종래의 내장형 게이트 드라이버의 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 표시 장치의 일부 구성을 개략적으로 나타낸 도면이다.
도 3은 도 2에 도시된 표시 패널에 적용되는 LCD 서브픽셀의 구조를 예시한 등가회로도이다.
도 4는 도 2에 도시된 표시 패널에 적용되는 OLED 서브픽셀의 구조를 예시한 등가회로도이다.
도 5는 본 발명의 제1 실시예에 따른 내장형 게이트 드라이버의 구성을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 제2 실시예에 따른 내장형 게이트 드라이버의 구성을 개략적으로 나타낸 도면이다.
도 7은 도 5 및 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 기본 구성을 나타낸 등가회로도이다.
도 8은 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 다른 기본 구성을 나타낸 등가회로도이다.
도 9는 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 다른 기본 구성을 나타낸 등가회로도이다.
도 10은 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 다른 기본 구성을 나타낸 등가회로도이다.
도 11은 도 3에 도시된 LCD 서브픽셀 구조를 예시한 단면도이다.
도 12 및 도 13은 본 발명의 내장형 게이트 드라이버에 적용되는 클럭 라인의 구조를 예시한 단면도들이다.
도 2는 본 발명의 실시예에 따른 표시 장치의 일부 구성을 개략적으로 나타낸 도면이고, 도 3 및 도 4는 도 2에 도시된 표시 패널에 적용되는 LCD 서브픽셀과 OLED 서브픽셀의 구조를 각각 예시한 등가회로도이다.
도 2에 도시된 표시 장치는 픽셀 어레이(PA) 및 게이트 드라이버(20)를 포함하는 표시 패널(10), 데이터 드라이버 IC(Integrated Circuit)(30), 타이밍 컨트롤러 IC (40) 등을 구비한다.
PCB(Printed Circuit Board)(42) 상에 실장된 타이밍 컨트롤러 IC(40)는 호스트 세트로부터 공급된 영상 데이터와 함께 동기 신호들을 입력한다. 타이밍 컨트롤러 IC(40)는 화질 보상이나 소비 전력 감소 등을 위한 다양한 데이터 처리 방법을 이용하여 영상 데이터를 보정하여 데이터 드라이버 IC(30)로 출력한다.
타이밍 컨트롤러 IC(40)는 동기 신호들을 이용하여 데이터 드라이버 IC(30)의 동작 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(20)의 동작 타이밍을 제어하는 게이트 제어 신호를 생성하여 해당 드라이버로 공급한다. 동기 신호들은 도트 클럭(Dot Clock; DCLK) 및 데이터 인에이블(Data Enable; DE) 신호를 포함하고 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync)를 더 포함할 수 있다. 데이터 제어 신호는 데이터 드라이버 IC(16)내에서 영상 데이터의 래치 타이밍을 제어하는 소스 스타트 펄스(Source Start Pulse; SSP) 및 소스 쉬프트 클럭(Source Shift Clock; SSC)과, 영상 신호의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable; SOE) 신호 등을 포함한다. 게이트 제어 신호는 게이트 드라이버(30)의 동작 시점을 제어하는 스타트 펄스(Vst)와, 출력 신호나 쉬프트 제어 신호로 이용되는 클럭들(CLK) 등을 포함한다.
타이밍 컨트롤러 IC(40)는 PCB(42)와, 데이터 드라이버 IC(30)가 실장된 COF(Chip On Film)(32)를 통해 영상 데이터 및 데이터 제어 신호를 각 데이터 드라이버 IC(30)로 공급한다. 타이밍 컨트롤러 IC(40)으로부터 출력된 게이트 제어 신호는 PCB(42)와, 게이트 드라이버(20)와 가까운 COF(32)와, 표시 패널(10)의 외곽 영역을 경유하여 게이트 드라이버(20)로 공급된다. 이때, 게이트 제어 신호는 해당 COF(32) 상의 데이터 드라이버 IC(30)를 더 경유하거나 경유하지 않을 수 있다.
타이밍 컨트롤러 IC(40)와 게이트 드라이버(20) 사이에 레벨 쉬프터(미도시)가 추가로 구비될 수 있으며, 레벨 쉬프터는 PCB(42) 상에 실장되는 전원 IC(미도시)에 내장될 수 있다. 레벨 쉬프터는 타이밍 컨트롤러 IC(40)로부터의 게이트 제어 신호, 즉 스타트 펄스 및 다수 클럭의 TTL(Transistor Transistor Logic) 전압을 표시 패널(10)의 TFT 구동을 위한 게이트 온 전압(게이트 하이 전압) 및 게이트 오프 전압(게이트 로우 전압)으로 레벨 쉬프팅하여 게이트 드라이버(20)로 공급한다. 전원 IC는 게이트 드라이버(20)에 필요한 게이트 온 전압 및 게이트 오프 전압 등을 포함하는 복수의 전원 전압들을 전술한 게이트 제어 신호와 동일한 경로를 통해 게이트 드라이버(20)로 공급한다.
각 COF(32) 상에 실장된 데이터 드라이버 IC(30)는 타이밍 컨트롤러 IC(40)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러 IC(40)로부터의 영상 데이터를 표시 패널(10)의 다수의 데이터 라인(D)으로 공급한다. 데이터 드라이버 IC(30)는 타이밍 컨트롤러 IC(40)로부터의 영상 데이터를 감마 전압 생성부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하고, 각 게이트 라인(G)이 구동될 때마다 데이터 신호를 데이터 라인(D)으로 공급한다. 데이터 드라이버 IC(30)는 COG(Chip On Glass) 방식으로 표시 패널(10) 상에 실장될 수 있다.
표시 패널(10)은 매트릭스 형태의 픽셀 어레이(PA)를 통해 영상을 표시한다. 픽셀 어레이(PA)의 각 픽셀은 통상 R(Red), G(Green), B(Blue) 서브픽셀의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브픽셀을 추가로 구비하기도 한다. 각 서브픽셀은 TFT에 의해 독립적으로 구동된다. TFT로는 아몰퍼스 실리콘 (a-Si) TFT, 폴리-실리콘(poly-Si) TFT, 산화물(Oxide) TFT, 또는 유기(Organic) TFT 등이 이용될 수 있다. 표시 패널(10)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 전기영동 표시 장치(EPD) 등이 이용될 수 있다.
예를 들어, 표시 패널(10)이 LCD 패널인 경우, 도 3에 도시된 바와 같이 각 서브픽셀(SP)은 게이트 라인(G) 및 데이터 라인(D)과 접속된 TFT, TFT와 공통 전극 사이에 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 TFT를 통해 픽셀 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
이와 달리, 표시 패널(10)이 OLED 패널인 경우, 도 4에 도시된 바와 같이 각 서브픽셀(SP)은 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 픽셀 회로를 구비한다.
OLED 소자는 구동 TFT(DT)와 접속된 애노드와, 저전위 전압(EVSS)과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비하여, 구동 TFT(DT)로부터 공급된 전류량에 비례하는 광을 발생한다.
제1 스위칭 TFT(ST1)는 한 게이트 라인(Ga)의 게이트 신호에 의해 구동되어 해당 데이터 라인(D)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 노드에 공급하고, 제2 스위칭 TFT(ST2)는 다른 게이트 라인(Gb)의 게이트 신호에 의해 구동되어 레퍼런스 라인(R)으로부터의 레퍼런스 전압을 구동 TFT(DT)의 소스 노드에 공급한다. 제2 스위칭 TFT(ST2)는 센싱 모드에서 구동 TFT(DT)로부터의 전류를 레퍼런스 라인(R)으로 출력하는 경로로 더 이용된다.
구동 TFT(DT)의 게이트 노드 및 소스 노드 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 TFT(ST1)를 통해 게이트 노드로 공급된 데이터 전압과, 제2 스위칭 TFT(ST2)를 통해 소스 노드로 공급된 레퍼런스 전압의 차전압을 충전하여 구동 TFT(DT)의 구동 전압으로 공급한다.
구동 TFT(DT)는 고전위 전원(EVDD)으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 OLED 소자로 공급하여 OLED 소자를 발광시킨다.
게이트 드라이버(20)는 표시 패널(10)의 비표시 영역에 내장된 GIP 타입이며, 픽셀 어레이(PA)의 TFT 어레이와 함께 기판 상에 형성된 TFT들로 구성된다. 내장 게이트 드라이버(20)는 도 5에 도시된 쉬프트 레지스터(SR)를 포함하고, 타이밍 컨트롤러 IC(40)로부터의 게이트 제어 신호에 응답하여 픽셀 어레이(PA)의 게이트 라인들(G)을 순차적이거나 인터레이싱(interlacing) 방식으로 구동한다. 게이트 드라이버(20)는 각 게이트 라인(GL)의 구동 기간에 게이트 온 전압의 게이트 펄스를 공급하여 해당 게이트 라인(G)을 인에이블시키고, 나머지 기간에는 게이트 오프 전압을 공급하여 해당 게이트 라인(G)을 디세이블(disable)시킨다. 내장 게이트 드라이버(20)는 픽셀 어레이(PA)의 일측 외곽 영역 또는 양측 외곽 영역에 형성될 수 있다.
특히, 타이밍 컨트롤러 IC(40)로부터 게이트 드라이버(20)로 다수의 클럭들을 각각 공급하는 클럭 라인들은 클럭 용도에 따라 제1 및 제2 클럭 그룹(CG1, CG2)으로 분할되고, 제1 및 제2 클럭 그룹(CG1, CG2)은 게이트 드라이버(20)의 양측부에 각각 배치된다. 즉, 제1 클럭 그룹(CG1)은 게이트 드라이버(20)을 기준으로 외측부와, 게이트 드라이버(20)와 픽셀 어레이(PA) 사이의 내측부 중 어느 하나인 제1 측부에 배치되고, 제2 클럭 그룹(CG2)은 나머지 하나인 제2 측부에 배치된다.
이에 따라 제1 클럭 그룹(CG1)과 제2 클럭 그룹(CG2)과의 오버랩 면적이 감소하여 각 클럭 라인의 로드가 감소함으로써 클럭 딜레이 및 출력 딜레이를 감소시킬 수 있다.
도 5는 본 발명의 제1 실시예에 따른 내장형 게이트 드라이버의 구성을 개략적으로 나타낸 도면이다.
도 5에 도시된 내장형 게이트 드라이버(20)는 쉬프트 레지스터(SR)와, 쉬프트 레지스터(SR)의 양측부에 각각 배치된 제1 및 제2 클럭 그룹(CG1, CG2)을 구비한다. 내장형 게이트 드라이버(20)는 쉬프트 레지스터(SR)의 일측부에 배치되어 스테이지들(ST1 내지 STn)로 전원 전압들을 공급하는 전원 라인들(미도시)을 구비하는 전원 그룹(PG)을 더 구비한다.
쉬프트 레지스터(SR)는 도 2에서 전술한 표시 패널(10)의 게이트 라인들(G1 내지 Gn)을 개별 구동하는 스테이지들(ST1 내지 STn)을 구비한다.
이하에서, "전단 스테이지"는 해당 스테이지의 이전에 구동되어 스캔 펄스를 출력한 적어도 하나의 스테이지들 중 어느 하나를 지시하고, "후단 스테이지"는 해당 스테이지의 이후에 구동되어 스캔 펄스를 출력할 적어도 하나의 스테이지들 중 어느 하나를 지시한다.
스테이지들(ST1 내지 STn)은 각각은 순차 구동되면서 한 클럭을 해당 게이트 라인(G)에 스캔 출력(OUT)으로 공급하고, 다른 클럭을 후단 스테이지 및 전단 스테이지 중 적어도 하나를 제어하는 캐리 신호로 공급한다. 첫번째 스테이지(ST1)는 전단 스테이지로부터의 캐리 신호 대신 스타트 펄스(Vst)를 공급받는다. 마지막 스테이지(STn)는 후단 스테이지로부터의 캐리 신호 대신 리셋 펄스를 공급받을 수 있다. 게이트 라인에 연결되지 않고 해당 출력을 다른 스테이지에 캐리 신호로 출력하는 적어도 하나의 더미 스테이지(미도시)를 마지막 스테이지 다음에 더 구비할 수 있다.
각 스테이지(ST)가 스캔 출력과 캐리 출력으로 각각 다른 클럭을 사용하는 경우 제1 클럭 그룹(CG1) 및 제2 클럭 그룹(CG2) 중 어느 한 그룹은 스캔 출력으로 이용되는 복수의 A 클럭들을 공급하고, 나머지 한 그룹은 캐리 출력으로 이용되는 복수의 B 클럭들을 공급한다.
스테이지들(ST1 내지 STn) 각각은 하이 펄스의 위상이 순차 지연되는 i개의 A 클럭들 중 자신의 제1 출력부로 공급된 어느 하나의 A 클럭을 스캔 출력(OUT)으로 발생시키고, i개와 다르거나 같은 j개의 B 클럭들 중 자신의 제2 출력부로 공급된 어느 하나의 B 클럭을 캐리 신호로 출력한다.
예를 들면, 스테이지들(ST1 내지 STn) 각각은 순차적으로 4상 A 클럭들 중 어느 하나를 스캔 출력(OUT)으로 출력할 수 있고, 2상 B 클럭들 중 어느 하나를 캐리 신호로 출력할 수 있으며, 이것으로 한정되지 않는다.
도 5와 같이, 쉬프트 레지스터(SR)의 외측부에 위치하는 제1 클럭 그룹(CG1)은 스캔 출력으로 이용되는 A 클럭들을 공급하고, 쉬프트 레지스터(SR)와 픽셀 어레이(PA; 도 2) 사이의 내측부에 위치하는 제2 클럭 그룹(CG2)은 캐리 출력으로 이용되는 B 클럭들을 공급하거나, 제1 및 제2 클럭 그룹(CG1, CG2)은 도 5와 반대로 배치될 수 있다.
제1 클럭 그룹(CG1)은 i개 A 클럭들을 각각 공급하는 i개 클럭 라인들(CLa)을 구비하고, 제1 클럭 그룹(CG1)의 각 클럭 라인(CLa)은 쉬프트 레지스터(SR)의 제1 측부에서 스테이지들(ST1~STn)의 배열 방향을 따라 길게 연장된 메인 라인(MLa)과, 해당 메인 라인(MLa)으로부터 분기되어 해당 스테이지(ST)와 연결된 분기 라인(BLa)을 구비한다. 메인 라인(MLa) 및 분기 라인(BLa)은 절연막을 사이에 두고 서로 다른 층에 위치하며 그 절연막을 관통하는 컨택홀이나 컨택 전극을 통해 서로 접속된다. 분기 라인(BLa)은 제1 클럭 그룹(CG1)에 속하는 다른 메인 라인(MLa)과 절연막을 사이에 두고 오버랩하거나 오버랩하지 않을 수 있다.
제2 클럭 그룹(CG2)은 j개 B 클럭들을 각각 공급하는 j개 클럭 라인들(CLb)을 구비하고, 제2 클럭 그룹(CG2)의 각 클럭 라인(CLb)은 쉬프트 레지스터(SR)의 제2 측부에서 스테이지들(ST1~STn)의 배열 방향을 따라 길게 연장된 메인 라인(MLb)과, 해당 메인 라인(MLb)으로부터 분기되어 해당 스테이지(ST)와 연결된 분기 라인(BLb)을 구비한다. 메인 라인(MLb) 및 분기 라인(BLb)은 절연막을 사이에 두고 서로 다른 층에 위치하며 그 절연막을 관통하는 컨택홀이나 컨택 전극을 통해 서로 접속된다. 분기 라인(BLb)은 제2 클럭 그룹(CG2)에 속하는 다른 메인 라인(MLb)과 절연막을 사이에 두고 오버랩하거나 오버랩하지 않을 수 있다.
제1 클럭 그룹(CG1)에 속하는 분기 라인(BLa)은 제2 클럭 그룹(CG2)에 속하는 메인 라인(MLb)과 오버랩하지 않으며, 제2 클럭 그룹(CG2)에 속하는 분기 라인(BLb)은 제1 클럭 그룹(CG1)에 속하는 메인 라인(MLa)과 오버랩하지 않는다.
이에 따라 제1 클럭 그룹(CG1)과 제2 클럭 그룹(CG2)과의 오버랩 면적이 감소하여 각 클럭 라인의 로드가 감소함으로써 클럭 딜레이 및 출력 딜레이를 감소시킬 수 있다.
도 6은 본 발명의 제2 실시예에 따른 내장형 게이트 드라이버의 구성을 개략적으로 나타낸 도면이다.
전술한 도 5에 도시된 제1 실시예와 대비하여, 도 6에 도시된 제2 실시예의 게이트 드라이버(20)는 각 스테이지(ST)에서 적어도 2개의 스캔 출력(OUTkA, OUTkB, k=1~n)이 발생된다는 점에서 차이가 있다. 따라서, 도 5와 중복된 구성 요소들에 대한 설명은 생략하거나 간단하게 언급하기로 한다.
각 스테이지(ST)가 적어도 2개의 스캔 출력(OUTkA, OUTkB)으로 각각 다른 클럭을 사용하는 경우 제1 클럭 그룹(CG1) 및 제2 클럭 그룹(CG2) 중 어느 한 그룹은 A 스캔 출력(OUTkA)으로 이용되는 복수의 A 클럭들을 공급하고, 나머지 한 그룹은 B 스캔 출력(OUTkB)으로 이용되는 복수의 B 클럭들을 공급한다.
스테이지들(ST1 내지 STn) 각각은 하이 펄스의 위상이 순차적으로 지연되는 복수의 A 클럭들 중 자신의 제1 출력부로 공급된 어느 하나의 A 클럭을 A 스캔 출력(OUTkA)으로 발생시키고, 복수의 B 클럭들 중 자신의 제2 출력부로 공급된 어느 하나의 B 클럭을 B 스캔 출력(OUTkB)으로 발생시킨다.
예를 들면, A 스캔 출력(OUTkA)은 도 4에 도시된 OLED 서브픽셀에서 데이터 신호를 스위칭하는 제1 스위칭 트랜지스터(ST1)를 제어하는 게이트 라인(Ga)으로 공급되고, B 스캔 출력(OUTkB)은 레퍼런스 신호 또는 픽셀 전류를 스위칭하는 제2 스위칭 트랜지스터(ST2)를 제어하는 게이트 라인(Gb)으로 공급될 수 있다.
쉬프트 레지스터(SR)의 외측부에는 화질에 영향을 많이 주는 A 클럭들, 즉 데이터 스위칭용 TFT를 제어하는 게이트 라인에 스캔 출력으로 공급되는 A 클럭들을 공급하는 제1 클럭 그룹(CG1)이 배치될 수 있고, 게이트 라인에 공급되지 않는 캐리 출력으로 이용되거나 다른 스위칭용 TFT를 제어하는 게이트 라인에 클럭들을 공급하는 제2 클럭 그룹(CG2)은 게이트 드라이버(20)와 픽셀 어레이(PA) 사이의 내측부에 배치될 수 있다.
한편, 쉬프트 레지스터(SR)와 픽셀 어레이(PA) 사이의 내측부에는 배치된 클럭 그룹의 클럭 라인 수는 쉬프트 레지스터(SR)의 외측부에 배치된 다른 클럭 그룹의 클럭 라인 수보다 적을 수 있다.
도 7은 도 5 및 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 기본 구성을 예시한 등가회로도이다.
도 7을 참조하면, 각 스테이지는 세트부(1), 리셋부(2), 인버터(4), 제1 출력부(5), 제2 출력부(6)를 구비한다. 세트부(1)와 리셋부(2)는 제1 및 제2 출력부(5, 6)의 제1 제어 노드(이하 Q 노드)를 제어하는 Q 노드 제어부로 표현되고, 인버터(4)는 제1 및 제2 출력부(5, 6)의 제2 제어 노드(이하 QB 노드)를 제어하는 QB 노드 제어부로 표현될 수 있다.
세트부(1)는 전단 스테이지로부터의 전단 출력(PRE)의 하이 논리에 응답하여 Q 노드를 고전위 전압(VDD) 또는 전단 출력(PRE)의 하이 논리로 세트(충전)하는 세트 트랜지스터(Ts)를 구비한다. 첫번째 스테이지(ST1)의 세트부(1)에는 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다.
리셋부(2)는 후단 스테이지로부터의 후단 출력(NXT)에 응답하여 Q 노드를 저전위 전압(VSS3)으로 리셋하는 리셋 트랜지스터(Tr)를 구비한다. 마지막 스테이지(STn)의 리셋부(2)에는 후단 출력(NXT) 대신 리셋 펄스가 공급될 수 있다.
인버터(4)는 고전위 전압(VH) 및 저전위 전압(VL)을 이용하여 Q 노드와 상반된 논리의 전압을 QB 노드에 공급한다.
제1 출력부(5)는 Q 노드 및 QB 노드의 논리 상태에 따라 전술한 제1 클럭 그룹(CG1)으로부터 공급되는 어느 하나의 A 클럭(CLKA) 또는 저전위 전압(VSS1)을 A 출력(OUTA)으로 출력한다. 출력부(5)는 Q 노드의 하이 논리에 응답하여 A 클럭(CLKA)을 A 출력(OUTA)으로 출력하는 제1 풀-업 트랜지스터(Tu1)와, QB 노드의 하이 논리에 응답하여 저전위 전압(VSS1)을 A 출력(OUTA)으로 출력하는 제1 풀-다운 트랜지스터(Td1)를 구비한다. 제1 출력부(5)의 A 출력(OUTA)은 도 5에서 전술한 스캔 출력(OUTi) 또는 도 6에서 전술한 A 스캔 출력(OUTiA)으로 이용된다.
제2 출력부(6)는 Q 노드 및 QB 노드의 논리 상태에 따라 전술한 제2 클럭 그룹(CG2)으로부터 공급되는 어느 하나의 B 클럭(CLKB) 또는 제1 저전위 전압(VSS2)을 B 출력(OUTB)으로 출력한다. 제2 출력부(6)는 Q 노드의 하이 논리에 응답하여 B 클럭(CLKB)을 B 출력(OUTB)으로 출력하는 제2 풀-업 트랜지스터(Tu2)와, QB 노드의 하이 논리에 응답하여 저전위 전압(VSS2)을 B 출력(OUTB)으로 출력하는 제2 풀-다운 트랜지스터(Td2)를 구비한다. 제2 출력부(6)의 B 출력(OUTB)은 도 5에서 전술한 캐리 출력 또는 도 6에서 전술한 B 스캔 출력(OUTiB)으로 이용된다.
제1 및 제2 출력부(5, 6)로부터의 A 출력(OUTA) 또는 B 출력(OUTB)이 전단 스테이지 또는 후단 스테이지에 캐리 신호로 공급된다.
세트부(1)의 세트 트랜지스터(Ts)가 스타트 펄스(Vst) 또는 전단 출력(PRE)에 응답하여 Q 노드를 하이 논리로 세트함에 따라 제1 출력부(5)의 제1 풀-업 트랜지스터(Tu1)는 A 클럭(CLKA)을 A 출력(OUTA)으로 출력하고, 제2 출력부(6)의 제2 풀-업 트랜지스터(Tu2)는 B 클럭(CLKB)을 제2 출력(OUTB)으로 출력한다. 그 다음, 후단 출력(NXT) 또는 리셋 펄스에 응답하여 리셋부(2)의 리셋 트랜지스터(Tr)는 Q 노드를 저전위 전압(VSS3)으로 리셋한다. 이후, 인버터(4)에 의해 Q 노드와 상반된 하이 논리의 QB 노드에 응답하여, 제1 출력부(5)의 제1 풀-다운 트랜지스터(Td1)는 저전위 전압(VSS1)을 A 출력(OUTA)으로 출력하여 유지하고, 제2 출력부(6)의 제2 풀-다운 트랜지스터(Td2)는 저전위 전압(VSS2)을 B 출력(OUTB)으로 출력하여 유지한다. 이러한 각 스테이지의 동작은 프레임마다 반복된다.
각 스테이지(ST)에 공급되는 고전위 전압(VDD, VH)은 하이 논리에 해당하는 전압원으로 서로 같거나 다를 수 있고, 게이트 온 전압으로 표현될 수 있다. 각 스테이지에 공급되는 저전위 전압(VSS1, VSS2, VSS3, VL)은 로우 논리에 해당하는 전압원으로 서로 같거나 다를 수 있고 게이트 오프 전압으로 표현될 수 있다. 고전위 전압들(VDD, VH) 및 저전위 전압들(VSS1, VSS2, VSS3, VL)은 전원 그룹(PG)에 속하는 전원 라인들을 통해 각 스테이지(ST)에 공급된다.
도 8 및 도 9는 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 다른 기본 구성을 예시한 등가회로도이다.
도 7에 도시된 스테이지와 대비하여, 도 8 및 도 9에 도시된 스테이지는 Q 노드 및 QB 노드에 의해 제어되어 C 출력(OUTC)을 발생시키는 제3 출력부(7)를 추가로 구비한다는 점에서 차이가 있다. 따라서, 도 7과 중복된 구성 요소들에 대한 설명은 생략하거나 간단히 하기로 한다.
도 8 및 도 9에 도시된 제3 출력부(7)는 Q 노드의 하이 논리에 응답하여 C 클럭(CLKC) 또는 B 클럭(CLKB)을 C 출력(OUTC)으로 출력하는 제3 풀-업 트랜지스터(Tu3)와, QB 노드의 하이 논리에 응답하여 저전위 전압(VSS2)을 C 출력(OUTC)으로 출력하는 제3 풀-다운 트랜지스터(Td3)를 구비한다.
A, B, C 출력(OUTA, OUTB, OUTC)은 3개의 게이트 라인에 각각 공급되는 스캔 출력으로 이용되고 어느 하나의 출력이 캐리 신호로 이용되거나, A, B 출력(OUTA, OUTB)은 2개의 게이트 라인에 각각 공급되는 스캔 출력으로 이용되고 C 출력(OUTC)은 캐리 신호로 이용될 수 있다.
도 8과 같이 제3 출력부(7)로 공급되는 C 클럭(CLKC)은 도 6에 도시된 제1 및 제2 클럭 그룹(CG1, CG2) 중 어느 한 클럭 그룹으로부터 공급될 수 있다. 다시 말하여, 도 6에 도시된 제1 및 제2 클럭 그룹(CG1, CG2) 중 어느 한 클럭 그룹이 복수의 C 클럭들을 공급하는 C 클럭 라인들을 더 구비할 수 있다.
한편, 도 9와 같이 제3 출력부(7)의 제3 풀-업 트랜지스터(Tu3)는 제2 출력부(6)의 제2 풀-업 트랜지스터(Tu2)와 B 클럭(CLKB)을 공유할 수 있다.
도 10은 도 6에 도시된 쉬프트 레지스터에 적용되는 각 스테이지의 또 다른 기본 구성을 예시한 등가회로도이다.
도 7에 도시된 스테이지와 대비하여, 도 10에 도시된 스테이지는 제1 출력부(5)의 Q1 노드와, 제2 출력부(6)의 Q2 노드가 트랜지스터(Td)를 통해 연결된다는 점에서 차이가 있다. 따라서, 도 7과 중복된 구성 요소들에 대한 설명은 생략하거나 간단히 하기로 한다.
트랜지스터(Td)는 제1 출력부(5)를 제어하는 Q1 노드와, 제2 출력부(6)를 제어하는 Q2 노드 사이에 다이오드 구조로 연결되고, Q1 노드의 논리 상태에 따라 Q1 노드와 Q2 노드를 서로 분리하거나 연결한다. 제1 클럭 그룹(CG1; 도 6)으로부터 제1 출력부(5)에 공급되는 A 클럭(CLKA)과 제2 클럭 그룹(CG2; 도 6)으로부터 제2 출력부(6)에 공급되는 B 클럭(CLKB)이 서로 다른 펄스폭을 갖을 경우 서로 다른 펄스폭을 갖는 A 출력(OUTA)과 B 출력(OUTB)이 한 스테이지에서 출력될 수 있다. A, B 출력(OUTA, OUTB)은 2개의 게이트 라인에 각각 공급되는 스캔 출력으로 이용되고 어느 하나의 출력이 캐리 신호로 이용될 수 있다.
도 11은 전술한 도 3에 도시된 LCD 서브픽셀 구조를 예를 들어 나타낸 단면도이다.
도 11을 참조하면, 서브픽셀은 기판(100) 상의 액티브층(110)과, 액티브층(110) 상에 적층된 게이트 절연막(118) 및 게이트 전극(120)과, 기판(100) 상에서 액티브층(110), 게이트 절연막(118) 및 게이트 전극(120)을 덮는 층간 절연막(122)과, 층간 절연막(122)을 관통하는 컨택홀(CH1, CH2)을 통해 액티브층(110)의 소스 영역(114) 및 드레인 영역(116)과 각각 접속된 소스 전극(124) 및 드레인 전극(126)을 포함하는 TFT를 구비한다. 기판(100)과 액티브층(110) 사이에는 차광층 및 버퍼층이 추가로 형성될 수 있다. 액티브층(110)은 불순물이 주입되지 않은 채널 영역(112)과, 불순물이 도핑된 소스 영역(114) 및 드레인 영역(116)을 구비한다.
또한, 서브픽셀은 층간 절연막(122) 상에서 소스 전극(124) 및 드레인 전극(126)을 덮는 페시베이션막(128)과, 페시베이션막(128)을 관통하는 컨택홀(CH3)을 통해 드레인 전극(126)과 접속된 화소 전극(130)을 더 구비한다.
도 12 및 도 13은 본 발명의 내장형 게이트 드라이버에 적용되는 클럭 라인의 구조를 예시한 단면도들이다.
도 12 및 도 13을 참조하면, 클럭 라인은 층간 절연막(122)을 사이에 두고 형성된 메인 라인(ML) 및 분기 라인(BL)을 구비한다.
클럭 라인의 메인 라인(ML)은 기판(100) 상의 게이트 절연막(118) 상에 형성되며, 도 11에서 전술한 게이트 전극(120)과 동일한 게이트 금속층으로 형성된다.
클럭 라인의 분기 라인(BL)은 층간 절연막(122) 상에 형성되며, 도 11에서 전술한 소스 전극(124) 및 드레인 전극(126)과 동일한 소스/드레인 금속층으로 형성된다.
도 12와 같이 분기 라인(BL)은 층간 절연막(122)을 관통하는 컨택홀(CH4)을 통해 메인 라인(ML)과 직접 연결될 수 있다.
도 13과 같이 분기 라인(BL)은 연결 전극(CE)를 통해 메인 라인(ML)과 연결될 수 있다. 연결 전극(CE)는 페시베이션막(128) 및 층간 절연막(122)을 관통하는 컨택홀(CH5)을 경유하여 메인 라인(ML)과 연결되고, 페시베이션막(128)을 관통하는 다른 컨택홀(CH6)을 경유하여 분기 라인(BL)과 연결됨으로써 서로 다른 층에 위치하는 메인 라인(ML)과 분기 라인(BL)을 서로 연결시킨다. 연결 전극(CE)은 도 11에서 전술한 화소 전극(130)과 동일한 투명 금속층 등으로 형성된다.
한편, 도 12 및 도 13에서 메인 라인(ML)과 분기 라인(BL)의 위치가 서로 바뀔 수 있다. 다시 말하여, 메인 라인(ML)이 층간 절연막(122) 상에 위치하고, 분기 라인(BL)은 기판(100) 상에 위치할 수 있다.
해당 클럭 그룹에 속하는 어느 하나의 메인 라인(ML)과 연결된 해당 분기 라인(BL)은 층간 절연막(122)을 사이에 두고 해당 클럭 그룹에 속하는 다른 메인 라인(ML)과는 오버랩하지만, 다른 클럭 그룹에 속하는 다른 메인 라인들과는 오버랩하지 않는다. 따라서, 클럭 라인의 로드 중 가장 큰 비중을 차지하고 있는 클럭 라인간의 오버랩 커패시터를 줄일 수 있다.
이와 같이, 본 발명에 따른 내장형 게이트 드라이버는 클럭 라인들을 클럭 용도에 따라 제1 및 제2 클럭 그룹(CG1, CG2)으로 분할하고 쉬프트 레지스터(SR)의 양측부에 그룹별로 분할 배치함으로써 해당 그룹의 클럭 라인들은 다른 그룹의 클럭 라인들과 오버랩하지 않으므로, 각 클럭 라인의 로드 중 큰 비중을 차지하고 있는 클럭 라인간의 오버랩 커패시터를 줄일 수 있다.
예를 들면, 제1 클럭 그룹(CG1)의 A 클럭 라인들이 Na개, 제2 클럭 그룹(CG2)의 B 클럭 라인들이 Nb개, 해당 클럭 라인이 연결된 스테이지의 수가 N개이고, 오버랩에 의한 커패시턴스가 동일하다고 가정할 때, 종래의 A 클럭 라인의 로드(CCLKA)와, B 클럭 라인의 로드(CCLKB)는 아래 수학식 1과 같이 나타낼 수 있다.
Figure 112015063626115-pat00001
상기 수학식 1에서 C1은 A 클럭 라인의 메인 라인(MLa)의 선폭에 비례하고, C1은 B 클럭 라인의 메인 라인(MLb)의 선폭에 비례한다. 상기 수학식 1은 A 클럭 라인들 중 어느 하나가 Na-1개의 A 클럭 라인들과, Nb개의 B 클럭 라인들과 오버랩하는 경우 그 A 클럭 라인의 로드(CCLKA)와, B 클럭 라인들 중 어느 하나가 Nb-1개의 B 클럭 라인들과, Na개의 A 클럭 라인들과 오버랩하는 경우 그 B 클럭 라인의 로드(CCLKB)를 계산한 것이다.
반면에, 본원 발명에서는 A 클럭 라인들 중 어느 하나는 Nb개의 B 클럭 라인들과 오버랩하지 않고 Na-1개의 A 클럭 라인들과만 오버랩하며, B 클럭 라인들 중 어느 하나는 Na개의 A 클럭 라인들과 오버랩하는 않고 Nb-1개의 B 클럭 라인들과만 오버랩하므로, 본 발명의 A 클럭 라인의 로드(CCLKA)와, B 클럭 라인의 로드(CCLKB)는 아래 수학식 2와 같이 나타낼 수 있으며, 본원 발명에 의한 A 클럭 라인의 저감된 로드(ΔCCLKA)와, B 클럭 라인의 저감된 로드(ΔCCLKB)는 아래 수학식 3과 같이 나타낼 수 있다.
Figure 112015063626115-pat00002
Figure 112015063626115-pat00003
따라서, 본 발명에 따른 내장형 게이트 드라이버 및 그를 이용한 표시 장치는 각 클럭 라인의 로드가 감소되어 클럭 딜레이가 감소됨으로써 종래 대비 게이트 드라이버의 출력 딜레이가 감소하여 출력 특성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
CLs: 클럭 라인들 PLs: 전원 라인들
ST1~STn: 스테이지 10: 표시 패널
20: 게이트 드라이버 30: 데이터 드라이버 IC
32: COF 40: 타이밍 컨트롤러 IC
42: PCB PA: 픽셀 어레이
CG1: 제1 클럭 그룹 CG2: 제2 클럭 그룹
PG: 전원 그룹 SR: 쉬프트 레지스터
CLa, CLb: 클럭 라인 MLa, MLb, ML: 메인 라인
BLa, BLb, BL: 분기 라인 1: 세트부
2: 리셋부 4: 인버터
5: 제1 출력부 6: 제2 출력부
7: 제3 출력부 100: 기판
110: 액티브층 112: 채널 영역
114: 소스 영역 116: 드레인 영역
118: 게이트 절연막 120: 게이트 전극
122: 층간 절연막 124: 소스 전극
126: 드레인 전극 128: 페시베이션층
130: 화소 전극 CH1~CH6: 컨택홀

Claims (10)

  1. 표시 패널의 비표시 영역에 위치하고, 표시 영역의 게이트 라인들을 개별 구동하는 다수의 스테이지들을 구비하는 쉬프트 레지스터와,
    상기 쉬프트 레지스터의 제1 측부에 배치된 클럭 라인들을 구비하는 제1 클럭 그룹과,
    상기 쉬프트 레지스터의 제2 측부에 배치된 클럭 라인들을 구비하는 제2 클럭 그룹을 구비하고,
    상기 클럭 라인들 각각은 메인 라인과, 그 메인 라인으로부터 분기되어 해당 스테이지와 연결된 분기 라인을 구비하고,
    상기 제1 클럭 그룹 및 제2 클럭 그룹 중 해당 클럭 그룹에 속한 분기 라인은 다른 클럭 그룹에 속한 메인 라인과 비오버랩하고,
    상기 제1 클럭 그룹으로부터의 A 클럭들 중 어느 하나는 스캔 출력으로 이용되고, 상기 제2 클럭 그룹으로부터의 B 클럭들 중 어느 하나는 캐리 출력으로 이용되고,
    상기 제1 클럭 그룹은 상기 쉬프트 레지스터의 외측부에 배치되고,
    상기 제2 클럭 그룹은 상기 쉬프트 레지스터와 상기 표시 영역 사이의 내측부에 배치되는 내장형 게이트 드라이버.
  2. 청구항 1에 있어서,
    상기 다수의 스테이지들 각각은 서로 다른 클럭을 이용하여 출력을 발생시키는 제1 출력부 및 제2 출력부를 구비하고,
    상기 제1 출력부에 속한 제1 풀-업 트랜지스터는 상기 제1 클럭 그룹을 통해 공급되는 A 클럭들 중 어느 하나를 공급받아 제1 출력을 발생시키고,
    상기 제2 출력부에 속한 제2 풀-업 트랜지스터는 상기 제2 클럭 그룹을 통해 공급되는 B 클럭들 중 어느 하나를 공급받아 제2 출력을 발생시키는 내장형 게이트 드라이버.
  3. 청구항 2에 있어서,
    상기 제1 및 제2 출력 중 어느 하나는 해당 게이트 라인에 공급되는 스캔 출력이고, 나머지 하나는 다른 스테이지에 캐리 신호로 공급되는 캐리 출력이거나,
    상기 제1 및 제2 출력은 2개의 게이트 라인에 각각 공급되는 제1 및 제2 스캔 출력이고, 상기 제1 및 제2 스캔 출력 중 어느 하나가 다른 스테이지에 캐리 신호로도 공급되는 내장형 게이트 드라이버.
  4. 청구항 3에 있어서,
    상기 제1 및 제2 풀-업 트랜지스터는 하나의 제어 노드에 의해 제어되거나,
    상기 제1 풀-업 트랜지스터는 제1 제어 노드에 의해 제어되고, 상기 제2 풀-업 트랜지스터는 제2 제어 노드에 의해 제어되고,
    상기 각 스테이지는 상기 제1 및 제2 제어 노드를 연결하거나 분리하는 스위칭 트랜지스터를 추가로 구비하는 내장형 게이트 드라이버.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제1 클럭 그룹으로부터의 A 클럭들 중 어느 하나가, 한 서브픽셀에서 데이터 신호를 스위칭하는 제1 스위칭 트랜지스터와 연결된 제1 게이트 라인의 스캔 출력으로 이용되고, 상기 제2 클럭 그룹으로부터의 B 클럭들 중 어느 하나가 상기 서브픽셀에서 다른 신호를 스위칭하는 제2 스위칭 트랜지스터와 연결된 제2 게이트 라인의 스캔 출력으로 이용되는 내장형 게이트 드라이버.
  7. 청구항 2에 있어서,
    상기 제1 및 제2 클럭 그룹 중 클럭 라인의 수가 많은 클럭 그룹이 상기 쉬프트 레지스터의 외측부에 배치되고, 나머지 클럭 그룹은 상기 쉬프트 레지스터와 상기 표시 영역 사이의 내측부에 배치되는 내장형 게이트 드라이버
  8. 청구항 2에 있어서,
    상기 다수의 스테이지들 각각은 C 클럭들 중 어느 하나를 공급받아 제3 출력을 발생시키는 제3 출력부를 추가로 구비하고,
    상기 제1 및 제2 클럭 그룹 중 어느 하나가 상기 C 클럭들을 공급하는 클럭 라인들을 추가로 구비하는 내장형 게이트 드라이버.
  9. 청구항 2에 있어서,
    상기 다수의 스테이지들 각각은 상기 A 클럭들 또는 상기 B 클럭들 중 어느 하나를 공급받아 제3 출력을 발생시키는 제3 출력부를 추가로 구비하는 내장형 게이트 드라이버.
  10. 청구항 1 내지 청구항 4 및 청구항 6 내지 청구항 9 중 어느 한 청구항에 기재된 상기 내장형 게이트 드라이버를 갖는 표시 장치.
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