KR20120138924A - 유기발광다이오드 표시장치 - Google Patents

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Abstract

본 발명은 화소의 구동 트랜지스터의 문턱전압을 보상하는 유기발광다이오드 표시장치에 관한 것이다. 본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 상기 스캔 라인과 나란한 발광 라인이 형성되고, 상기 라인들로부터 신호를 공급받는 다수의 화소를 포함하는 표시패널을 구비하고, 상기 화소는, 소스 전극이 제1 노드에 접속되고, 게이트 전극이 제2 노드에 접속되고, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 애노드 전극이 제4 노드에 접속되고 캐소드 전극이 제1 저전위 전압원에 접속되는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제2 노드와 상기 제3 노드를 접속시키고 상기 제1 노드에 상기 데이터 라인의 데이터 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 차단하고, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제2 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 노드에 고전위 전압원의 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 접속시키는 제어회로를 포함하고, 상기 제어회로는, 상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제4 노드와 상기 제2 저전위 전압원을 접속시키는 제1 트랜지스터를 포함하는 것을 특징으로 한다.

Description

유기발광다이오드 표시장치{Organic Light Emitting Diode Display Device}
본 발명은 화소의 구동 트랜지스터의 문턱전압을 보상하는 유기발광다이오드 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치 중에서 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.
액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 스캔 펄스에 응답하여 데이터 전압을 공급하는 스캔 트랜지스터와 게이트 전극에 공급되는 데이터 전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 이때, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서, k는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다. 이때, 화소들마다 구동 트랜지스터의 문턱전압(Vth)이 다르므로, 동일한 데이터 전압을 화소들에 공급하더라도 구동 트랜지스터의 드레인-소스간 전류(Ids)는 화소들마다 달라진다. 따라서, 동일한 데이터 전압을 화소들 각각에 공급하더라도 화소들 각각이 발광하는 빛의 휘도가 달라지는 문제점이 발생한다. 이를 해결하기 위해, 화소들 각각의 구동 트랜지스터의 문턱전압(Vth)을 검출하여 보상하는 여러 형태의 화소 구조가 제안되고 있다.
하지만, 화소들 각각의 구동 트랜지스터의 문턱전압(Vth)을 보상하는 화소에서 구동 트랜지스터의 문턱전압(Vth)을 검출하기 위한 센싱 트랜지스터의 소자 특성으로 인해, 블랙 영상을 구현시 센싱 트랜지스터는 미세하게 누설 전류를 발생한다. 또한, 구동 트랜지스터가 애초 설계된 바와 다르게 제조되는 경우, 블랙 영상을 구현시 구동 트랜지스터가 미세하게 누설 전류를 발생할 수도 있다. 결국, 센싱 트랜지스터 또는 구동 트랜지스터의 누설 전류에 의해 유기발광다이오드(OLED)가 미세하게 발광하므로, 블랙 영상이 완벽한 블랙을 표시하지 못하는 문제가 발생할 수 있다. 이로 인해, 유기발광다이오드 표시장치의 명암 대비비(Contrast Ratio)가 낮아진다.
본 발명은 구동 트랜지스터의 문턱전압을 보상함과 동시에, 유기발광다이오드 표시장치의 명암 대비비를 높일 수 있는 유기발광다이오드 표시장치를 제공한다.
본 발명의 유기발광다이오드 표시장치는 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 상기 스캔 라인과 나란한 발광 라인이 형성되고, 상기 라인들로부터 신호를 공급받는 다수의 화소를 포함하는 표시패널을 구비하고, 상기 화소는, 소스 전극이 제1 노드에 접속되고, 게이트 전극이 제2 노드에 접속되고, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터; 애노드 전극이 제4 노드에 접속되고 캐소드 전극이 제1 저전위 전압원에 접속되는 유기발광다이오드; 및 상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제2 노드와 상기 제3 노드를 접속시키고 상기 제1 노드에 상기 데이터 라인의 데이터 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 차단하고, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제2 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 노드에 고전위 전압원의 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 접속시키는 제어회로를 포함하고, 상기 제어회로는, 상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제4 노드와 상기 제2 저전위 전압원을 접속시키는 제1 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명은 구동 트랜지스터와 유기발광다이오드 사이에 또 다른 전류 패스를 추가함으로써, 문턱전압 센싱 트랜지스터 또는 구동 트랜지스터로부터 발생되는 누설 전류를 유기발광다이오드와 또 다른 전류 패스로 분배한다. 그 결과, 본 발명은 유기발광다이오드에 흐르는 센싱 트랜지스터 또는 구동 트랜지스터의 누설 전류를 줄일 수 있다. 이로 인해, 본 발명은 구동 트랜지스터의 문턱전압을 보상할 수 있을 뿐만 아니라, 유기발광다이오드 표시장치의 명암 대비비를 높일 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다.
도 3은 도 2의 화소에 입력되는 신호들을 보여주는 파형도이다.
도 4는 도 2의 제5 트랜지스터의 채널을 개략적으로 보여주는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다.
도 6은 도 5의 화소에 입력되는 신호들을 보여주는 파형도이다.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광다이오드 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로(14), 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)에는 데이터 라인(DL)들과 스캔 라인(SL)들이 서로 교차되도록 형성된다. 또한, 표시패널(10)에는 스캔 라인(SL)들과 나란하게 발광 라인(EL)들이 형성된다. 표시패널(10)은 화소들이 매트릭스 형태로 배치된 화소 어레이(PIXEL ARRAY)를 포함한다. 표시패널(10)의 화소 어레이(PIXEL ARRAY)의 각 화소(P)에 대한 자세한 설명은 도 2와 도 5를 결부하여 후술한다.
데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 스캔 펄스(SP)에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.
레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 입력되는 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭들(CLKs)은 게이트 구동회로(14)로 입력된다.
게이트 구동회로(14)는 스캔 펄스 출력부, 및 발광 펄스 출력부를 포함한다. 스캔 펄스 출력부는 표시패널(10)의 스캔 라인(SL)들에 연결되어 스캔 라인(SL)들에 스캔 펄스(SP)를 순차적으로 출력한다. 발광 펄스 출력부는 발광 라인(EL)과 연결되어 유기발광다이오드(OLED)의 발광을 제어하는 발광 펄스(EM)를 출력한다. 스캔 펄스(SP), 및 발광 펄스(EM)에 대한 자세한 설명은 도 3과 도 6을 결부하여 후술한다.
게이트 구동회로(14)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(13)는 인쇄회로보드(Printed Circuit Board)(15) 상에 실장되고, 게이트 구동회로(14)는 표시패널(10)의 하부기판상에 형성된다. 또한, 게이트 구동회로(14)는 TAB 방식으로 표시패널(10)과 타이밍 콘트롤러(11) 사이에 연결될 수도 있다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(12)들로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(12)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 스타트 전압(VST)와 i상으로 순차적으로 발생하는 클럭들(CLKs) 등을 포함한다. 스타트 전압(VST)는 게이트 구동회로(14)에 입력되어 스캔 펄스 출력부, 초기화 펄스 출력부, 컨트롤 펄스 출력부, 센싱 펄스 출력부, 및 발광 펄스 출력부의 쉬프트 스타트 타이밍을 제어한다. 클럭들(CLKs)은 레벨 쉬프터(13)에 입력되어 레벨 쉬프팅된 후에 게이트 구동회로(14)에 입력되며, 스타트 전압(VST)을 쉬프트시키기 위한 클럭신호로 이용된다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(12)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 2는 본 발명의 제1 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다. 본 발명의 제1 실시예에 따른 표시패널(10)의 화소 어레이(PIXEL ARRAY)에는 스캔 라인(SL)들과 데이터 라인(DL)들이 교차하도록 형성되고, 스캔 라인(SL)들과 나란하게 발광 라인(EL)들이 형성된다. 도 2에서는 제n(n은 자연수, 표시패널(10)의 스캔 라인의 수) 스캔 라인과 교차되는 제m(m은 자연수, 표시패널(10)의 데이터 라인의 수) 데이터 라인, 제n 스캔 라인과 나란한 제n 발광 라인과, 상기 신호라인들로부터 신호를 공급받는 화소(P)를 중심으로 설명하기로 한다. 각 화소(P)는 구동 트랜지스터(Td), 유기발광다이오드(OLED), 및 제어 회로 등을 포함한다.
제어 회로는 제1 내지 제5 트랜지스터(Thin Film Transistor)(T1, T2, T3, T4, T5)를 포함한다. 제1 트랜지스터(T1)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제4 노드(N4)와 제2 저전위 전압원(VSS2)을 접속시킨다. 제1 트랜지스터(T1)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제4 노드(N4)에 접속되며, 드레인 전극은 제2 저전위 전압원(VSS2)에 접속된다.
제2 트랜지스터(T2)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제1 노드(N1)와 제m 데이터 라인(DLm)을 접속시킨다. 제2 트랜지스터(T2)의 턴-온으로 인해, 제1 노드(N1)는 제m 데이터 라인(DLm)의 데이터 전압으로 충전된다. 제2 트랜지스터(T2)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제m 데이터 라인(DLm)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.
제3 트랜지스터(T3)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 접속시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(T4)는 제n 발광 라인(ELn)의 제n 발광 펄스(EMn)에 응답하여 턴-온되어 제3 노드(N3)와 제4 노드(N4)를 접속시킨다. 제4 트랜지스터(T4)의 게이트 전극은 제n 발광 라인(ELn)에 접속되고, 소스 전극은 제3 노드(N3)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속된다.
제5 트랜지스터(T5)는 제n 발광 라인(ELn)의 제n 발광 펄스(EMn)에 응답하여 턴-온되어 제1 노드(N1)와 고전위 전압원(VDD)을 접속시킨다. 제5 트랜지스터(T5)의 턴-온으로 인해, 제1 노드(N1)는 고전위 전압원(VDD)의 전압으로 충전된다. 제5 트랜지스터(T5)의 게이트 전극은 제n 발광 라인(ELn)에 접속되고, 소스 전극은 고전위 전압원(VDD)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.
구동 트랜지스터(Td)의 게이트 전극은 제2 노드(N2)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 전압 량에 따라, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 양을 다르게 조절한다.
본 발명의 제1 실시예에 따른 화소(P)의 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)는 박막 트랜지스터(Thin Film Transistor)로 형성될 수 있다. 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 도 2에서 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 N 타입 MOS-FET으로도 구현될 수 있다. 나아가, 제1 내지 제3 트랜지스터(T1, T2, T3)는 저항을 증가시켜 누설 전류를 줄이기 위해 듀얼-게이트(Dual Gate)로 형성할 수도 있다.
유기발광다이오드(OLED)의 애노드 전극은 제4 노드(N4) 연결되고, 캐소드 전극은 제1 저전위 전압원(VSS1)과 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 따라 발광된다. 제1 캐패시터(C1)는 고전위 전압원(VDD)과 제2 노드(N2) 사이에 접속된다. 제1 캐패시터(C1)는 제2 노드(N2)의 전압을 소정의 기간 동안 유지시키는 스토리지 캐패시터(Storage Capacitor)로서 역할을 한다. 제2 캐패시터(C2)는 제2 트랜지스터(T2)의 게이트 전극과 접속된 제n 스캔 라인(SLn)과 제2 노드(N2) 사이에 접속된다. 제n 스캔라인(SLn)으로 공급되는 제n 스캔 펄스(SPn)로 인한 킥백전압(kickback voltage)을 보상할 수 있도록 제2 트랜지스터(T2)의 게이트 전극의 전압 변화량을 제2 노드(N2)에 반영한다.
고전위 전압원(VDD)과 제1 및 제2 저전위 전압원(VSS1, VSS2)은 구동 트랜지스터(Td)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 직류 전압을 공급하도록 설정될 수 있다. 고전위 전압원(VDD)은 게이트 하이 전압(VGH)으로 설정되고, 제1 저전위 전압원(VSS1)은 게이트 로우 전압(VGL) 또는 그라운드 전압(GND)으로 설정될 수 있다. 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1)과 동일한 레벨의 전압으로 설정될 수도 있고, 또는 제1 저전위 전압원(VSS1)보다 낮은 레벨의 전압으로 설정될 수도 있다.
제1 노드(N1)는 제5 트랜지스터(T5)의 드레인 전극, 제2 트랜지스터(T2)의 드레인 전극, 및 구동 트랜지스터(Td)의 소스 전극 간의 접점이다. 제2 노드(N2)는 제3 트랜지스터(T3)의 소스 전극, 구동 트랜지스터(Td)의 게이트 전극, 제1 캐패시터(C1)의 일측 전극, 및 제2 캐패시터(C2)의 일측 전극 간의 접점이다. 제3 노드(N3)는 제3 트랜지스터(T3)의 드레인 전극, 제4 트랜지스터(T4)의 소스 전극, 및 구동 트랜지스터(Td)의 드레인 전극 간의 접점이다. 제4 노드(N4)는 제4 트랜지스터(T4)의 드레인 전극, 제1 트랜지스터(T1)의 소스 전극, 및 유기발광다이오드(OLED)의 애노드 전극 간의 접점이다.
도 3은 도 2의 화소에 입력되는 신호들을 보여주는 파형도이다. 도 3에는 표시패널(10)의 어느 한 화소(P)에 입력되는 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)가 나타나 있다.
제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 화소(P)의 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)를 제어하기 위한 신호들이다. 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 1 프레임 기간을 주기로 반복된다. 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)로 발생하는 반면, 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.
제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 동일한 펄스 폭을 갖도록 구현될 수 있다. 이때, 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 1 수평기간(1H)의 펄스 폭을 가질 수 있다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 또한, 제n 스캔 펄스(SPn)는 제n 발광 펄스(EMn)보다 앞서 발생한다.
이하에서, 도 2 및 도 3을 참조하여 t1 내지 t4 기간 동안 표시패널(10)의 화소(P)의 동작에 대하여 상세히 설명한다. t1 기간은 제2 노드(N2)를 초기화하는 기간이고, t2 및 t3 기간은 구동 트랜지스터(Td)의 문턱전압을 보상하는 기간이며, t4 기간은 유기발광다이오드(OLED)가 발광하는 기간이다.
t1 기간 동안, 제n 스캔 펄스(SPn)는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 반전되고, 제n 발광 펄스(EMn)는 게이트 로우 전압(VGL)을 유지한다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 로우 전압(VGL)의 제n 스캔 펄스(SPn)에 응답하여 턴-온된다. 제4 및 제5 트랜지스터(T4, T5)는 게이트 로우 전압(VGL)의 제n 발광 펄스(EMn)에 응답하여 턴-온된다.
제1, 제2, 및 제3 트랜지스터(T1, T2, T3)가 모두 턴-온되므로, 제2 노드(N2)는 제2 저전위 전압원(VSS2)의 전압으로 방전된다. 즉, 제2 노드(N2)는 제2 저전위 전압원(VSS2)의 전압으로 초기화되고, t1 기간은 제2 노드(N2)를 초기화시키는 기간이다. 이때, 제2 노드(N2)의 초기화를 개선하기 위해, 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1)보다 낮은 전압으로 설정될 수 있다. t1 기간은 대략 0.5 ㎲ 내지 5 ㎲로 설정될 수 있다.
t2 기간 동안, 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)을 유지하고, 제n 발광 펄스(EMn)는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 반전된다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 로우 전압(VGL)의 제n 스캔 펄스(SPn)에 응답하여 턴-온된다. 제4 및 제5 트랜지스터(T4, T5)는 게이트 하이 전압(VGH)의 제n 발광 펄스(EMn)에 의해 턴-오프된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 노드(N1)는 제m 데이터 라인(DLm)의 데이터 전압(Vdata)으로 충전된다. 제3 트랜지스터(T3)의 턴-온으로 인해, 제2 노드(N2)와 제3 노드(N3)가 상호 접속된다. 즉, 제3 트랜지스터(T3)의 턴-온으로 인해, 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속되므로, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 데이터 전압(Vdata)과 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승한다. 그러므로, 제2 노드(N2)와 제3 노드(N3)의 전압은 t2 기간 동안 데이터 전압(Vdata)과 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승하게 된다.
t3 기간 동안, 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 반전되고, 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)을 유지한다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프된다. 제4 및 제5 트랜지스터(T4, T5)는 게이트 하이 전압(VGH)의 제n 발광 펄스(EMn)에 의해 턴-오프된다.
이때, 제3 트랜지스터(T3)가 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프되는 경우, 킥백 전압(kickback voltage)에 의해 제2 노드(N2)의 전압이 강하되는 문제가 발생한다. 하지만, 제2 캐패시터(C2)에 의해 제2 트랜지스터(T2)의 게이트 전극의 전압 변화량이 제2 노드(N2)에 반영된다. 따라서, 킥백 전압(ΔVp)으로 인한 제2 노드(N2)의 전압 강하로 인한 전압 손실이 제2 캐패시터(C2)에 의해 보상될 수 있다.
t4 기간 동안, 제n 스캔 펄스(SPn)는 게이트 하이 전압(VGH)을 유지하고, 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 반전된다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프된다. t4 기간은 다음 프레임에서 t1 기간이 발생하기 전까지 계속된다. 제4 및 제5 트랜지스터(T4, T5)는 게이트 로우 전압(VGL)의 제n 발광 펄스(EMn)에 의해 턴-온된다.
제4 및 제5 트랜지스터(T4, T5)의 턴-온으로 인해, 유기발광다이오드(OLED)에는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)가 공급된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 응답하여 발광하게 되며, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure pat00002
Figure pat00003
수학식 2에서, k는 트랜지스터의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 게이트-소스간 전압, Vth는 구동 트랜지스터(Td)의 문턱전압을 의미한다. t4 기간 동안, 구동 트랜지스터(Td)의 문턱전압(Vth)이 샘플링된 게이트 전극의 전압(Vg)은 (Vdata-Vth)이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이다. 따라서, 게이트-소스간 전압(Vgs)은 {VDD-(Vdata-Vth)}이고, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 (VDD-Vth)이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.
한편, 블랙 영상을 구현하기 위해 블랙 데이터 전압(Vdata)이 제m 데이터 라인(DLm)을 통해 공급되는 경우, 유기발광다이오드(OLED)는 발광하지 않아야 한다. 하지만, 문턱전압(Vth)을 센싱하는 제3 트랜지스터(T3)의 소자 특성에 의해 제2 노드(N2)로부터 전류가 누설될 수 있다. 또한, 구동 트랜지스터(Td)가 애초 설계된 바와 다르게 제조되는 경우, 구동 트랜지스터(Td)의 게이트 전극에 블랙 데이터 전압이 공급되더라도, 구동 트랜지스터(Td)의 소스 전극의 전류가 누설될 수 있다. 제3 트랜지스터(T3) 또는 구동 트랜지스터(Td)로부터의 누설 전류로 인해, 유기발광다이오드(OLED)가 미세하게 발광한다. 결국, 블랙 영상이 완벽한 블랙을 표시하지 못하기 때문에, 유기발광다이오드 표시장치의 명암 대비비(Contrast Ratio)가 낮아지는 문제가 발생할 수 있다.
본 발명은 유기발광다이오드(OLED)의 발광을 제어하는 제4 트랜지스터(T4)의 드레인 전극과 접속된 제4 노드(N4)를 유기발광다이오드(OLED)와 제1 트랜지스터(T1)에 접속시킨다. 따라서, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 유기발광다이오드(OLED) 뿐만 아니라, 제1 트랜지스터(T1)로 흐른다. 이로 인해, 블랙 영상 구현시 제3 트랜지스터(T3)와 구동 트랜지스터(Td)의 누설 전류 중 일부를 유기발광다이오드(OLED)가 아닌 또 다른 전류 패스인 제1 트랜지스터(T1) 쪽으로 보낼 수 있다. 유기발광다이오드(OLED)로 흐르는 제3 트랜지스터(T3)와 구동 트랜지스터(Td)의 누설 전류가 줄어드므로, 유기발광다이오드(OLED)는 미세 발광하더라도 거의 블랙에 가까운 영상을 표시하게 된다. 즉, 유기발광다이오드 표시장치의 명암 대비비(Contrast Ratio)를 높일 수 있다.
한편, 턴-오프시 제1 트랜지스터(T1)의 저항은 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계된다. 이것은 제1 트랜지스터(T1) 방향의 또 다른 전류 패스 형성으로 인하여, 화이트 영상 구현시 유기발광다이오드(OLED)의 발광에 영향을 주지 않기 위함이다. 즉, 제1 트랜지스터(T1) 방향으로 많은 전류가 흐르게 된다면, 화이트 영상 구현시 유기발광다이오드(OLED)의 발광 휘도에 영향을 미칠 수 있는데, 턴-오프시 제1 트랜지스터(T1)의 저항을 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계함으로써, 이로 인한 영향을 최소화할 수 있다.
턴-오프시 제1 트랜지스터(T1)의 저항을 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계하기 위해, 제1 트랜지스터(T1)는 다음과 같이 설계되어야 한다. 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)은 수학식 3과 같이 정의될 수 있다.
Figure pat00004
수학식 3에서, Roff는 턴-오프시 제1 트랜지스터(T1)의 저항, W는 채널 폭, L은 채널 거리를 의미한다. 도 4를 참조하면, 채널 폭(W)은 소스 전극, 드레인 전극의 폭을 의미하고, 채널 거리(L)는 소스 전극과 드레인 전극 간의 거리를 의미한다. 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)은 채널 폭(W)에 비례하고, 채널 길이(L)에 반비례한다. 따라서, 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)을 작게 설계하기 위해, 제1 트랜지스터(T1)의 채널 폭(W)을 더욱 줄이고, 채널 거리(L)를 더욱 늘릴 수 있다.
도 5는 본 발명의 제2 실시예에 따른 표시패널의 화소에 대한 등가 회로도이다. 본 발명의 제2 실시예에 따른 표시패널(10)의 화소 어레이(PIXEL ARRAY)에는 스캔 라인(SL)들과 데이터 라인(DL)들이 교차하도록 형성되고, 스캔 라인(SL)들과 나란하게 컨트롤 라인(CTRL)과 발광 라인(EL)이 형성된다. 도 5에서는 제n(n은 자연수, 표시패널(10)의 스캔 라인의 수) 스캔 라인과 교차되는 제m(m은 자연수, 표시패널(10)의 데이터 라인의 수) 데이터 라인, 제n 스캔 라인과 나란한 제n 컨트롤 라인(CTRLn) 및 제n 발광 라인과, 상기 신호라인들로부터 신호를 공급받는 화소(P)를 중심으로 설명하기로 한다. 각 화소(P)는 구동 트랜지스터(Td), 유기발광다이오드(OLED), 및 제어 회로 등을 포함한다.
제어 회로는 제1 내지 제5 트랜지스터(Thin Film Transistor)(T1, T2, T3, T4, T5)를 포함한다.
제1 트랜지스터(T1)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제4 노드(N4)와 제2 저전위 전압원(VSS2)을 접속시킨다. 제1 트랜지스터(T1)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제4 노드(N4)에 접속되며, 드레인 전극은 제2 저전위 전압원(VSS2)에 접속된다.
제2 트랜지스터(T2)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제1 노드(N1)와 제m 데이터 라인(DLm)을 접속시킨다. 제2 트랜지스터(T2)의 턴-온으로 인해, 제1 노드(N1)는 제m 데이터 라인(DLm)의 데이터 전압으로 충전된다. 제2 트랜지스터(T2)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제m 데이터 라인(DLm)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.
제3 트랜지스터(T3)는 제n 스캔 라인(SLn)의 제n 스캔 펄스(SPn)에 응답하여 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 접속시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제n 스캔 라인(SLn)에 접속되고, 소스 전극은 제2 노드(N2)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다.
제4 트랜지스터(T4)는 제n 발광 라인(ELn)의 제n 발광 펄스(EMn)에 응답하여 턴-온되어 제3 노드(N3)와 제4 노드(N4)를 접속시킨다. 제4 트랜지스터(T4)의 게이트 전극은 제n 발광 라인(ELn)에 접속되고, 소스 전극은 제3 노드(N3)에 접속되며, 드레인 전극은 제4 노드(N4)에 접속된다.
제5 트랜지스터(T5)는 제n 컨트롤 라인(CTRLn)의 제n 컨트롤 펄스(CTRn)에 응답하여 턴-온되어 제1 노드(N1)와 고전위 전압원(VDD)을 접속시킨다. 제5 트랜지스터(T5)의 턴-온으로 인해, 제1 노드(N1)는 고전위 전압원(VDD)의 전압으로 충전된다. 제5 트랜지스터(T5)의 게이트 전극은 제n 컨트롤 라인(CTRLn)에 접속되고, 소스 전극은 고전위 전압원(VDD)에 접속되며, 드레인 전극은 제1 노드(N1)에 접속된다.
구동 트랜지스터(Td)의 게이트 전극은 제2 노드(N2)에 접속되고, 소스 전극은 제1 노드(N1)에 접속되며, 드레인 전극은 제3 노드(N3)에 접속된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 전압 량에 따라, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)의 양을 다르게 조절한다.
본 발명의 제2 실시예에 따른 화소(P)의 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)는 박막 트랜지스터(Thin Film Transistor)로 형성될 수 있다. 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)의 반도체 층은 a-Si, Poly-Si, 산화물 반도체 중 어느 하나로 형성될 수 있다. 또한, 도 5에서 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 N 타입 MOS-FET으로도 구현될 수 있다. 나아가, 제1 내지 제3 트랜지스터(T1, T2, T3)는 저항을 증가시켜 누설 전류를 줄이기 위해 듀얼-게이트(Dual Gate)로 형성할 수도 있다.
유기발광다이오드(OLED)의 애노드 전극은 제4 노드(N4) 연결되고, 캐소드 전극은 제1 저전위 전압원(VSS1)과 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 따라 발광된다. 제1 캐패시터(C1)는 고전위 전압원(VDD)과 제2 노드(N2) 사이에 접속된다. 제1 캐패시터(C1)는 제2 노드(N2)의 전압을 소정의 기간 동안 유지시키는 스토리지 캐패시터(Storage Capacitor)로서 역할을 한다. 제2 캐패시터(C2)는 제2 트랜지스터(T2)의 게이트 전극과 접속된 제n 스캔 라인(SLn)과 제2 노드(N2) 사이에 접속된다. 제n 스캔라인(SLn)으로 공급되는 제n 스캔 펄스(SPn)로 인한 킥백전압(kickback voltage)을 보상할 수 있도록 제2 트랜지스터(T2)의 게이트 전극의 전압 변화량을 제2 노드(N2)에 반영한다.
고전위 전압원(VDD)과 제1 및 제2 저전위 전압원(VSS1, VSS2)은 구동 트랜지스터(Td)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 직류 전압을 공급하도록 설정될 수 있다. 고전위 전압원(VDD)은 게이트 하이 전압(VGH)으로 설정되고, 제1 저전위 전압원(VSS1)은 게이트 로우 전압(VGL) 또는 그라운드 전압(GND)으로 설정될 수 있다. 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1)과 동일한 레벨의 전압으로 설정될 수도 있고, 또는 제1 저전위 전압원(VSS1)보다 낮은 레벨의 전압으로 설정될 수도 있다.
제1 노드(N1)는 제5 트랜지스터(T5)의 드레인 전극, 제2 트랜지스터(T2)의 드레인 전극, 및 구동 트랜지스터(Td)의 소스 전극 간의 접점이다. 제2 노드(N2)는 제3 트랜지스터(T3)의 소스 전극, 구동 트랜지스터(Td)의 게이트 전극, 제1 캐패시터(C1)의 일측 전극, 및 제2 캐패시터(C2)의 일측 전극 간의 접점이다. 제3 노드(N3)는 제3 트랜지스터(T3)의 드레인 전극, 제4 트랜지스터(T4)의 소스 전극, 및 구동 트랜지스터(Td)의 드레인 전극 간의 접점이다. 제4 노드(N4)는 제4 트랜지스터(T4)의 드레인 전극, 제1 트랜지스터(T1)의 소스 전극, 및 유기발광다이오드(OLED)의 애노드 전극 간의 접점이다.
도 6은 도 5의 화소에 입력되는 신호들을 보여주는 파형도이다. 도 6에는 표시패널(10)의 어느 한 화소(P)에 입력되는 제n 컨트롤 펄스(CTRn), 제n 스캔 펄스(SPn), 및 제n 발광 펄스(EMn)가 나타나 있다.
제n 컨트롤 펄스(CTRn), 제n 스캔 펄스(SPn), 및 제n 발광 펄스(EMn)는 화소(P)의 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)를 제어하기 위한 신호들이다. 제n 컨트롤 펄스(CTRn), 제n 스캔 펄스(SPn), 및 제n 발광 펄스(EMn)는 1 프레임 기간을 주기로 반복된다. 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)로 발생하는 반면, 제n 컨트롤 펄스(CTRn)와 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)으로 발생한다. 게이트 하이 전압(VGH)은 대략 14V 내지 20V 사이에서 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -12V 내지 -5V로 설정될 수 있다.
제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 동일한 펄스 폭을 갖도록 구현될 수 있다. 제n 컨트롤 펄스(CTRn)는 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)의 펄스 폭보다 큰 펄스 폭을 갖는다. 이때, 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)는 1 수평기간(1H)의 펄스 폭을 가질 수 있다. 1 수평기간(1H)은 표시패널(10)에서 1 라인의 픽셀들에 데이터가 기입되는 1 라인 스캐닝 시간을 의미한다. 또한, 제n 컨트롤 펄스(CTRn)는 제n 스캔 펄스(SPn)와 제n 발광 펄스(EMn)보다 앞서 발생하고, 제n 스캔 펄스(SPn)는 제n 발광 펄스(EMn)보다 앞서 발생한다.
이하에서, 도 5 및 도 6을 참조하여 t1 내지 t5 기간 동안 표시패널(10)의 화소(P)의 동작에 대하여 상세히 설명한다. t1 및 t2 기간은 제2 노드(N2)를 초기화하는 기간이고, t3 및 t4 기간은 구동 트랜지스터(Td)의 문턱전압을 보상하는 기간이며, t5 기간은 유기발광다이오드(OLED)가 발광하는 기간이다.
t1 기간 동안, 제n 컨트롤 펄스(CTRn)는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 반전된다. 제n 스캔 펄스(SPn)는 게이트 하이 전압(VGH)을 유지하며, 제n 발광 펄스(EMn)는 게이트 로우 전압(VGL)을 유지한다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 게이트 로우 전압(VGL)의 제n 발광 펄스(EMn)에 응답하여 턴-온된다. 제5 트랜지스터(T5)는 게이트 하이 전압(VGH)의 제n 컨트롤 펄스(CTRn)에 의해 턴-오프된다.
제5 트랜지스터(T5)가 턴-오프되므로, 제1 노드(N1)는 고전위 전압원(VDD)과 접속되지 않는다. 따라서, 제4 트랜지스터(T4)가 턴-온되더라도, 고전위 전압원(VDD)의 공급이 끊기므로, 유기발광다이오드(OLED)는 발광하지 않는다.
t2 기간 동안, 제n 컨트롤 펄스(CTRn)는 게이트 하이 전압(VGH)을 유지한다. 제n 스캔 펄스(SPn)는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)로 반전되고, 제n 발광 펄스(EMn)는 게이트 로우 전압(VGL)을 유지한다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 로우 전압(VGL)의 제n 스캔 펄스(SPn)에 응답하여 턴-온된다. 제4 트랜지스터(T4)는 게이트 로우 전압(VGL)의 제n 발광 펄스(EMn)에 응답하여 턴-온된다. 제5 트랜지스터(T5)는 게이트 하이 전압(VGH)의 제n 컨트롤 펄스(CTRn)에 의해 턴-오프된다.
제1, 제2, 및 제3 트랜지스터(T1, T2, T3)가 모두 턴-온되므로, 제2 노드(N2)는 제2 저전위 전압원(VSS2)의 전압으로 방전된다. 즉, 제2 노드(N2)는 제2 저전위 전압원(VSS2)의 전압으로 초기화되고, t1 기간은 제2 노드(N2)를 초기화시키는 기간이다. 이때, 제2 노드(N2)의 초기화를 개선하기 위해, 제2 저전위 전압원(VSS2)은 제1 저전위 전압원(VSS1)보다 낮은 전압으로 설정될 수 있다. t1 기간은 대략 0.5 ㎲ 내지 5 ㎲로 설정될 수 있다.
t3 기간 동안, 제n 컨트롤 펄스(CTRn)는 게이트 하이 전압(VGH)을 유지한다. 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)을 유지하고, 제n 발광 펄스(EMn)는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 반전된다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 로우 전압(VGL)의 제n 스캔 펄스(SPn)에 응답하여 턴-온된다. 제4 트랜지스터(T4)는 게이트 하이 전압(VGH)의 제n 발광 펄스(EMn)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 게이트 하이 전압(VGH)의 제n 컨트롤 펄스(CTRn)에 의해 턴-오프된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 노드(N1)는 제m 데이터 라인(DLm)의 데이터 전압(Vdata)으로 충전된다. 제3 트랜지스터(T3)의 턴-온으로 인해, 제2 노드(N2)와 제3 노드(N3)가 상호 접속된다. 즉, 제3 트랜지스터(T3)의 턴-온으로 인해, 구동 트랜지스터(Td)의 게이트 전극과 드레인 전극이 상호 접속되므로, 구동 트랜지스터(Td)는 다이오드로 동작된다. 이때, 구동 트랜지스터(Td)의 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth) 보다 크기 때문에, 구동 트랜지스터(Td)는 전류 패스를 형성하게 된다. 구동 트랜지스터(Td)는 게이트-드레인 전극과 소스 전극 간의 전압 차가 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하게 된다. 따라서, 구동 트랜지스터(Td)의 게이트-드레인 전극의 전압은 데이터 전압(Vdata)과 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승한다. 그러므로, 제2 노드(N2)와 제3 노드(N3)의 전압은 t2 기간 동안 데이터 전압(Vdata)과 문턱전압(Vth) 간의 차전압(Vdata-Vth)까지 상승하게 된다.
t4 기간 동안, 제n 컨트롤 펄스(CTRn)는 게이트 하이 전압(VGH)을 유지한다. 제n 스캔 펄스(SPn)는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 반전되고, 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)을 유지한다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 게이트 하이 전압(VGH)의 제n 발광 펄스(EMn)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 게이트 하이 전압(VGH)의 제n 컨트롤 펄스(CTRn)에 의해 턴-오프된다.
이때, 제3 트랜지스터(T1, T2, T3)가 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프되는 경우, 킥백 전압(kickback voltage)에 의해 제2 노드(N2)의 전압이 강하되는 문제가 발생한다. 하지만, 제2 캐패시터(C2)에 의해 제2 트랜지스터(T2)의 게이트 전극의 전압 변화량이 제2 노드(N2)에 반영된다. 따라서, 킥백 전압(ΔVp)으로 인한 제2 노드(N2)의 전압 강하로 인한 전압 손실이 제2 캐패시터(C2)에 의해 보상될 수 있다.
t5 기간 동안, 제n 컨트롤 펄스(CTRn)는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 반전된다. 제n 스캔 펄스(SPn)는 게이트 하이 전압(VGH)을 유지하고, 제n 발광 펄스(EMn)는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 반전된다. 제1, 제2, 및 제3 트랜지스터(T1, T2, T3)는 게이트 하이 전압(VGH)의 제n 스캔 펄스(SPn)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 게이트 로우 전압(VGL)의 제n 발광 펄스(EMn)에 의해 턴-온된다. 제5 트랜지스터(T5)는 게이트 로우 전압(VGL)의 제n 컨트롤 펄스(CTRn)에 의해 턴-온된다. t5 기간은 다음 프레임에서 t1 기간이 발생하기 전까지 계속된다.
제4 및 제5 트랜지스터(T4, T5)의 턴-온으로 인해, 유기발광다이오드(OLED)에는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)가 공급된다. 유기발광다이오드(OLED)는 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)에 응답하여 발광하게 되며, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
수학식 2를 참조하면, t4 기간 동안 구동 트랜지스터(Td)의 문턱전압(Vth)이 샘플링된 게이트 전극의 전압(Vg)은 (Vdata-Vth)이고, 소스 전극의 전압(Vs)은 고전위 전압원(VDD)의 전압이다. 따라서, 게이트-소스간 전압(Vgs)은 {VDD-(Vdata-Vth)}이고, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 (VDD-Vth)이므로, 구동 트랜지스터의 드레인-소스간 전류(Ids)는 수학식 2와 같이 구동 트랜지스터(Td)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된다.
한편, 블랙 영상을 구현하기 위해 블랙 데이터 전압(Vdata)이 제m 데이터 라인(DLm)을 통해 공급되는 경우, 유기발광다이오드(OLED)는 발광하지 않아야 한다. 하지만, 문턱전압(Vth)을 센싱하는 제3 트랜지스터(T3)의 소자 특성에 의해 제2 노드(N2)로부터 전류가 누설될 수 있다. 또한, 구동 트랜지스터(Td)가 애초 설계된 바와 다르게 제조되는 경우, 구동 트랜지스터(Td)의 게이트 전극에 블랙 데이터 전압이 공급되더라도, 구동 트랜지스터(Td)의 소스 전극의 전류가 누설될 수 있다. 제3 트랜지스터(T3) 또는 구동 트랜지스터(Td)로부터의 누설 전류로 인해, 유기발광다이오드(OLED)가 미세하게 발광한다. 결국, 블랙 영상이 완벽한 블랙을 표시하지 못하기 때문에, 유기발광다이오드 표시장치의 명암 대비비(Contrast Ratio)가 낮아지는 문제가 발생할 수 있다.
본 발명은 유기발광다이오드(OLED)의 발광을 제어하는 제4 트랜지스터(T4)의 드레인 전극과 접속된 제4 노드(N4)를 유기발광다이오드(OLED)와 제1 트랜지스터(T1)에 접속시킨다. 따라서, 구동 트랜지스터(Td)의 드레인-소스간 전류(Ids)는 유기발광다이오드(OLED) 뿐만 아니라, 제1 트랜지스터(T1)로 흐른다. 이로 인해, 블랙 영상 구현시 제3 트랜지스터(T3)와 구동 트랜지스터(Td)의 누설 전류 중 일부를 유기발광다이오드(OLED)가 아닌 또 다른 전류 패스인 제1 트랜지스터(T1) 쪽으로 보낼 수 있다. 유기발광다이오드(OLED)로 흐르는 제3 트랜지스터(T3)와 구동 트랜지스터(Td)의 누설 전류가 줄어드므로, 유기발광다이오드(OLED)는 미세 발광하더라도 거의 블랙에 가까운 영상을 표시하게 된다. 즉, 유기발광다이오드 표시장치의 명암 대비비(Contrast Ratio)를 높일 수 있다.
한편, 턴-오프시 제1 트랜지스터(T1)의 저항은 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계된다. 이것은 제1 트랜지스터(T1) 방향의 또 다른 전류 패스 형성으로 인하여, 화이트 영상 구현시 유기발광다이오드(OLED)의 발광에 영향을 주지 않기 위함이다. 즉, 제1 트랜지스터(T1) 방향으로 많은 전류가 흐르게 된다면, 화이트 영상 구현시 유기발광다이오드(OLED)의 발광 휘도에 영향을 미칠 수 있는데, 턴-오프시 제1 트랜지스터(T1)의 저항을 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계함으로써, 이로 인한 영향을 최소화할 수 있다.
턴-오프시 제1 트랜지스터(T1)의 저항을 블랙 영상 구현시 유기발광다이오드(OLED)의 저항보다 작게 설계하기 위해, 제1 트랜지스터(T1)는 다음과 같이 설계되어야 한다. 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)은 수학식 3과 같이 정의될 수 있다. 도 4를 참조하면, 채널 폭(W)은 소스 전극, 드레인 전극의 폭을 의미하고, 채널 거리(L)는 소스 전극과 드레인 전극 간의 거리를 의미한다. 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)은 채널 폭(W)에 비례하고, 채널 길이(L)에 반비례한다. 따라서, 턴-오프시 제1 트랜지스터(T1)의 저항(Roff)을 작게 설계하기 위해, 제1 트랜지스터(T1)는 채널 폭(W)을 더욱 줄이고, 채널 거리(L)를 더욱 늘릴 수 있다.
또한, 본 발명의 제2 실시예는 제2 트랜지스터(T2)가 턴-온되는 기간 중에 제5 트랜지스터(T5)가 턴-온되지 않도록 설계하였다. 즉, 제5 트랜지스터(T5)의 턴-온을 제어하는 제n 컨트롤 펄스(CTRn)를 제n 컨트롤 라인(CTRLn)을 통해 공급함으로써, 제2 트랜지스터(T2)와 제5 트랜지스터(T5)의 동시 턴-온으로 인한 고전위 전압원(VDD)과 제m 데이터 라인(DLm)간의 쇼트(short)를 방지하였다. 따라서, 본 발명의 제2 실시예는 고전위 전압원(VDD)의 전압과 제m 데이터 라인(DLm)의 데이터 전압(Vdata)을 안정적으로 공급할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 구동 트랜지스터와 유기발광다이오드 사이에 또 다른 전류 패스를 추가함으로써, 문턱전압 센싱 트랜지스터 또는 구동 트랜지스터로부터 발생되는 누설 전류를 유기발광다이오드와 또 다른 전류 패스로 분배한다. 그 결과, 본 발명은 유기발광다이오드에 흐르는 센싱 트랜지스터 또는 구동 트랜지스터의 누설 전류를 줄일 수 있다. 이로 인해, 본 발명은 구동 트랜지스터의 문턱전압을 보상할 수 있을 뿐만 아니라, 유기발광다이오드 표시장치의 명암 대비비를 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 게이트 구동회로 15: 인쇄회로보드

Claims (17)

  1. 데이터 라인, 상기 데이터 라인과 교차하는 스캔 라인, 상기 스캔 라인과 나란한 발광 라인이 형성되고, 상기 라인들로부터 신호를 공급받는 다수의 화소를 포함하는 표시패널을 구비하고,
    상기 화소는,
    소스 전극이 제1 노드에 접속되고, 게이트 전극이 제2 노드에 접속되고, 드레인 전극이 제3 노드에 접속된 구동 트랜지스터;
    애노드 전극이 제4 노드에 접속되고 캐소드 전극이 제1 저전위 전압원에 접속되는 유기발광다이오드; 및
    상기 구동 트랜지스터의 문턱전압을 보상하는 기간 동안 상기 제2 노드와 상기 제3 노드를 접속시키고 상기 제1 노드에 상기 데이터 라인의 데이터 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 차단하고, 상기 유기발광다이오드가 발광하는 기간 동안 상기 제2 노드와 상기 제3 노드의 접속을 차단하고 상기 제1 노드에 고전위 전압원의 전압을 공급하며 상기 제3 노드와 상기 제4 노드를 접속시키는 제어회로를 포함하고,
    상기 제어회로는,
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제4 노드와 상기 제2 저전위 전압원을 접속시키는 제1 트랜지스터를 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  2. 제 1 항에 있어서,
    상기 제어회로는,
    상기 제2 노드를 초기화하는 기간 동안 상기 제2 노드와 상기 제3 노드를 접속시키고, 상기 제3 노드와 상기 제4 노드를 접속시키며, 상기 제4 노드와 상기 제2 저전위 전압원를 접속시키는 것을 특징으로 하는 유기발광다이오드 표시장치.
  3. 제 1 항에 있어서,
    상기 제어회로는,
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 데이터라인과 상기 제1 노드를 접속시키는 제2 트랜지스터;
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제2 노드와 상기 제3 노드를 접속시키는 제3 트랜지스터;
    상기 발광 라인의 발광 펄스에 응답하여 턴-온되어 상기 제3 노드와 상기 제4 노드를 접속시키는 제4 트랜지스터; 및
    상기 발광 라인의 발광 펄스에 응답하여 턴-온되어 상기 고전위 전압원과 상기 제1 노드를 접속시키는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 제4 노드에 접속되며, 드레인 전극은 제2 저전위 전압원에 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 데이터 라인에 접속되며, 드레인 전극은 상기 제1 노드에 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 제2 노드에 접속되며, 드레인 전극은 상기 제3 노드에 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 발광 라인에 접속되고, 소스 전극은 상기 제3 노드에 접속되며, 드레인 전극은 상기 제4 노드에 접속되고,
    상기 제5 트랜지스터의 게이트 전극은 상기 발광 라인에 접속되고, 소스 전극은 상기 고전위 전압원에 접속되며, 드레인 전극은 상기 제1 노드에 접속되는 것을 특징으로 하는 유기발광다이오드 표시장치.
  5. 제 3 항에 있어서,
    상기 스캔 펄스는 상기 발광 펄스보다 앞서 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  6. 제 5 항에 있어서,
    상기 스캔 펄스와 상기 발광 펄스는 동일한 펄스 폭으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  7. 제 5 항에 있어서,
    상기 스캔 펄스는 게이트 로우 전압으로 발생하고, 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  8. 제 1 항에 있어서,
    상기 제2 저전위 전압원의 전압은 상기 제1 저전위 전압원과 동일한 레벨의 전압인 것을 특징으로 하는 유기발광다이오드 표시장치.
  9. 제 1 항에 있어서,
    상기 제2 저전위 전압원의 전압은 상기 제1 저전위 전압원보다 낮은 레벨의 전압인 것을 특징으로 하는 유기발광다이오드 표시장치.
  10. 제 3 항에 있어서,
    턴-오프시 상기 제1 트랜지스터의 저항은 블랙 영상 구현시 상기 유기발광다이오드의 저항보다 작은 것을 특징으로 하는 유기발광다이오드 표시장치.
  11. 제 3 항에 있어서,
    상기 제1 내지 제3 트랜지스터는 듀얼-게이트로 형성된 것을 특징으로 하는 유기발광다이오드 표시장치.
  12. 제 1 항에 있어서,
    상기 표시패널은,
    상기 스캔 라인과 나란한 컨트롤 라인이 더 형성된 것을 특징으로 하는 유기발광다이오드 표시장치.
  13. 제 12 항에 있어서,
    상기 제어회로는,
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 데이터라인과 상기 제1 노드를 접속시키는 제2 트랜지스터;
    상기 스캔 라인의 스캔 펄스에 응답하여 턴-온되어 상기 제2 노드와 상기 제3 노드를 접속시키는 제3 트랜지스터;
    상기 발광 라인의 발광 펄스에 응답하여 턴-온되어 상기 제3 노드와 상기 제4 노드를 접속시키는 제4 트랜지스터; 및
    상기 컨트롤 라인의 컨트롤 펄스에 응답하여 턴-온되어 상기 고전위 전압원과 상기 제1 노드를 접속시키는 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  14. 제 13 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 제4 노드에 접속되며, 드레인 전극은 제2 저전위 전압원에 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 데이터 라인에 접속되며, 드레인 전극은 상기 제1 노드에 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 스캔 라인에 접속되고, 소스 전극은 상기 제2 노드에 접속되며, 드레인 전극은 상기 제3 노드에 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 발광 라인에 접속되고, 소스 전극은 상기 제3 노드에 접속되며, 드레인 전극은 상기 제4 노드에 접속되고,
    상기 제5 트랜지스터의 게이트 전극은 상기 컨트롤 라인에 접속되고, 소스 전극은 상기 고전위 전압원에 접속되며, 드레인 전극은 상기 제1 노드에 접속되는 것을 특징으로 하는 유기발광다이오드 표시장치.
  15. 제 13 항에 있어서,
    상기 컨트롤 펄스는 상기 스캔 펄스와 상기 발광 펄스보다 앞서 발생하고,
    상기 스캔 펄스는 상기 발광 펄스보다 앞서 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  16. 제 15 항에 있어서,
    상기 스캔 펄스와 상기 발광 펄스는 동일한 펄스 폭으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  17. 제 15 항에 있어서,
    상기 스캔 펄스는 게이트 로우 전압으로 발생하고, 상기 컨트롤 펄스와 상기 발광 펄스는 상기 게이트 로우 전압보다 높은 게이트 하이 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007742A (ko) * 2013-07-12 2015-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20150069278A (ko) * 2013-12-13 2015-06-23 삼성디스플레이 주식회사 유기전계발광 표시장치
US9564083B2 (en) 2013-12-17 2017-02-07 Samsung Display Co., Ltd. Organic light emitting display device having a wiring connecting a first pixel with a second pixel
US9634070B2 (en) 2014-02-25 2017-04-25 Samsung Display Co., Ltd. Organic light emitting display device
US9666124B2 (en) 2013-09-10 2017-05-30 Samsung Display Co., Ltd. Pixel and organic light emitting display device using the same
KR20180078109A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시장치
KR20190121519A (ko) * 2018-04-18 2019-10-28 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
US10650739B2 (en) 2017-03-30 2020-05-12 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
CN111354301A (zh) * 2018-12-20 2020-06-30 乐金显示有限公司 发光显示器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101214205B1 (ko) * 2005-12-02 2012-12-21 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
KR101322171B1 (ko) * 2006-10-17 2013-10-25 엘지디스플레이 주식회사 유기 발광다이오드 표시장치와 그 구동방법

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007742A (ko) * 2013-07-12 2015-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
US9666124B2 (en) 2013-09-10 2017-05-30 Samsung Display Co., Ltd. Pixel and organic light emitting display device using the same
KR20150069278A (ko) * 2013-12-13 2015-06-23 삼성디스플레이 주식회사 유기전계발광 표시장치
US9564083B2 (en) 2013-12-17 2017-02-07 Samsung Display Co., Ltd. Organic light emitting display device having a wiring connecting a first pixel with a second pixel
US9634070B2 (en) 2014-02-25 2017-04-25 Samsung Display Co., Ltd. Organic light emitting display device
KR20180078109A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시장치
US11030953B2 (en) 2017-03-30 2021-06-08 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
US10650739B2 (en) 2017-03-30 2020-05-12 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
US11749198B2 (en) 2017-03-30 2023-09-05 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
KR20190121519A (ko) * 2018-04-18 2019-10-28 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
KR20200077381A (ko) 2018-12-20 2020-06-30 엘지디스플레이 주식회사 발광 표시 장치
US11107391B2 (en) 2018-12-20 2021-08-31 Lg Display Co., Ltd. Light emitting display device
CN111354301B (zh) * 2018-12-20 2022-08-12 乐金显示有限公司 发光显示器件
CN111354301A (zh) * 2018-12-20 2020-06-30 乐金显示有限公司 发光显示器件

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