KR102636630B1 - 표시 장치 - Google Patents

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Abstract

본 출원에 따른 표시 장치는 표시 장치는 복수의 게이트 라인들에 연결된 픽셀을 갖는 표시 영역과, 표시 영역을 둘러싸는 제1 내지 제4 비표시 영역을 갖는 기판, 제1 비표시 영역에 배치된 패드부, 제2 비표시 영역에 배치되어 복수의 게이트 라인 중 제1 게이트 라인 그룹을 구동하는 제1 게이트 구동 회로, 제3 비표시 영역에 배치되어 복수의 게이트 라인 중 제2 게이트 라인 그룹을 구동하는 제2 게이트 구동 회로, 및 제4 비표시 영역에 배치되어 제1 및 제2 게이트 라인 그룹을 구동하는 제3 게이트 구동 회로를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 출원은 표시 장치에 관한 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다. 이러한 표시 장치는 액정 표시 장치와 발광 표시 장치를 포함한다. 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
표시 장치는 복수의 게이트 라인에 게이트 펄스를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는 시프트 레지스터(Shift Register)를 이용하여 복수의 게이트 라인에 인가되는 게이트 펄스를 순차적으로 시프트(Shift)할 수 있다. 그리고, 표시 장치는 시프트 레지스터를 픽셀 어레이와 함께 표시 패널의 기판 상에 실장함으로써, GIP(Gate in Panel) 구조를 가질 수 있다.
종래의 표시 장치는 시프트 레지스터를 기판의 좌우 베젤 영역에 배치하여, 더블 피딩 방식 또는 인터레이싱 방식을 통해 게이트 펄스를 공급할 수 있다. 이 때, 더블 피딩 방식은 시프트 레지스터의 설계 영역이 증가하여 좌우 베젤 영역이 증가하는 문제점을 갖고, 인터레이싱 방식은 대형 패널에서 적용될 때 게이트 펄스의 입력단과 멀어질수록 게이트 펄스의 딜레이가 발생하는 문제점을 갖는다.
본 출원은 패드부를 제외한 3면의 비표시 영역에 게이트 구동 회로를 배치함으로써, 좌우 베젤 영역을 감소시키고 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있는 표시 장치를 제공하는 것이다.
그리고, 본 출원은 패드부가 배치된 제1 비표시 영역을 제외한 제2 내지 제4 비표시 영역에 게이트 구동 회로를 분산 배치함으로써, 제2 및 제3 비표시 영역의 면적을 감소시키고 표시 영역 내에서 게이트 펄스들의 출력 차이를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 출원에 따른 표시 장치는 복수의 게이트 라인들에 연결된 픽셀을 갖는 표시 영역과, 표시 영역을 둘러싸는 제1 내지 제4 비표시 영역을 갖는 기판, 제1 비표시 영역에 배치된 패드부, 제2 비표시 영역에 배치되어 복수의 게이트 라인 중 제1 게이트 라인 그룹을 구동하는 제1 게이트 구동 회로, 제3 비표시 영역에 배치되어 복수의 게이트 라인 중 제2 게이트 라인 그룹을 구동하는 제2 게이트 구동 회로, 및 제4 비표시 영역에 배치되어 제1 및 제2 게이트 라인 그룹을 구동하는 제3 게이트 구동 회로를 포함한다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 출원에 따른 표시 장치는 패드부를 제외한 3면의 비표시 영역에 게이트 구동 회로를 배치함으로써, 좌우 베젤 영역을 감소시키고 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있다.
본 출원에 따른 표시 장치는 패드부가 배치된 제1 비표시 영역을 제외한 제2 내지 제4 비표시 영역에 게이트 구동 회로를 분산 배치함으로써, 제2 및 제3 비표시 영역의 면적을 감소시키고 표시 영역 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 제1 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 5는 도 2에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 6은 도 2에 도시된 표시 장치에서, 게이트 스타트 신호, 게이트 시프트 클럭, 및 공통 게이트 신호를 나타내는 파형도이다.
도 7은 도 3에 도시된 제1 스테이지의 내부 구성을 나타내는 회로도이다.
도 8은 도 2에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이다.
도 9는 도 2에 도시된 표시 장치에서, 게이트 펄스의 딜레이 감소 효과를 설명하는 도면이다.
도 10은 제2 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 11은 도 10에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 12는 도 10에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 13은 도 10에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 14는 도 10에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 출원의 일 예에 따르면, 표시 장치를 나타내는 평면도이고, 도 2는 제1 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 게이트 구동부(300)를 포함한다.
표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 영상이 표시되는 영역으로서, 기판의 중앙 부분에 정의될 수 있다. 여기에서, 표시 영역(AA)은 픽셀 어레이층의 활성 영역에 해당할 수 있다. 예를 들어, 표시 영역(AA)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해 교차되는 픽셀 영역마다 형성된 복수의 픽셀(미도시)로 이루어질 수 있다. 여기에서, 복수의 픽셀 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.
표시 영역(AA)은 제1 및 제2 표시 영역(AA1, AA2)을 포함할 수 있다.
제1 표시 영역(AA1)은 표시 영역(AA)의 좌측 영역에 해당하며, 제1 게이트 구동 회로(310)와 인접할 수 있다. 예를 들어, 제1 표시 영역(AA1)의 일단(예를 들어, 좌단)은 제1 게이트 구동 회로(310)와 마주할 수 있고, 제1 표시 영역(AA1)의 일단과 수직한 타단(예를 들어, 하단)은 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n), n은 4 이상의 자연수)와 마주할 수 있다. 따라서, 제1 표시 영역(AA1)에 배치된 오드 게이트 라인(GL1~GL(2n-1), n은 4 이상의 자연수)의 일단은 제1 게이트 구동 회로(310)와 연결되어 게이트 펄스를 수신할 수 있고, 제1 표시 영역(AA1)에 배치된 이븐 게이트 라인(GL2~GL(2n), n은 4 이상의 자연수)은 제2 연결 라인(CL2)을 통해 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 연결되어 게이트 펄스를 수신할 수 있다.
제2 표시 영역(AA2)은 표시 영역(AA)의 우측 영역에 해당하며, 제2 게이트 구동 회로(320)와 인접할 수 있다. 예를 들어, 제2 표시 영역(AA2)의 일단(예를 들어, 우단)은 제2 게이트 구동 회로(320)와 마주할 수 있고, 제2 표시 영역(AA2)의 일단과 수직한 타단(예를 들어, 하단)은 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1), n은 4 이상의 자연수)와 마주할 수 있다. 따라서, 제2 표시 영역(AA2)에 배치된 이븐 게이트 라인(GL2~GL(2n))의 일단은 제2 게이트 구동 회로(320)와 연결되어 게이트 펄스를 수신할 수 있고, 제2 표시 영역(AA2)에 배치된 오드 게이트 라인(GL1~GL(2n-1))은 제1 연결 라인(CL1)을 통해 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 연결되어 게이트 펄스를 수신할 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판의 가장자리 부분에 정의될 수 있다. 그리고, 비표시 영역(NA)은 표시 영역(AA)의 상단, 좌단, 우단, 및 하단 각각과 마주하는 제1 내지 제4 비표시 영역(NA1, NA2, NA3, NA4)을 포함할 수 있다.
제1 비표시 영역(NA1)은 표시 영역(AA)의 상단에 배치되어 표시 구동부(200)와 연결될 수 있고, 표시 구동부(200)와 전기적으로 연결되는 패드부(미도시)를 포함할 수 있다. 예를 들어, 제1 비표시 영역(NA1)의 패드부는 표시 구동부(200)의 복수의 회로 필름(210)과 연결될 수 있다.
제2 비표시 영역(NA2)은 표시 영역(AA)의 좌단에 배치되어 제1 게이트 구동 회로(310)를 수용할 수 있다. 구체적으로, 제2 비표시 영역(NA2)은 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 수용할 수 있다. 여기에서, 오드 스테이지(ST1~ST(2n-1))는 복수의 스테이지 중 홀수 번째 스테이지(ST1~ST(2n-1))에 해당할 수 있다. 그리고, 제2 비표시 영역(NA2)은 제1 게이트 구동 회로(310)의 복수의 오드 스테이지(ST1~ST(2n-1))와 연결된 제1 게이트 라인 그룹 또는 오드 게이트 라인(GL1~GL(2n-1))의 일단을 수용할 수 있다. 또한, 제2 비표시 영역(NA2)은 표시 구동부(200)로부터 연장되어 제1 게이트 구동 회로(310)에 연결되는 공통 신호 라인(CGS) 및 오드 클럭 라인(CLK_ODD)을 수용할 수 있다.
제3 비표시 영역(NA3)은 표시 영역(AA)의 우단에 배치되어 제2 게이트 구동 회로(320)를 수용할 수 있다. 구체적으로, 제3 비표시 영역(NA3)은 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 수용할 수 있다. 여기에서, 이븐 스테이지(ST2~ST(2n))는 복수의 스테이지 중 짝수 번째 스테이지(ST2~ST(2n))에 해당할 수 있다. 그리고, 제3 비표시 영역(NA3)은 제2 게이트 구동 회로(320)의 복수의 이븐 스테이지(ST2~ST(2n))와 연결된 제2 게이트 라인 그룹 또는 이븐 게이트 라인(GL2~GL(2n))의 일단을 수용할 수 있다. 또한, 제3 비표시 영역(NA3)은 표시 구동부(200)로부터 연장되어 제2 게이트 구동 회로(320)에 연결되는 공통 신호 라인(CGS) 및 이븐 클럭 라인(CLK_EVEN)을 수용할 수 있다.
제4 비표시 영역(NA4)은 표시 영역(AA)의 하단에 배치되어 제3 게이트 구동 회로(330)를 수용할 수 있다. 구체적으로, 제4 비표시 영역(NA4)은 제3 게이트 구동 회로(330)의 복수의 오드 스테이지(ST1~ST(2n-1)) 및 복수의 이븐 스테이지(ST2~ST(2n))를 수용할 수 있다. 그리고, 제4 비표시 영역(NA4)은 오드 게이트 라인(GL1~GL(2n-1))과 연결된 제1 연결 라인(CL1)의 일단, 및 이븐 게이트 라인(GL2~GL(2n))과 연결된 제2 연결 라인(CL2)의 일단을 수용할 수 있다. 또한, 제4 비표시 영역(NA4)은 제2 또는 제3 비표시 영역(NA2, NA3)으로부터 연장되어 제3 게이트 구동 회로(330)에 연결되는 공통 신호 라인(CGS), 오드 클럭 라인(CLK_ODD), 및 이븐 클럭 라인(CLK_EVEN)을 수용할 수 있다.
표시 패널(100)은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 제1 및 제2 연결 라인(CL1, CL2)을 더 포함할 수 있다.
복수의 게이트 라인(GL) 각각은 제1 방향을 따라 길게 연장되고, 제1 방향과교차하는 제2 방향을 따라 서로 이격될 수 있다. 구체적으로, 복수의 게이트 라인은 제1 및 제2 게이트 라인 그룹(GL1~GL(2n-1), GL2~GL(2n))을 포함할 수 있다. 여기에서, 제1 게이트 라인 그룹은 복수의 게이트 라인 중 홀수 번째 게이트 라인인 오드 게이트 라인(GL1~GL(2n-1))에 해당할 수 있고, 제2 게이트 라인 그룹은 복수의 게이트 라인 중 짝수 번째 게이트 라인인 이븐 게이트 라인(GL2~GL(2n))에 해당할 수 있다. 이러한 복수의 게이트 라인(GL)은 게이트 구동부(300)로부터 게이트 펄스를 수신하여, 복수의 픽셀 각각을 순차적으로 구동할 수 있다.
일 예에 따르면, 오드 게이트 라인(GL1~GL(2n-1))의 일단은 제1 게이트 구동 회로(310)와 직접 연결되어 게이트 펄스를 수신할 수 있고, 오드 게이트 라인(GL1~GL(2n-1))은 제2 표시 영역(AA2) 내에서 제1 연결 라인(CL1)과 연결되어, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))로부터 게이트 펄스를 수신할 수 있다.
일 예에 따르면, 이븐 게이트 라인(GL2~GL(2n))의 일단은 제2 게이트 구동 회로(320)와 직접 연결되어 게이트 펄스를 수신할 수 있고, 이븐 게이트 라인(GL2~GL(2n))은 제1 표시 영역(AA1) 내에서 제2 연결 라인(CL2)과 연결되어, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))로부터 게이트 펄스를 수신할 수 있다.
복수의 데이터 라인(DL) 각각은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 데이터 라인(DL)은 표시 구동부(200)로부터 데이터 전압을 수신하여, 복수의 픽셀 각각의 발광 소자의 휘도를 제어할 수 있다.
복수의 제1 연결 라인(CL1)은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 제1 연결 라인(CL1)은 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 직접 연결되어, 제2 표시 영역(AA2)으로 연장될 수 있다. 따라서, 제1 연결 라인(CL1)은 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점과 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))를 연결시킬 수 있다.
복수의 제2 연결 라인(CL2)은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 제2 연결 라인(CL2)은 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 직접 연결되어, 제1 표시 영역(AA1)으로 연장될 수 있다. 따라서, 제2 연결 라인(CL2)은 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점과 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))를 연결시킬 수 있다.
복수의 픽셀 각각은 표시 영역(AA) 상에 배치된 게이트 라인(GL) 및 데이터 라인(DL)에 의해 정의되는 픽셀 영역마다 배치될 수 있다. 일 예에 따르면, 복수의 픽셀 각각은 구동 트랜지스터를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자를 포함할 수 있다.
표시 구동부(200)는 표시 패널(100)의 비표시 영역(NA)에 마련된 패드부에 연결되어 표시 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 픽셀에 표시할 수 있다. 일 예에 따르면, 표시 구동부(200)는 복수의 회로 필름(210), 복수의 데이터 구동 집적 회로(220), 인쇄 회로 기판(230), 및 타이밍 제어부(240)를 포함할 수 있다.
복수의 회로 필름(210) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(230)에 부착되고, 복수의 회로 필름(210) 각각의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 일 예에 따르면, 복수의 회로 필름(210) 각각은 표시 장치(10)의 베젤 영역을 감소시키기 위하여 연성 회로 필름으로 구현되어 벤딩될 수 있다. 예를 들어, 복수의 회로 필름(210)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.
복수의 데이터 구동 집적 회로(220) 각각은 복수의 회로 필름(210) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 데이터 구동 집적 회로(220) 각각은 타이밍 제어부(240)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 공급할 수 있다.
인쇄 회로 기판(230)은 타이밍 제어부(240)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 인쇄 회로 기판(230)은 각 픽셀에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 구동 전원을 복수의 데이터 구동 집적 회로(220) 및 스캔 구동 회로부(220)에 제공할 수 있다. 이를 위해, 신호 전송 배선과 각종 전원 배선이 인쇄 회로 기판(230) 상에 마련될 수 있다. 예를 들어, 인쇄 회로 기판(230)은 회로 필름(210)의 개수에 따라 하나 이상으로 구성될 수 있다.
타이밍 제어부(240)는 인쇄 회로 기판(230)에 실장되고, 인쇄 회로 기판(230)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 영상 데이터를 픽셀 배치 구조에 알맞도록 정렬하여 픽셀 데이터를 생성하고, 생성된 픽셀 데이터를 해당하는 데이터 구동 집적 회로(220)에 제공할 수 있다. 그리고, 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(220) 각각의 구동 타이밍을 제어하고, 게이트 제어 신호를 통해 게이트 구동부(300)의 구동 타이밍을 제어할 수 있다. 여기에서, 게이트 제어 신호는 복수의 회로 필름(210) 중 첫번째 또는/및 마지막 연성 회로 필름과 제1 비표시 영역(NA1)을 통해서 해당하는 게이트 구동부(300)에 공급될 수 있다.
게이트 구동부(300)는 표시 패널(100)에 마련된 복수의 게이트 라인(GL)과 연결될 수 있다. 구체적으로, 게이트 구동부(300)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호를 기반으로 정해진 순서에 따라 게이트 펄스를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 일 예에 따르면, 게이트 구동부(300)는 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 포함할 수 있다.
제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 구체적으로, 제1 게이트 구동 회로(310)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 집적되어 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결될 수 있다. 일 예에 따르면, 제1 게이트 구동 회로(310)는 제2 비표시 영역(NA2)에 배치되어 오드 게이트 라인(GL1~GL(2n-1)) 각각에 게이트 펄스를 제공하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다.
제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제2 게이트 구동 회로(320)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3))에 집적되어 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다. 일 예에 따르면, 제2 게이트 구동 회로(320)는 제3 비표시 영역(NA3)에 배치되어 이븐 게이트 라인(GL2~GL(2n)) 각각에 게이트 펄스를 제공하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다.
제3 게이트 구동 회로(330)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 스테이지(ST1~ST(2n-1)), 및 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다 구체적으로, 제3 게이트 구동 회로(330)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 집적되어 복수의 제1 연결 라인(CL1) 및 복수의 제2 연결 라인(CL2)과 일대일로 연결될 수 있다. 예를 들어, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결될 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다.
도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 3을 참조하면, 제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1))에 게이트 펄스를 공급하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 즉, 제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 구체적으로, 제1 게이트 구동 회로(310)는 제2 비표시 영역(NA2)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 오드 클럭 라인(CLK_ODD)으로부터 오드 클럭 신호를 수신할 수 있다. 여기에서, 오드 클럭 신호는 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)에 해당할 수 있다. 그리고, 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 오드 클럭 라인(CLK_ODD)은 제1 게이트 클럭(CLK1)을 제2k-7 스테이지(ST(2k-7), k는 n이하의 4의 배수)에 공급하고, 제3 게이트 클럭(CLK3)을 제2k-5 스테이지(ST(2k-5))에 공급하며, 제5 게이트 클럭(CLK5)을 제2k-3 스테이지(ST(2k-3))에 공급하고, 제7 게이트 클럭(CLK7)을 제2k-1 스테이지(ST(2k-1))에 공급할 수 있다.
제1 및 제3 스테이지(ST1, ST3) 각각은 제1 및 제3 게이트 스타트 신호(Vst1, Vst3) 각각에 의해 인에이블되어, 제1 및 제3 게이트 클럭(CLK1, CLK3) 각각을 수신하여 제1 및 제3 게이트 라인(GL1, GL3) 각각에 게이트 펄스(Gout1, Gout3)를 공급할 수 있다. 그리고, 제1 및 제3 스테이지(ST1, ST3) 각각은 제5 및 제7 스테이지(ST5, ST7) 각각의 출력 신호(또는 게이트 펄스)(Gout5, Gout7)에 의해 리셋될 수 있다.
이와 같은 방식으로, 오드 스테이지 중 제5 내지 제2n-5 스테이지(ST5~ST(2n-5)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK1, CLK3, CLK5, CLK7) 각각을 수신하여 오드 게이트 라인(GL5~GL(2n-5)) 각각에 게이트 펄스(Gout5, Gout(2n-5))를 공급할 수 있다. 그리고, 제5 내지 제2n-5 스테이지(ST5~ST(2n-5)) 각각은 다음 4번째 스테이지의 출력 신호에 의해 리셋될 수 있다.
그리고, 제2n-3 및 제2n-1 스테이지(ST(2n-3), ST(2n-1)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK5, CLK7) 각각을 수신하여 제2n-3 및 제2n-1 게이트 라인(GL(2n-3), GL(2n-1)) 각각에 게이트 펄스(Gout(2n-3), Gout(2n-1))를 공급할 수 있다. 그리고, 제2n-3 및 제2n-1 스테이지(ST(2n-3), ST(2n-1)) 각각은 제1 및 제3 리셋 클럭(미도시)에 의해 리셋될 수 있다.
이와 같이, 제1 내지 제2n-5 스테이지(ST1~ST(2n-5)) 각각의 출력 신호(Gout1~Gout(2n-5))는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있고, 제5 내지 제2n-1 스테이지(ST5~ST(2n-1)) 각각의 출력 신호(Gout5~Gout(2n-1))는 이전 4번째 스테이지의 리셋 클럭으로 공급될 수 있다.
도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 4를 참조하면, 제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n))에 게이트 펄스를 공급하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 즉, 제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제2 게이트 구동 회로(320)는 제3 비표시 영역(NA3)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 이븐 클럭 라인(CLK_EVEN)으로부터 이븐 클럭 신호를 수신할 수 있다. 여기에서, 이븐 클럭 신호는 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)에 해당할 수 있다. 그리고, 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 이븐 클럭 라인(CLK_EVEN)은 제2 게이트 클럭(CLK2)을 제2k-6 스테이지(ST(2k-6), k는 n이하의 4의 배수)에 공급하고, 제4 게이트 클럭(CLK4)을 제2k-4 스테이지(ST(2k-4))에 공급하며, 제6 게이트 클럭(CLK6)을 제2k-2 스테이지(ST(2k-2))에 공급하고, 제8 게이트 클럭(CLK8)을 제2k 스테이지(ST(2k))에 공급할 수 있다.
제2 및 제4 스테이지(ST2, ST4) 각각은 제2 및 제4 게이트 스타트 신호(Vst2, Vst4) 각각에 의해 인에이블되어, 제2 및 제4 게이트 클럭(CLK2, CLK4) 각각을 수신하여 제2 및 제4 게이트 라인(GL2, GL4) 각각에 게이트 펄스(Gout2, Gout4)를 공급할 수 있다. 그리고, 제2 및 제4 스테이지(ST2, ST4) 각각은 제6 및 제8 스테이지(ST6, ST8) 각각의 출력 신호(또는 게이트 펄스)(Gout6, Gout8)에 의해 리셋될 수 있다.
이와 같은 방식으로, 오드 스테이지 중 제6 내지 제2n-4 스테이지(ST6~ST(2n-4)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK2, CLK4, CLK6, CLK8) 각각을 수신하여 오드 게이트 라인(GL6~GL(2n-4)) 각각에 게이트 펄스(Gout6, Gout(2n-4))를 공급할 수 있다. 그리고, 제6 내지 제2n-4 스테이지(ST6~ST(2n-4)) 각각은 다음 4번째 스테이지의 출력 신호에 의해 리셋될 수 있다.
그리고, 제2n-2 및 제2n 스테이지(ST(2n-2), ST(2n)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK6, CLK8) 각각을 수신하여 제2n-2 및 제2n 게이트 라인(GL(2n-2), GL(2n)) 각각에 게이트 펄스(Gout(2n-2), Gout(2n))를 공급할 수 있다. 그리고, 제2n-2 및 제2n 스테이지(ST(2n-2), ST(2n)) 각각은 제2 및 제4 리셋 클럭(미도시)에 의해 리셋될 수 있다.
이와 같이, 제2 내지 제2n-4 스테이지(ST2~ST(2n-4)) 각각의 출력 신호(Gout2~Gout(2n-4))는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있고, 제6 내지 제2n 스테이지(ST6~ST(2n)) 각각의 출력 신호(Gout6~Gout(2n))는 이전 4번째 스테이지의 리셋 클럭으로 공급될 수 있다.
도 5는 도 2에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 5를 참조하면, 제3 게이트 구동 회로(330)는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))에 게이트 펄스를 공급하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있고, 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))에 게이트 펄스를 공급하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다.
즉, 제3 게이트 구동 회로(330)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 스테이지(ST1~ST(2n-1))와 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제3 게이트 구동 회로(330)는 제4 비표시 영역(NA4)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 오드 클럭 라인(CLK_ODD)으로부터 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 수신할 수 있고, 이븐 클럭 라인(CLK_EVEN)으로부터 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)을 수신할 수 있다. 여기에서, 제1 내지 제8 게이트 클럭(CLK1~CLK8)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 오드 클럭 라인(CLK_ODD)은 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 오드 스테이지(ST1~ST(2n-1))에 공급할 수 있고, 이븐 클럭 라인(CLK_EVEN)은 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)을 이븐 스테이지(ST2~ST(2n))에 공급할 수 있다.
제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))와 동일한 타이밍에서 동일한 출력 신호(Gout1~Gout(2n-1))를 생성할 수 있다.
일 예에 따르면, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점과 연결될 수 있다. 따라서, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 제2 표시 영역(AA2) 내의 오드 게이트 라인(GL1~GL(2n-1))에 출력 신호(Gout1~Gout(2n-1))를 제공할 수 있다.
제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))와 동일한 타이밍에서 동일한 출력 신호(Gout2~Gout(2n))를 생성할 수 있다.
일 예에 따르면, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점과 연결될 수 있다. 따라서, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 제1 표시 영역(AA1) 내의 이븐 게이트 라인(GL2~GL(2n))에 출력 신호(Gout2~Gout(2n))를 제공할 수 있다.
도 6은 도 2에 도시된 표시 장치에서, 게이트 스타트 신호, 게이트 시프트 클럭, 및 공통 게이트 신호를 나타내는 파형도이고, 도 7은 도 3에 도시된 제1 스테이지의 내부 구성을 나타내는 회로도이다.
도 6 및 도 7을 참조하면, 제1 스테이지(ST1)는 제1 박막 트랜지스터(T1), 제3 박막 트랜지스터(T3), 제31 박막 트랜지스터(T31), 제4 박막 트랜지스터(T4), 제51 박막 트랜지스터(T51), 제52 박막 트랜지스터(T52), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 및 부트 커패시터(CB)를 포함할 수 있다.
제1 박막 트랜지스터(T1)는 제1 게이트 스타트 신호(Vst1)를 수신하는 게이트 단자, 제1 게이트 스타트 신호(Vst1)를 수신하는 제1 단자, 및 제1 노드(Q)와 연결된 제2 단자를 포함할 수 있다. 즉, 제1 박막 트랜지스터(T1)는 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온되어 제1 게이트 스타트 신호(Vst1)를 제1 노드(Q)에 제공할 수 있다. 여기에서, 제1 노드(Q)는 제6 트랜지스터(T6)의 게이트 단자와 연결될 수 있고, 제1 스테이지(ST1)는 제1 노드(Q)의 전압을 기초로 출력 신호(또는 게이트 펄스)(Gout1)를 제1 게이트 라인(GL1)에 제공할 수 있다. 그리고, 이러한 출력 신호(Gout1)는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있다.
일 예에 따르면, 제2 내지 제4 스테이지(ST2, ST3, ST4) 각각의 제1 트랜지스터(T1)는 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 기초로 턴-온되어 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 제1 노드(Q)에 제공할 수 있다. 그리고, 제i 스테이지(STi, i는 5 내지 2n의 자연수)의 제1 트랜지스터(T1)는 이전 4번째 스테이지의 출력 신호(Gout(i-4))에 의해 턴-온되어, 이전 4번째 스테이지의 출력 신호(Gout(i-4))를 제1 노드(Q)에 제공할 수 있다.
제3 박막 트랜지스터(T3)는 제2 노드(QB)와 연결된 게이트 단자, 제1 노드(Q)와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제3 박막 트랜지스터(T3)는 제2 노드(QB)의 전압을 기초로 턴-온되어 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 여기에서, 제2 노드(QB)의 전압은 제1 노드(Q)의 전압과 반대되는 전압일 수 있다.
제31 박막 트랜지스터(T31)는 제5 스테이지(ST5)의 출력 신호(Gout5) 또는 다음 4번째 스테이지의 출력 신호를 수신하는 게이트 단자, 제1 노드(Q)와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제31 박막 트랜지스터(T31)는 제5 스테이지(ST5)의 출력 신호(Gout5)를 기초로 턴-온되어 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
일 예에 따르면, 제j 스테이지(STj, j는 1 내지 2n-4의 자연수) 각각의 제31 박막 트랜지스터(T31)는 다음 4번째 스테이지의 출력 신호(Gout(j+4))에 의해 턴-온되어, 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 그리고, 제2n-3 내지 제2n 스테이지(ST(2n-3)~ST(2n)) 각각의 제31 박막 트랜지스터(T31)는 제1 내지 제4 리셋 클럭에 의해 턴-온되어, 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
이와 같이, 게이트 구동부(300)의 복수의 스테이지(ST1~ST(2n)) 각각은 제3 박막 트랜지스터(T3) 및 제31 박막 트랜지스터(T31)를 포함함으로써, 제1 노드(Q)의 전압을 방전시키는 복수의 루트를 구비할 수 있고, 제1 노드(Q)의 전압의 방전 특성을 향상시켜 게이트 구동부(300)의 신뢰성을 향상시킬 수 있다.
제4 박막 트랜지스터(T4)는 제1 구동 전압(VDD)을 수신하는 게이트 단자, 제1 구동 전압(VDD)을 수신하는 제1 단자, 및 제2 노드(QB)와 연결된 제2 단자를 포함할 수 있다. 즉, 제4 박막 트랜지스터(T4)는 제1 구동 전압(VDD)을 기초로 턴-온되어 제1 구동 전압(VDD)을 제2 노드(QB)에 제공할 수 있다.
제51 박막 트랜지스터(T51)는 제1 게이트 스타트 신호(Vst1)를 수신하는 게이트 단자, 제2 노드(QB)와 연결된 제1 단자, 및 제2 구동 전압(VSS)과 연결된 제2 단자를 포함할 수 있다. 즉, 제51 박막 트랜지스터(T51)는 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
일 예에 따르면, 제2 내지 제4 스테이지(ST2, ST3, ST4) 각각의 제5c 트랜지스터(T5c)는 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 그리고, 제i 스테이지(STi, i는 5 내지 2n의 자연수)의 제5c 트랜지스터(T5c)는 이전 4번째 스테이지의 출력 신호(Gout(i-4))에 의해 턴-온되어, 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
제52 박막 트랜지스터(T52)는 제1 노드(Q)와 연결된 게이트 단자, 제2 노드(QB)와 연결된 제1 단자, 및 제2 구동 전압(VSS)과 연결된 제2 단자를 포함할 수 있다. 즉, 제52 박막 트랜지스터(T52)는 제1 노드(Q)의 전압을 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
이와 같이, 게이트 구동부(300)의 복수의 스테이지(ST1~ST(2n)) 각각은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52)를 포함함으로써, 제2 노드(QB)의 전압을 방전시키는 복수의 루트를 구비할 수 있고, 제2 노드(QB)의 전압의 방전 특성을 향상시켜 게이트 구동부(300)의 신뢰성을 향상시킬 수 있다.
제6 박막 트랜지스터(T6)는 제1 노드(Q)와 연결된 게이트 단자, 제1 게이트 클럭(CLK1)을 수신하는 제1 단자, 및 출력 노드와 연결된 제2 단자를 포함할 수 있다. 즉, 제6 박막 트랜지스터(T6)는 제1 노드(Q)의 전압을 기초로 턴-온되어 출력 신호(또는 게이트 펄스)(Gout1)를 제1 게이트 라인(GL1)에 제공할 수 있다. 그리고, 이러한 출력 신호(Gout1)는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있다.
제7 박막 트랜지스터(T7)는 제2 노드(QB)와 연결된 게이트 단자, 출력 노드와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제7 박막 트랜지스터(T7)는 제2 노드(QB)의 전압을 기초로 턴-온되어 출력 노드의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
그리고, 부트 커패시터(CB)의 일단은 제1 노드(Q)와 연결되고, 부트 커패시터(CB)의 타단은 출력 노드와 연결될 수 있다. 따라서, 부트 커패시터(CB)는 제1 노드(Q)와 출력 노드 사이의 차 전압을 저장할 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 출원의 일 예에 따른 제1 스테이지(ST1)의 동작을 설명하면 다음과 같다.
먼저, 제1 게이트 스타트 신호(Vst1)가 하이 레벨을 가지면, 제1 스테이지(ST1)의 제1 박막 트랜지스터(T1)와 제51 박막 트랜지스터(T51)가 턴-온될 수 있다. 이에 따라, 부트 커패시터(CB)의 일단인 제1 노드(Q)의 전압(VQ1)은 제1 박막 트랜지스터(T1)를 통해 공급되는 제1 구동 전압(VDD)으로 예비 충전되고, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51)를 통해 제2 구동 전압(VSS)으로 방전될 수 있다. 여기에서, 제1 게이트 클럭(CLK1)의 상승 시점은 제1 스타트 신호(Vst1)의 상승 시점보다 4 수평 기간만큼 지연될 수 있고, 제1 스타트 신호(Vst1)는 제1 게이트 클럭(CLK1)의 상승 시점 이전까지 하이 레벨을 유지할 수 있다. 따라서, 제6 트랜지스터(T6)는 제1 노드(Q)에 충전되는 하이 레벨의 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온될 수 있고, 로우 레벨의 제1 게이트 클럭(CLK1)을 출력 노드를 통해 제1 게이트 라인(GL1)에 공급할 수 있다. 이 때, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52) 각각을 통해 제2 구동 전압(VSS)으로 방전될 수 있고, 제7 박막 트랜지스터(T7)는 턴-오프 상태를 유지할 수 있다.
다음으로, 제1 게이트 스타트 신호(Vst1)가 로우 레벨을 갖고 제1 게이트 클럭(CLK1)이 하이 레벨을 가지면, 제1 게이트 클럭(CLK1)은 여전히 턴-온 상태인 제6 박막 트랜지스터(T6)를 통해 부트 커패시터(CB)의 타단인 출력 노드에 인가될 수 있다. 이에 따라, 부트 커패시터(CB)의 일단인 제1 노드(Q)는 부트스트래핑(Bootstrapping)되어 더 높은 하이 레벨의 전압을 가질 수 있다. 따라서, 제6 박막 트랜지스터(T6)는 완전한 턴-온 상태가 되어 제1 게이트 클럭(CLK1)을 전압 손실 없이 제1 게이트 펄스(Gout1)로서 제1 게이트 라인(GL1)에 공급할 수 있다. 이 때, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52) 각각을 통해 제2 구동 전압(VSS)으로 방전될 수 있고, 제7 박막 트랜지스터(T7)는 턴-오프 상태를 유지할 수 있다.
마지막으로, 제5 스테이지(ST5) 또는 다음 4번째 스테이지로부터 하이 레벨의 출력 신호(Gout5)가 제31 박막 트랜지스터(T31)의 게이트 단자로 공급되면, 제31 박막 트랜지스터(T31)는 턴-온되어 제1 노드(Q1)의 전압(VQ1)을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 이에 따라, 제6 박막 트랜지스터(T6)는 턴-오프되어 제1 게이트 클럭(CLK1)을 출력 노드에 제공하지 않고, 제52 박막 트랜지스터(T52)는 턴-오프되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시키지 않을 수 있다. 따라서, 제2 노드(QB)의 전압은 제4 박막 트랜지스터(T4)를 통해 공급된 제1 구동 전압(VDD)에 의해 하이 레벨을 가질 수 있고, 제7 박막 트랜지스터(T7)는 턴-온되어 출력 노드의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 결과적으로, 제1 스테이지(ST1)는 출력 노드의 전압이 제2 구동 전압(VSS)으로 방전되면, 게이트 오프 전압을 제1 게이트 라인(GL1)에 제공할 수 있다.
그리고, 제2 내지 제2n 스테이지(ST2~ST(2n)) 각각의 구성 및 동작은 별도로 진술한 내용(예를 들어, 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4), 제1 내지 제4 리셋 클럭)을 제외하면 전술한 제1 스테이지(ST1)와 동일하므로, 이들에 대한 설명은 생략하기로 한다.
도 8은 도 2에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이고, 도 9는 도 2에 도시된 표시 장치에서, 게이트 펄스의 딜레이 감소 효과를 설명하는 도면이다.
도 8 및 도 9를 참조하면, 대형 패널을 갖는 종래의 표시 장치는 더블 피딩(Double feeding) 방식 또는 인터레이싱(Interlacing) 방식을 통해 복수의 게이트 라인에 게이트 펄스를 공급한다.
도 8에서, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 각각을 기판의 좌우 베젤 영역에 배치한다. 이 때, 종래의 표시 장치는 제1 내지 제8 게이트 클럭(CLK1~CLK8)을 포함하는 클럭 라인(CLK)의 폭(w1)과 복수의 스테이지의 폭(w2)에 의해 좌우 베젤 영역이 증가하는 문제점을 갖는다. 이러한 종래의 표시 장치는 게이트 구동부가 고속(또는 고주파수)으로 구동될수록 베젤 영역이 증가하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 배치하고, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3)에 배치하며, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1)) 및 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 배치할 수 있다. 이에 따라, 제1 게이트 구동 회로(310)는 제1, 제3, 제5, 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 포함하는 클럭 라인(CLK)의 폭(w3)과 오드 스테이지(ST1~ST(2n-1))의 폭(w4)을 종래의 표시 장치보다 감소시킬 수 있다.
예를 들어, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 일정 구간(h1) 내에 제1 내지 제4 스테이지(ST1~ST4)를 수용하기 위하여 제2 폭(w2)이 증가하게 된다. 하지만, 본 출원에 따른 제1 게이트 구동 회로(310)는 일정 구간(h1) 내에 수용되는 스테이지의 수를 감소시켜 오드 스테이지(ST1, ST3)의 폭(w4)을 감소시킬 수 있다. 따라서, 본 출원에 따른 제1 게이트 구동 회로(310)는 일정 구간(h1) 내에 오드 스테이지(ST1, ST3) 만을 수용하기 때문에, 대형 패널을 구동시키는 경우에도 베젤 영역을 감소시킬 수 있다.
도 9에서, 인터레이싱(Interlacing) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 중 홀수 번째 스테이지(ST(2n-1))를 기판의 좌측 베젤 영역에 배치하고, 짝수 번째 스테이지(ST(2n))를 기판의 우측 베젤 영역에 배치한다. 이 때, 대형 패널을 갖는 종래의 표시 장치는 게이트 라인(GL(2n))이 스테이지로부터 멀리 떨어질수록 게이트 클럭(Gout)에 딜레이(Delay)가 발생하는 문제점을 갖는다. 따라서, 종래의 표시 장치는 스테이지로부터 게이트 클럭을 직접 입력받는 게이트 라인(GL(2n))의 일단과 스테이지로부터 멀리 떨어진 게이트 라인(GL(2n))의 타단 사이의 출력 차이가 발생한다. 또한, 종래의 표시 장치는 게이트 클럭(Gout)에 딜레이(Delay)가 발생함으로써, 고속 구동(또는 고주파수 구동)시에 화상 불량이 발생하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 제1 표시 영역(AA1)의 일단에 배치하고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))를 제2 표시 영역(AA2)의 타단에 배치할 수 있다. 그리고, 본 출원에 따른 표시 장치(10)는 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 제2 표시 영역(AA2)의 일단에 배치하고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))를 제1 표시 영역(AA1)의 타단에 배치할 수 있다.
이에 따라, 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))는 오드 게이트 라인(GL1~GL(2n-1))의 일단에 직접 게이트 펄스를 공급할 수 있고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점에 게이트 펄스를 공급할 수 있다. 이와 동일한 방식으로, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))는 이븐 게이트 라인(GL2~GL(2n))의 일단에 직접 게이트 펄스를 공급할 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점에 게이트 펄스를 공급할 수 있다.
따라서, 본 출원에 따른 표시 장치(10)는 게이트 클럭(Gout)에 딜레이가 발생하는 것을 방지하여, 게이트 라인(GL(2n))의 양단에 출력 차이가 발생하는 것을 방지할 수 있다. 이에 따라, 본 출원에 따른 표시 장치(10)는 고속 구동(또는 고주파수 구동)되는 경우에도 딜레이의 발생을 방지함으로써, 대형 패널에서도 고속 구동을 용이하게 구현하여 화질을 향상시킬 수 있다.
결과적으로, 본 출원에 따른 표시 장치(10)는 제1 내지 제3 게이트 구동부(310, 320, 330)를 포함하여 좌우 베젤 영역을 감소시키는 동시에 게이트 펄스의 딜레이를 제거함으로써, 고속 구동을 용이하게 구현할 수 있다. 다시 말해서, 표시 장치(10)는 패드부가 배치된 제1 비표시 영역(NA1)을 제외한 제2 내지 제4 비표시 영역(NA2, NA3, NA4)에 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 분산 배치함으로써, 제2 및 제3 비표시 영역(NA2, NA3)의 면적을 감소시키고 표시 영역(AA) 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.
도 10은 제2 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이고, 도 11은 도 10에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다. 도 12는 도 10에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이고, 도 13은 도 10에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다. 여기에서, 도 10 내지 도 13에 도시된 제2 실시예에 따른 표시 장치는 제1 및 제2 오드 클럭 라인(CLK_ODD1, CLK_ODD2)과 제1 및 제2 이븐 클럭 라인(CLK_EVEN1, CLK_EVEN2)의 구성 만을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 10 내지 도 13을 참조하면, 제1 오드 클럭 라인(CLK_ODD1)은 표시 구동부(200)로부터 제2 비표시 영역(NA2)까지 연장되어, 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))와 연결될 수 있다.
제2 오드 클럭 라인(CLK_ODD2)은 표시 구동부(200)로부터 제3 비표시 영역(NA3)을 지나 제4 비표시 영역(NA4)까지 연장될 수 있고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 연결될 수 있다.
제1 이븐 클럭 라인(CLK_EVEN1)은 표시 구동부(200)로부터 제3 비표시 영역(NA3)까지 연장되어, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))와 연결될 수 있다.
제2 이븐 클럭 라인(CLK_EVEN2)은 표시 구동부(200)로부터 제2 비표시 영역(NA2)을 지나 제3 비표시 영역(NA3)까지 연장될 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 연결될 수 있다.
이와 같이, 제2 실시예에 따른 표시 장치(10)는 제1 실시예에 따른 표시 장치와 클럭 라인의 구성을 달리함으로써, 각 클럭 라인의 부하를 감소시키고 제1 내지 제8 게이트 클럭(CLK1~CLK8) 각각을 게이트 구동부(300)의 각 스테이지에 용이하게 전달할 수 있다.
도 14는 도 10에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이다.
도 14를 참조하면, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 각각을 기판의 좌우 베젤 영역에 배치한다. 이 때, 종래의 표시 장치는 제1 내지 제8 게이트 클럭(CLK1~CLK8)을 포함하는 클럭 라인(CLK)의 폭(w1)과 복수의 스테이지의 폭(w2)에 의해 좌우 베젤 영역이 증가하는 문제점을 갖는다. 이러한 종래의 표시 장치는 게이트 구동부가 고속(또는 고주파수)으로 구동될수록 베젤 영역이 증가하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 배치하고, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3)에 배치하며, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1)) 및 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 배치할 수 있다. 이에 따라, 제1 게이트 구동 회로(310)는 오드 스테이지(ST1~ST(2n-1))의 폭(w4)을 종래의 표시 장치보다 감소시킬 수 있다.
결과적으로, 본 출원에 따른 표시 장치(10)는 제1 내지 제3 게이트 구동부(310, 320, 330)를 포함하여 좌우 베젤 영역을 감소시키는 동시에 게이트 펄스의 딜레이를 제거함으로써, 고속 구동을 용이하게 구현할 수 있다. 다시 말해서, 표시 장치(10)는 패드부가 배치된 제1 비표시 영역(NA1)을 제외한 제2 내지 제4 비표시 영역(NA2, NA3, NA4)에 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 분산 배치함으로써, 제2 및 제3 비표시 영역(NA2, NA3)의 면적을 감소시키고 표시 영역(AA) 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 패널 200: 표시 구동부
300: 게이트 구동부
310, 320, 330: 제1 내지 제3 게이트 구동 회로
ST1~ST(2n-1): 오드 스테이지
ST2~ST(2n): 이븐 스테이지

Claims (13)

  1. 복수의 게이트 라인에 연결된 픽셀을 갖는 표시 영역과, 상기 표시 영역을 둘러싸는 제1 내지 제4 비표시 영역을 갖는 표시 패널;
    상기 제1 비표시 영역에 배치된 패드부;
    상기 제2 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제1 게이트 라인 그룹을 구동하는 제1 게이트 구동 회로;
    상기 제3 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제2 게이트 라인 그룹을 구동하는 제2 게이트 구동 회로; 및
    상기 제4 비표시 영역에 배치되어 상기 제1 및 제2 게이트 라인 그룹을 구동하는 제3 게이트 구동 회로를 포함하고,
    상기 표시 영역은,
    상기 제1 게이트 구동 회로와 인접한 제1 표시 영역; 및
    상기 제2 게이트 구동 회로와 인접한 제2 표시 영역을 포함하고,
    상기 제3 게이트 구동 회로의 이븐 스테이지는 상기 제4 비표시 영역 중 상기 제1 게이트 구동 회로에 인접된 영역에 구비되고, 상기 제1 표시 영역에서 상기 제2 게이트 라인 그룹과 연결되며,
    상기 제3 게이트 구동 회로의 오드 스테이지는 상기 제4 비표시 영역 중 상기 제2 게이트 구동 회로에 인접된 영역에 구비되며, 상기 제2 표시영역에서 상기 제1 게이트 라인 그룹과 연결되고,
    상기 제1 게이트 라인 그룹은 오드 게이트 라인에 해당하며,
    상기 제2 게이트 라인 그룹은 이븐 게이트 라인에 해당하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 게이트 구동 회로는 상기 오드 게이트 라인 각각에 대응되는 오드 스테이지를 포함하는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제2 게이트 구동 회로는 상기 이븐 게이트 라인 각각에 대응되는 이븐 스테이지를 포함하는, 표시 장치.
  4. 제 1 항에 있어서,
    상기 제3 게이트 구동 회로는 상기 제1 게이트 라인 그룹에 대응되는 오드 스테이지 및 상기 제2 게이트 라인 그룹에 대응되는 상기 이븐 스테이지를 포함하는, 표시 장치.
  5. 제 4 항에 있어서,
    상기 제3 게이트 구동 회로의 오드 스테이지와 상기 제1 게이트 라인 그룹을 연결시키는 제1 연결 라인; 및
    상기 제3 게이트 구동 회로의 이븐 스테이지와 상기 제2 게이트 라인 그룹을 연결시키는 제2 연결 라인을 더 포함하는, 표시 장치.
  6. 제 5 항에 있어서,
    상기 복수의 게이트 라인은 제1 방향을 따라 연장되고, 상기 제1 및 제2 연결 라인은 상기 제1 방향과 수직한 제2 방향을 따라 연장되는, 표시 장치.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제1 게이트 구동 회로는 상기 제1 표시 영역의 일단과 마주하고, 상기 제3 게이트 구동 회로의 이븐 스테이지는 상기 제1 표시 영역의 일단과 수직한 타단과 마주하는, 표시 장치.
  9. 제 1 항에 있어서,
    상기 제2 게이트 구동 회로는 상기 제2 표시 영역의 일단과 마주하고, 상기 제3 게이트 구동 회로의 오드 스테이지는 상기 제2 표시 영역의 일단과 수직한 타단과 마주하는, 표시 장치.
  10. 제 1 항에 있어서,
    상기 제1 게이트 구동 회로는 상기 제1 비표시 영역과 연결된 오드 게이트 라인의 일단에 게이트 펄스를 제공하고, 상기 제3 게이트 구동 회로는 상기 제2 표시 영역 내의 상기 오드 게이트 라인과 연결되어 게이트 펄스를 제공하는, 표시 장치.
  11. 제 1 항에 있어서,
    상기 제2 게이트 구동 회로는 상기 제2 비표시 영역과 연결된 이븐 게이트 라인의 일단에 게이트 펄스를 제공하고, 상기 제3 게이트 구동 회로는 상기 제1 표시 영역 내의 상기 이븐 게이트 라인과 연결되어 게이트 펄스를 제공하는, 표시 장치.
  12. 제 1 항에 있어서,
    상기 제2 비표시 영역을 지나 상기 제4 비표시 영역까지 연장되어 상기 제1 게이트 구동 회로의 오드 스테이지 및 상기 제3 게이트 구동 회로의 오드 스테이지 각각에 오드 클럭 신호를 제공하는 오드 클럭 라인; 및
    상기 제3 비표시 영역을 지나 상기 제4 비표시 영역까지 연장되어 상기 제2 게이트 구동 회로의 이븐 스테이지 및 상기 제3 게이트 구동 회로의 이븐 스테이지 각각에 이븐 클럭 신호를 제공하는 이븐 클럭 라인을 더 포함하는, 표시 장치.
  13. 제 1 항에 있어서,
    상기 제2 비표시 영역에 배치되어 상기 제1 게이트 구동 회로의 오드 스테이지에 오드 클럭 신호를 제공하는 제1 오드 클럭 라인;
    상기 제3 비표시 영역을 지나 상기 제4 비표시 영역까지 연장되어 상기 제3 게이트 구동 회로의 오드 스테이지에 오드 클럭 신호를 제공하는 제2 오드 클럭 라인;
    상기 제3 비표시 영역에 배치되어 상기 제2 게이트 구동 회로의 이븐 스테이지에 이븐 클럭 신호를 제공하는 제1 이븐 클럭 라인; 및
    상기 제2 비표시 영역을 지나 상기 제4 비표시 영역까지 연장되어 상기 제3 게이트 구동 회로의 이븐 스테이지에 이븐 클럭 신호를 제공하는 제2 이븐 클럭 라인을 더 포함하는, 표시 장치.
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