KR102497761B1 - 어레이 기판 - Google Patents

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Abstract

본 발명의 실시예에 따른 어레이 기판은, 표시 영역과 표시 영역의 외곽에 위치하는 비표시 영역과 비표시 영역에 위치하는 GIP(Gate-In-Panel) 회로와 비표시 영역에 위치하고, GIP 회로에 신호를 입력하도록 구성된 복수 개의 클럭 신호 라인 및 비표시 영역에 위치하고, 복수 개의 클럭 신호 라인과 GIP 회로를 접속하도록 구성된 연결 배선을 포함하며, 복수 개의 클럭 신호 라인 각각은 네 개의 변을 갖는 고리 형태의 복수 개의 라인으로 이루어진 어레이 기판인 것을 특징으로 한다.

Description

어레이 기판{Array Substrate}
본 발명은 어레이 기판에 관한 것으로서, 클럭 신호 라인의 신호 지연 현상이 최소화되고, 비표시 영역의 베젤 영역의 축소가 가능한 어레이 기판에 관한 것이다.
본격적인 정보화 시대가 도래함에 따라, 전기적 정보 신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에 여러 가지 다양한 평판 표시 장치(Flat Display Device)에 대해 박형화, 경량화 및 저 소비전력화 등의 성능을 개선시키기 위한 연구가 계속되고 있다.
이와 같은 평판 표시 장치의 대표적인 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 플라즈마 표시 장치(Plasma Display Panel device: PDP), 전계 방출 표시 장치(Field Emission Display device: FED) 및 유기 발광 표시 장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
액정 표시 장치(LCD)는 컬러 필터가 형성된 컬러 필터 어레이 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 기판 및 컬러 필터 어레이 기판과 박막 트랜지스터 어레이 기판 사이에 형성된 액정층을 포함하여 이루어진다.
다양한 액정 모드의 액정 표시 장치 중에서, 수평 전계 방식의 액정 표시 장치는 하부 기판에 평행하게 배치된 화소 전극과 공통 전극 사이에 수평 전계를 형성하여 인 플레인 스위칭(In Plane Switching: IPS) 방식으로 액정층을 구동한다. 이러한 인 플레인 스위칭 방식의 액정 표시 장치는 시야각이 넓은 장점이 있으나 개구율 및 투과율이 낮은 단점을 가진다.
이러한 IPS 모드의 액정 표시 장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정 표시 장치가 제안되었다.
프린지 필드 스위칭 방식의 액정 표시 장치는 각 화소 영역에 절연층을 사이에 두고 위치하는 공통 전극과 화소 전극을 구비하고, 공통 전극과 화소 전극의 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상부 및 하부 기판 사이에 개재된 액정 분자들이 모두 동작하게 함으로써 IPS 모드의 액정 표시 장치 대비 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
최근에 들어 표시 장치는 경량 박형을 추구하는 동시에 최종 제품, 예를 들면 모니터 또는 텔레비젼의 슬림한 디자인 구현을 위해, 표시 영역 외부의 비표시 영역의 폭으로 정의되는 베젤(Bezel) 특히, 표시 영역의 좌측 및 우측에 위치하는 비표시 영역의 폭을 최대로 줄인 네로우 베젤(Narrow Bezel)을 갖는 표시 장치가 요구되고 있다.
이에 따라 네로우 베젤 구현을 위해 비정질 실리콘(a-Si)을 이용하여 액정 표시 장치의 하부 기판(TFT 어레이 기판)에 각 화소들을 구동시키기 위한 박막 트랜지스터(TFT)를 형성함과 아울러, 동시에 게이트 쉬프트 레지스터(shift registor)인 GIP(Gate-In-Panel) 회로를 액정 패널의 하부 어레이 기판에 집적화하는 기술이 적용되고 있다.
GIP 회로는 쉬프트 레지스터로써, 클럭 신호 라인(CLK line)을 통해 클럭(clock) 신호를 받아서 순차적으로 동작하게 된다. 이 때 클럭 신호 라인은 GIP 신호의 입력을 담당하게 되는데, 이 입력되는 신호의 지연(delay)이 작아야 출력의 지연(delay)도 줄일 수 있으며, 클럭 신호 라인의 로드(load) 증가에 따른 신호 지연은 GIP 회로의 수명 및 GIP 회로 내 포함된 트랜지스터인 버퍼(buffer)의 크기에 영향을 미치게 된다.
여기서 클럭 신호 라인의 신호 지연 현상인 RC 지연(delay)은 저항 성분(R)과 커패시턴스 성분(C)의 영향을 받아 나타날 수 있는데, 저항 성분(R)의 경우는 클럭 신호 라인의 선폭과 관련이 있고, 커패시턴스 성분(C)은 클럭 신호 라인 간의 오버랩(overlap)에 의한 커패시턴스와 클럭 신호 라인을 사용하는 트랜지스터(TR)의 기생 커패시턴스와 관련될 수 있다.
종래의 어레이 기판의 경우, 작은 선폭을 가지는 복수 개의 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치함으로써 저항을 감소시켰다. 그러나 이와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우, 베젤(bezel) 영역의 크기가 증가하게 되며, 또한 클럭 신호 라인과 클럭 신호 라인 간 및 클럭 신호 라인과 GIP 회로를 연결하는 연결 배선들의 중첩에 의한 오버랩 커패시턴스(overlap capacitance)가 증가하면서 베젤이 증가한 만큼의 RC 지연 현상 감소의 효율을 얻기가 어려웠다.
또한 액정 표시 장치의 네로우 베젤 구현을 위해 베젤 영역의 크기가 줄어들면서, 클럭 신호 라인이 배치될 수 있는 공간이 점차 감소하게 되고 이에 따라 클럭 신호 라인의 RC 지연 현상이 증가하는 문제가 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, GIP 회로에 신호를 입력하는 클럭 신호 라인의 로드 증가에 따른 신호 지연 현상이 최소화되고, 표시 영역의 좌측 및 우측의 비표시 영역의 폭을 줄임으로써 베젤 영역의 축소가 가능한 액정 표시 장치용 어레이 기판을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따라 GIP 회로에 신호를 입력하는 클럭 신호 라인의 로드 증가에 따른 신호 지연 현상을 최소화하고, 표시 영역의 좌측 및 우측의 비표시 영역의 폭을 줄임으로써 베젤 영역의 축소가 가능한 액정 표시 장치용 어레이 기판이 제공된다.
본 발명의 실시예에 따른 어레이 기판은, 표시 영역과 표시 영역의 외곽에 위치하는 비표시 영역과 비표시 영역에 위치하는 GIP(Gate-In-Panel) 회로와 비표시 영역에 위치하고, GIP 회로에 신호를 입력하도록 구성된 복수 개의 클럭 신호 라인 및 비표시 영역에 위치하고, 복수 개의 클럭 신호 라인과 GIP 회로를 접속하도록 구성된 연결 배선을 포함하며, 복수 개의 클럭 신호 라인 각각은 네 개의 변을 갖는 고리 형태의 복수 개의 라인으로 이루어진 어레이 기판인 것을 특징으로 한다.
복수 개의 클럭 신호 라인은 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인을 포함하여 구성되며, 제 4 클럭 신호 라인은 제 3 클럭 신호 라인을 둘러싸고, 제 3 클럭 신호 라인은 제 2 클럭 신호 라인을 둘러싸고, 제 2 클럭 신호 라인은 제 1 클럭 신호 라인을 둘러싸도록 이루어질 수 있다.
제 1, 제 2, 제 3 및 제 4 클럭 신호 라인의 적어도 하나의 변의 일부 영역 상에 각각 위치하는 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인을 더 포함할 수 있다.
제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각은 적어도 두 개의 컨택홀을 통해 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인 각각과 연결될 수 있다.
제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 외부 신호 입력 배선으로 기능을 수행하도록 구성될 수 있다.
제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각은 고리 형태의 라인 내에 연결된 보조 클럭 신호 라인을 포함할 수 있다.
제 1, 제 2, 제 3 및 제 4 클럭 신호 라인은 게이트 전극, 소스 및 드레인 전극 및 게이트 전극, 소스 및 드레인 전극과 다른 층에 배치된 제 3 도전층 중 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수 있다.
제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 게이트 전극, 소스 및 드레인 전극 및 게이트 전극, 소스 및 드레인 전극과 다른 층에 배치된 제 3 도전층 중 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수 있다.
연결 배선은 복수 개의 클럭 신호 라인 상에 위치하는 컨택홀을 통해 복수 개의 클럭 신호 라인과 GIP 회로를 연결하도록 구성될 수 있다.
또한 다른 측면에서 본 발명의 실시예에 따른 어레이 기판은, 표시 영역과 표시 영역의 외곽에 위치하는 비표시 영역과 비표시 영역에 위치하는 GIP(Gate-In-Panel) 회로와 비표시 영역에 위치하고, GIP 회로에 신호를 입력하도록 구성된 제 1 클럭 신호 라인 세트와 비표시 영역에 위치하고, GIP 회로에 신호를 입력하도록 구성된 제 2 클럭 신호 라인 세트 및 비표시 영역에 위치하고, 제 1 클럭 신호 라인 세트와 제 2 클럭 신호 라인 세트를 GIP 회로와 접속시키는 제 1 연결 배선을 포함하며, 제 1 클럭 신호 라인 세트와 제 2 클럭 신호 라인 세트 각각은 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인을 포함하고, 제 1 클럭 신호 라인 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각은 제 2 클럭 신호 라인 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각과 제 2 연결 배선을 통해 접속된 어레이 기판인 것을 특징으로 한다.
제 1 클럭 신호 라인 세트와 제 2 클럭 신호 라인 세트는 수평 방향으로 인접하여 배치될 수 있다.
제 2 연결 배선은 제 1 클럭 신호 라인 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상에 형성된 컨택홀 및 제 2 클럭 신호 라인 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상에 형성된 컨택홀을 통해, 제 1 클럭 신호 라인 세트과 제 2 클럭 신호 라인 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인을 각각 접속시킬 수 있다.
제 1 클럭 신호 라인 세트와 제 2 클럭 신호 라인 세트 중 어느 하나의 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상 일부에 배치되고, 제 1 클럭 신호 라인 세트와 제 2 클럭 신호 라인 세트 중 어느 하나의 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상에 배치된 컨택홀을 통해, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인과 연결된 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인을 더 포함할 수 있다.
제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 제 1 연결 배선과 동일한 층에 동일한 물질로 이루어질 수 있다.
제 2 연결 배선은 적어도 두 개일 수 있다.
제 1 연결 배선과 제 2 연결 배선은 동일한 층에서 동일한 물질로 이루어질 수 있다.
또한 또 다른 측면에서 본 발명의 실시예에 따른 어레이 기판은 GIP(Gate-In-Panel) 회로 및 상기 GIP 회로에 신호를 입력하는 복수 개의 클럭 신호 라인을 포함하고, 상기 GIP 회로와 상기 복수 개의 클럭 신호 라인을 접속시키는 연결 배선과 상기 복수 개의 클럭 신호 라인의 중첩이 최소화되도록 상기 복수 개의 클럭 신호 라인을 구성함으로써, RC 딜레이가 최소화되고 네로우 베젤의 구현이 가능한 어레이 기판인 것을 특징으로 한다.
복수 개의 클럭 신호 라인은 네 개의 변을 갖는 고리 형태로 이루어질 수 있다.
복수 개의 클럭 신호 라인은 클럭 신호 라인 상의 컨택홀을 통해 클럭 신호 라인과 연결되도록 배치된 보조 클럭 신호 라인을 더 포함하여 이루어질 수 있다.
복수 개의 클럭 신호 라인 중에서 GIP 회로에 동일한 신호를 입력하는 복수 개의 클럭 신호 라인은 연결 배선을 통해 서로 접속되도록 구성될 수 있다.
또한 또 다른 측면에서 본 발명의 실시예에 따른 쉬프트 레지스터(shift register)의 순차적 동작을 위하여 클럭 신호(clock)를 입력받는 표시 장치용 게이트-인-패널(Gate-In-Panel: GIP) 회로는, 클럭 신호 배선의 부하(load)를 저감하도록 저항 성분 및 커패시터 성분의 지연(RC delay)을 억제하고, 네로우 베젤(narrow bezel) 구현을 위하여 배선 간의 오버랩 커패시턴스(overlap capacitance)를 최소화시킨 클럭 신호(clock) 배선 구조를 포함하는 것을 특징으로 한다.
클럭 신호 배선 구조는, 복수 개의 동심성 사각 환(concentric square rings) 형태인 것을 특징으로 한다.
클럭 신호 배선 구조의 일부는, 단면적으로 상하 관계의 다중 배선의 형태인 것을 특징으로 한다.
클럭 신호 배선 구조는, 해당 클럭 신호 배선끼리의 연결 배선은 클럭 신호 배선 물질과 다른 물질로 이루어진 것을 특징으로 한다.
본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 경우 GIP 회로에 신호들을 입력하기 위한 클럭 신호 라인의 신호 지연 현상을 최소화할 수 있다.
또한 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 경우 GIP 회로에 신호들을 입력하기 위한 클럭 신호 라인의 로드를 감소시킬 수 있다.
또한 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 경우 표시 영역의 좌측 및 우측의 비표시 영역 내 GIP 회로의 폭을 줄일 수 있고, 베젤 영역의 축소를 통해서 네로우 베젤의 구현이 가능하다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 개략적인 평면 구조를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
도 3은 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 표시 영역의 박막 트랜지스터 및 비표시 영역의 클럭 신호 라인의 단면 구조를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 단면 구조를 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판에 대해 상세히 설명하기로 한다. 이하에서는 본 발명의 다양한 실시예를 설명하기 위해, 어레이 기판을 액정 표시 장치에 포함되는 어레이 기판으로 설명하나 이에 제한되지 않고 유기 발광 표시 장치에 포함될 수도 있다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 개략적인 평면 구조를 나타내는 도면이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판(100)은 표시 영역(110) 및 표시 영역(110)의 외곽에 위치하는 비표시 영역(120)을 포함하여 구성된다. 비표시 영역(120)은 표시 영역(110)의 좌측 및 우측 외곽에 각각 위치한다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판(100)은 복수 개의 화소 영역을 정의하도록 상호 교차하여 형성되는 게이트 라인(130)과 데이터 라인(140)을 포함한다.
또한 표시 영역(110)은 복수 개의 화소 영역(150)에 대응하여 게이트 라인(130)과 데이터 라인(140)의 교차 영역에 형성되는 박막 트랜지스터(Thin Film Transistor: TFT) 및 복수 개의 화소 영역(150)에 대응하여 형성되고 박막 트랜지스터(TFT)에 전기적으로 연결되는 화소 전극(PXL)을 포함한다.
또한 공통 전극(160)은 판 형상으로 어레이 기판(100)의 전면에 걸쳐 형성되어 박막 트랜지스터(TFT)와 연결된 화소 전극(PXL)과 중첩되도록 배치된다.
또한 도 1을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판(100)의 비표시 영역(120)은 표시 영역(110)의 좌측 및 우측 외곽에 각각 위치한다.
비표시 영역(120)은 어레이 기판(100)의 일부로 형성되는 게이트 드라이버인 GIP 회로(Gate In Panel, 170)를 포함할 수 있다. GIP 회로(170)는 게이트 라인(130)을 통해 복수 개의 박막 트랜지스터(TFT)에 각각의 게이트 신호를 공급한다. GIP 회로(170)는 표시 영역(110)의 좌측 및 우측 외곽에 위치한 비표시 영역(120)에 각각 배치될 수 있다.
보다 구체적으로, GIP 회로(170)는 외부에서 입력된 VDD 전압, VSS 전압, VDD 선택 신호, Vst 신호 및 클럭 신호(CLK)를 이용하여 게이트 신호(gate signal)을 생성하고, 생성된 게이트 신호를 액정 패널의 표시 영역(110)에 형성된 복수의 게이트 라인(130)에 순차적으로 공급한다.
또한 도 1을 참조하면, GIP 회로(170)의 좌측 및 우측 외곽에는 복수 개의 배선으로 이루어진 클럭 신호 라인(180)이 배치된다. 클럭 신호 라인(180)은 외부의 데이터 드라이버(190)로부터의 신호를 받아 GIP 회로(170)에 클럭(clock) 신호를 공급하여 GIP 회로(170)가 순차적으로 동작하도록 하는 기능을 한다.
또한 도 1을 참조하면, GIP 회로(170)와 클럭 신호 라인(180) 사이에는 GIP 회로(170)와 클럭 신호 라인(180)을 전기적으로 연결하는 연결 배선(135)이 배치될 수 있다.
또한 비표시 영역(120)은 박막 트랜지스터(TFT)를 포함하는 화소 영역(150)과 GIP 회로(170) 사이에 더미 픽셀(dummy pixel) 영역, 상기 더미 픽셀 영역과 인접하여 위치하는 정전기 방지 회로 영역, 또한 상기 정전기 방지 회로 영역과 인접하여 위치하는 게이트 링크 배선 영역을 포함하며 구성될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판(100)의 외부에 구비되는 데이터 드라이버(190)는 타이밍 컨트롤러(T-con) 및 복수의 데이터 드라이버 IC가 통합되어 구성된 것으로, 액정 표시 장치용 어레이 기판(100)의 패드 영역에 형성된 패드와 연결되어 표시 영역(110)에 데이터 전압을 공급한다.
또한, 데이터 드라이버(190)는 어레이 기판(100)의 좌측 및 우측 비표시 영역에 배치된 GIP 회로(170)를 구동시키기 위한 VDD 전압, VSS 전압, VDD 선택 신호, Vst 신호 및 복수의 클럭 신호를 생성하고, 상기 신호들을 GIP 회로(170)에 공급한다.
도 2는 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
도 2는 도 1에서 도시한 어레이 기판의 A영역을 확대한 본 발명의 실시예에 따른 클럭 신호 라인(200)의 평면 구조를 나타낸 도면이다.
본 발명의 실시예에 따른 어레이 기판의 비표시 영역 내 위치하는 A영역은 GIP 회로(220)와 GIP 회로(220)에 신호를 입력하도록 구성된 복수 개의 라인으로 구성된 클럭 신호 라인(200), 복수 개의 클럭 신호 라인(200)과 GIP 회로(220)를 접속하도록 구성된 연결 배선(230) 및 외부 신호 입력 배선(240)을 포함할 수 있다.
도 2를 참조하면 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 클럭 신호 라인(200)은 각각 다른 신호를 공급하는 복수 개의 라인을 포함하여 구성될 수 있으며, 제 1 클럭 신호 라인(CLK1, 211), 제 2 클럭 신호 라인(CLK2, 212), 제 3 클럭 신호 라인(CLK3, 213) 및 제 4 클럭 신호 라인(CLK4, 214)을 포함하여 구성될 수 있다.
여기서 본 발명의 실시예에 따른 어레이 기판의 클럭 신호 라인(200)은 설명의 편의를 위해 예시적으로 도 2를 참조하여 4개의 클럭 신호 라인 즉, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)을 포함하는 것으로 설명하나 이에 한정되지 않으며, 4개 이상의 추가 클럭 신호 라인을 더 포함하도록 구성될 수 있다.
또한 도 2를 참조하면, 본 발명의 실시예에 따른 어레이 기판의 클럭 신호 라인(200)의 제 1 클럭 신호 라인(CLK1, 211), 제 2 클럭 신호 라인(CLK2, 212), 제 3 클럭 신호 라인(CLK3, 213) 및 제 4 클럭 신호 라인(CLK4, 214) 각각은 네 개의 변을 갖는 고리 형태의 라인으로 이루어질 수 있다.
또한 도 2를 참조하면, 제 4 클럭 신호 라인(214)은 제 3 클럭 신호 라인(213)을 둘러싸고, 제 3 클럭 신호 라인(213)은 제 2 클럭 신호 라인(212)을 둘러싸고, 제 2 클럭 신호 라인(212)은 제 1 클럭 신호 라인(211)을 둘러싸도록 이루어질 수 있다.
즉, 본 발명의 실시예 따른 클럭 신호 라인(200)은 복수 개의 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)이 복수 개의 동심성 사각 환(concentric square rings) 형태를 갖는 구조로 구성될 수 있다.
또한 도 2를 참조하면, 연결 배선(230)은 복수 개의 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 각각 위치하는 컨택홀(231)을 통해 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 일부와 중첩하여 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)과 GIP 회로(220)를 연결하도록 구성될 수 있다.
또한 도 2를 참조하면, 외부 신호 입력 배선(240)은 복수 개의 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 각각 위치하는 컨택홀(231)을 통해 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)과 연결되어 외부로부터 입력된 클럭 신호를 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 각각에 전달하도록 배치될 수 있다.
또한 도 2에 구체적으로 도시하지 않았으나, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 각각은 상기 연결 배선(230)과 중첩되지 않도록 하여, 고리 형태의 라인 내에 연결된 보조 클럭 신호 라인을 더 포함하도록 구성될 수 있으며, 이러한 경우, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 저항을 보다 낮추는 효과를 얻을 수 있다.
종래의 어레이 기판의 경우와 같이, 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우, 베젤(bezel) 영역의 크기가 증가하게 되며, 또한 클럭 신호 라인과 클럭 신호 라인 간 및 클럭 신호 라인과 GIP 회로를 연결하는 연결 배선들의 중첩에 의한 오버랩 커패시턴스(overlap capacitance)가 증가하면서 RC 지연 현상을 감소시키는데 어려움이 있었다.
또한 액정 표시 장치의 네로우 베젤 구현을 위해 베젤 영역의 크기가 줄어들면서, 클럭 신호 라인이 배치될 수 있는 공간이 점차 감소하게 되고 이에 따라 클럭 신호 라인의 RC 지연 현상이 증가하는 문제가 발생하였다.
반면에 본 발명의 실시예에 따른 클럭 신호 라인(200)의 경우, 제 1 클럭 신호 라인(211), 제 2 클럭 신호 라인(212), 제 3 클럭 신호 라인(213) 및 제 4 클럭 신호 라인(214) 각각을 네 개의 변을 갖는 고리 형태의 라인으로 구성하고, 복수 개의 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)을 복수 개의 동심성 사각 환(concentric square rings) 형태를 갖는 구조로 구성함으로써, 종래와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우 대비 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)과 연결 배선(230)의 중첩되는 영역의 개수를 감소시킬 수 있으며 중첩에 따른 오버랩 커패시턴스(overlap capacitance)의 영향을 낮춤으로써 클럭 신호 라인(200)의 로드를 감소시키고 RC 지연 현상의 발생을 최소화할 수 있다. 또한 종래의 어레이 기판에서와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우 대비, 클럭 신호 라인(200)의 폭을 감소시킴으로써 네로우 베젤의 구현이 가능하다.
도 3은 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 표시 영역의 박막 트랜지스터 및 비표시 영역의 클럭 신호 라인의 단면 구조를 나타내는 도면이다.
도 3은 앞서 도 1을 참조하여 설명한 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 화소 영역(150) 내 박막 트랜지스터(TFT)의 단면 구조 및 도 2를 참조하여 설명한 클럭 신호 라인(200)의 Ⅲ-Ⅲ'에 따른 단면 구조를 나타내는 도면이다.
도 3을 참조하여 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 프린지 필드 스위칭(FFS) 방식의 박막 트랜지스터 및 비표시 영역(120) 클럭 신호 라인(200)의 단면 구조에 대해 상세히 설명한다.
도 3을 참조하면, 우선 표시 영역(110) 내 기판(300) 상에 게이트 전극(310)이 형성된다. 또한 게이트 전극(310)은 기판(300) 상에 수평 방향인 제 1 방향으로 배열된 게이트 라인으로부터 각 화소 영역에 대응하도록 분기된 형태로 형성된다. 또한 동시에 비표시 영역(120)의 기판(300) 상에 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)으로 구성된 클럭 신호 라인(200) 이 형성된다.
다음으로, 표시 영역(110) 내 게이트 전극(310) 형성된 기판(300) 상의 전면에 게이트 전극(310)을 덮도록 형성되는 게이트 절연층(320)이 형성된다. 또한 동시에 비표시 영역(120)의 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 게이트 절연층(320)이 형성된다.
다음으로, 표시 영역(110) 내 게이트 절연막(320) 상에 게이트 전극(310)의 적어도 일부와 중첩되도록 반도체층(330)이 형성된다.
반도체층(330)은 비정질 실리콘(Amorphous Silicon), 다결정 실리콘(Poly Crystalline Silicon) 및 금속 산화물(Metal Oxide) 반도체 물질인 인듐 갈륨 징크 옥사이드(Indium Gallium Zinc Oxide: IGZO), 징크 틴 옥사이드(Zinc Tin Oxide: ZTO) 또는 징크 인듐 옥사이드(Zinc Indium Oxide: ZIO) 중 어느 하나로 이루어질 수 있다.
다음으로, 표시 영역(110) 내 반도체층(330)의 양측 상에 각각 일부 중첩되고 서로 이격되도록 위치하는 소스 및 드레인 전극(340)이 형성된다. 또한 소스 및 드레인 전극(340) 중 소스 전극은 게이트 절연층(320) 상에 제 1 방향에 교차하는 수직 방향인 제 2 방향으로 배열된 데이터 라인으로부터 각 화소 영역에 대응하도록 분기된 형태로 형성된다.
소스 및 드레인 전극(340)은 하프톤(half tone) 마스크를 이용하여 게이트 절연층(320) 상에 순차적으로 적층되어 형성된 반도체층(330)과 함께 패터닝됨으로써 하나의 마스크 공정으로 형성될 수 있다.
또한 도 3을 참조하면, 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 화소 영역 내 포함된 프린지 필드 스위칭(FFS) 방식의 박막 트랜지스터의 표시 영역(110) 내 게이트 절연막(320) 상에 반도체층(330)과 소스 및 드레인 전극(340)을 덮도록 형성되고, 하부 드레인 전극의 일부를 노출하는 컨택홀을 구비한 제 1 보호층(350)이 형성된다. 또한 동시에 비표시 영역(120) 내 게이트 링크 배선을 포함하는 영역(230)의 게이트 절연층(320) 상에 제 1 보호층(350)이 형성된다.
다음으로, 제 1 보호층(350) 상에 포토 아크릴(photo-acryl)과 같은 평탄한 표면을 갖는 유기 절연 물질로 이루어진 평탄화층(360)이 형성된다. 평탄화층(360)은 하부 드레인 전극의 일부를 노출하도록 컨택홀을 포함하여 구성된다. 또한 동시에 비표시 영역(120) 내 게이트 링크 배선을 포함하는 영역(230)의 제 1 보호층(350) 상에 평탄화층(360)이 형성된다.
다음으로, 평탄화층(360) 상에 공통 전극(370)이 형성된다. 공통 전극(370)은 기판(300)의 전면에 대응되도록 인듐 틴 옥사이드(Indium Tin Oxide: ITO)와 같은 투명 도전성 물질로 형성된다.
다음으로, 공통 전극(370) 상에 제 3 도전층(375)이 형성된다. 제 3 도전층(375)은 상기 공통 전극(370)의 저항 편차를 감소시키기 위해 격자 패턴을 가지도록 형성될 수 있으며, 구리(Cu)와 같은 저저항 금속 물질로 형성될 수 있다. 또한 제 3 도전층(375)은 알루미늄(Al), 몰리브덴(Mo) 및 알루미늄(Al)과 몰리브덴(Mo)을 포함하는 다중층 중 어느 하나로 이루어질 수 있다.
다음으로, 공통 전극(370) 및 제 3 도전층(375) 상에 제 2 보호층(380)이 형성된다. 제 2 보호층(380)은 드레인 전극의 일부를 노출시키는 컨택홀을 포함하여 구성된다. 또한 동시에 비표시 영역(120) 내 평탄화층(360) 상에 제 2 보호층(380)이 형성된다.
다음으로 제 2 보호층(380) 상에 화소 전극(390)이 형성된다. 화소 전극(390)은 제 1 보호층(350), 평탄화층(360) 및 제 2 보호층(380)을 관통하여 형성된 컨택홀을 통해 소스 및 드레인 전극(340)의 드레인 전극과 연결된다.
여기서 본 발명의 실시예에 따른 어레이 기판의 복수 개의 클럭 신호 라인(200), 즉 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)은 예시적으로 도 3을 참조하여 게이트 전극(310)과 동일한 층에서 동일한 물질로 형성되는 것으로 설명하였으나 이에 한정되지 않으며, 게이트 전극(310), 소스 및 드레인 전극(340) 및 게이트 전극(310), 소스 및 드레인 전극(340)과 다른 층에 배치된 제 3 도전층(375) 중에서 선택된 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
도 4는 도 1에서 도시한 어레이 기판(100)의 A영역을 확대한 본 발명의 다른 실시예에 따른 클럭 신호 라인(400)의 평면 구조를 나타낸 도면이다.
또한 도 5는 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인(400)의 단면 구조를 나타내는 도면이다. 즉, 도 5는 앞서 도시한 도 4의 클럭 신호 라인(400)의 Ⅴ-Ⅴ'에 따른 단면 구조를 나타내는 도면이다.
본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판을 설명함에 있어서, 이전 설명한 동일 또는 대응되는 구성 요소에 대한 중복되는 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 어레이 기판의 비표시 영역 내 위치하는 A영역은 GIP 회로(220)와 GIP 회로(220)에 신호를 입력하도록 구성된 복수 개의 라인으로 구성된 클럭 신호 라인(400), 복수 개의 클럭 신호 라인(400)과 GIP 회로(220)를 접속하도록 구성된 연결 배선(230)을 포함할 수 있다.
도 4를 참조하면 본 발명의 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 클럭 신호 라인(400)은 각각 다른 신호를 공급하는 복수 개의 라인을 포함하여 구성될 수 있으며, 제 1 클럭 신호 라인(CLK1, 211), 제 2 클럭 신호 라인(CLK2, 212), 제 3 클럭 신호 라인(CLK3, 213) 및 제 4 클럭 신호 라인(CLK4, 214)을 포함하여 구성될 수 있다.
여기서 본 발명의 다른 실시예에 따른 어레이 기판의 클럭 신호 라인(400)은 설명의 편의를 위해 예시적으로 도 4를 참조하여 4개의 클럭 신호 라인 즉, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)을 포함하는 것으로 설명하나 이에 한정되지 않으며, 4개 이상의 추가 클럭 신호 라인을 더 포함하도록 구성될 수 있다.
또한 도 4를 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판의 클럭 신호 라인(400)의 제 1 클럭 신호 라인(CLK1, 211), 제 2 클럭 신호 라인(CLK2, 212), 제 3 클럭 신호 라인(CLK3, 213) 및 제 4 클럭 신호 라인(CLK4, 214) 각각은 네 개의 변을 갖는 고리 형태의 라인으로 이루어질 수 있다.
또한 도 4를 참조하면, 제 4 클럭 신호 라인(214)은 제 3 클럭 신호 라인(213)을 둘러싸고, 제 3 클럭 신호 라인(213)은 제 2 클럭 신호 라인(212)을 둘러싸고, 제 2 클럭 신호 라인(212)은 제 1 클럭 신호 라인(211)을 둘러싸도록 이루어질 수 있다.
또한 도 4를 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판의 클럭 신호 라인(400)은 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 적어도 하나의 변의 일부 영역 상에 각각 위치하는 제 5 클럭 신호 라인(411), 제 6 클럭 신호 라인(412), 제 7 클럭 신호 라인(413) 및 제 8 클럭 신호 라인(414)을 더 포함하도록 구성될 수 있다.
또한 도 4 및 도 5를 참조하면, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 각각은 적어도 두 개의 컨택홀(420, 421)을 통해 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414) 각각과 연결될 수 있다.
즉, 도 5를 참조하면, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)과 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 구성된 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414) 각각은 게이트 절연층(320)과 제 1 보호층(350)을 관통하도록 구비된 컨택홀을 통해 서로 전기적으로 연결된다.
여기서 본 발명의 다른 실시예에 따른 클럭 신호 라인(400)의 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414)은 도 3의 게이트 전극(310), 소스 및 드레인 전극(340) 및 게이트 전극(310), 소스 및 드레인 전극(340)과 다른 층에 배치된 제 3 도전층(375) 중에서 선택된 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수 있다.
이와 같이, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414)을 추가로 배치하여 단면적으로 상하 관계를 갖는 다중 배선의 형태로 구성함으로써, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 저항을 보다 낮추는 효과를 얻을 수 있다.
또한 도 4에 구체적으로 도시하지 않았으나, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 각각은 상기 연결 배선(230)과 중첩되지 않도록 하여, 고리 형태의 라인 내에 연결된 보조 클럭 신호 라인을 더 포함하도록 구성될 수 있으며, 이러한 경우, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 저항을 더욱 낮추는 효과를 얻을 수 있다.
또한 도 4를 참조하면, 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414)은 어레이 기판의 외곽 방향으로 길게 연장되어 외부 입력 배선으로 기능을 수행하도록 구성될 수 있으며, 외부로부터 입력된 클럭 신호를 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 각각에 전달하도록 배치될 수 있다.
즉, 본 발명의 다른 실시예에 따른 클럭 신호 라인(400)의 경우, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214) 상에 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(411, 412, 413, 414)을 추가로 배치하여 다중 배선의 형태로 구성함으로써 종래 구조 대비 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(211, 212, 213, 214)의 저항을 낮출 수 있으며, 이를 통해 클럭 신호 라인(400)의 로드를 감소시키고 RC 지연 현상의 발생을 최소화할 수 있다. 또한 종래의 어레이 기판에서와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우 대비, 클럭 신호 라인(400)의 폭을 감소시킴으로써 네로우 베젤의 구현이 가능하다.
도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판을 설명함에 있어서, 이전 설명한 동일 또는 대응되는 구성 요소에 대한 중복되는 상세한 설명은 생략하기로 한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 비표시 영역 내 위치하는 A영역은 GIP 회로(220)와 GIP 회로(220)에 신호를 입력하도록 구성된 복수 개의 라인으로 구성된 클럭 신호 라인(600), 복수 개의 클럭 신호 라인(600)과 GIP 회로(220)를 접속하도록 구성된 제 1 연결 배선(230)을 포함할 수 있다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 클럭 신호 라인(600)은 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620)로 구성될 수 있으며, 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620)는 수평 방향으로 인접하여 배치될 수 있다.
또한 도 6을 참조하면, 제 1 클럭 신호 라인 세트(610)는 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614)을 포함하고, 또한 제 2 클럭 신호 라인 세트(620)는 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624)을 포함하며, 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 각각은 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 각각과 제 2 연결 배선(630)을 통해 접속될 수 있다.
보다 구체적으로, 제 2 연결 배선(630)은 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 상에 형성된 컨택홀(631) 및 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 상에 형성된 컨택홀(632)을 통해, 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 각각을 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 각각과 접속시킬 수 있다.
즉, 복수 개의 클럭 신호 라인(600) 중에서 GIP 회로(220)에 동일한 클럭 신호를 입력하는 복수 개의 클럭 신호 라인은 제 2 연결 배선(630)을 통해 서로 접속되도록 구성될 수 있다. 이를 통해 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614)과 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624)의 저항을 종래 구조 대비 낮추는 효과를 얻을 수 있다.
또한 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 각각을 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 각각과 연결하는 제 2 연결 배선(630)은 적어도 두 개로 이루어질 수 있다.
여기서 본 발명의 또 다른 실시예에 따른 어레이 기판의 클럭 신호 라인(600)은 설명의 편의를 위해 예시적으로 도 6을 참조하여 4개의 클럭 신호 라인(CLK1, CLK2, CLK3, CLK4)을 포함하는 것으로 설명하나 이에 한정되지 않으며, 4개 이상의 추가 클럭 신호 라인을 더 포함하도록 구성될 수 있다.
또한 상기 제 2 연결 배선(630)은 복수 개의 클럭 신호 라인(600)과 GIP 회로(220)를 접속하도록 구성된 제 1 연결 배선(230)과 동일한 층에서 동일한 물질로 이루어질 수 있다.
즉, 본 발명의 또 다른 실시예에 따른 클럭 신호 라인(600)의 경우, 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614)과 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624)의 저항을 종래 구조 대비 낮출 수 있으며, 이를 통해 클럭 신호 라인(600)의 로드를 감소시키고 RC 지연 현상의 발생을 최소화할 수 있다. 또한 종래의 어레이 기판에서와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우 대비, 클럭 신호 라인(600)의 폭을 감소시킴으로써 네로우 베젤의 구현이 가능하다.
도 7은 본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판의 비표시 영역의 클럭 신호 라인의 구조를 나타내는 평면도이다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치용 어레이 기판을 설명함에 있어서, 이전 설명한 동일 또는 대응되는 구성 요소에 대한 중복되는 상세한 설명은 생략하기로 한다.
본 발명의 또 다른 실시예에 따른 어레이 기판의 비표시 영역 내 위치하는 A영역은 GIP 회로(220)와 GIP 회로(220)에 신호를 입력하도록 구성된 복수 개의 라인으로 구성된 클럭 신호 라인(700), 복수 개의 클럭 신호 라인(700)과 GIP 회로(220)를 접속하도록 구성된 제 1 연결 배선(230)을 포함할 수 있다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 클럭 신호 라인(700)은 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620)로 구성될 수 있으며, 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620)는 수평 방향으로 인접하여 배치될 수 있다.
또한 도 7을 참조하면, 제 1 클럭 신호 라인 세트(610)는 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614)을 포함하고, 또한 제 2 클럭 신호 라인 세트(620)는 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624)을 포함하며, 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 각각은 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 각각과 제 2 연결 배선(630)을 통해 접속될 수 있다.
또한 도 7을 참조하면, 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620) 중 어느 하나의 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614 또는 621, 622, 623, 624) 상 일부에 배치되고, 제 1 클럭 신호 라인 세트(610)와 제 2 클럭 신호 라인 세트(620) 중 어느 하나의 세트 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614 또는 621, 622, 623, 624) 상에 배치된 적어도 두 개의 컨택홀(731)을 통해, 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614 또는 621, 622, 623, 624) 각각과 연결된 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(711, 712, 713, 714)을 더 포함할 수 있다.
여기서 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(711, 712, 713, 714)은 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614 또는 621, 622, 623, 624)을 GIP 회로(220)를 접속하도록 구성된 제 1 연결 배선(230)과 동일한 층에 동일한 물질로 이루어질 수 있다.
즉, 본 발명의 실시예에 따른 클럭 신호 라인(700)은 복수 개의 클럭 신호 라인(611, 612, 613, 614 또는 621, 622, 623, 624) 상의 컨택홀(731)을 통해 클럭 신호 라인과 연결되도록 배치된 보조 클럭 신호 라인(711, 712, 713, 714)을 더 포함하도록 이루어질 수 있다. 이를 통해 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614)과 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624)의 저항을 종래 구조 대비 더욱 낮추는 효과를 얻을 수 있다.
즉, 본 발명의 또 다른 실시예에 따른 클럭 신호 라인(700)의 경우, 제 1 클럭 신호 라인 세트(610) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(611, 612, 613, 614) 또는 제 2 클럭 신호 라인 세트(620) 내 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인(621, 622, 623, 624) 상에 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인(711, 712, 713, 714)을 추가로 배치하여 다중 배선의 형태로 구성함으로써 종래 구조 대비 저항을 낮출 수 있으며, 이를 통해 클럭 신호 라인(700)의 로드를 감소시키고 RC 지연 현상의 발생을 최소화할 수 있다. 또한 종래의 어레이 기판에서와 같이 클럭 신호 라인을 수평 방향으로 여러 개 연결하여 배치하는 경우 대비, 클럭 신호 라인(700)의 폭을 감소시킴으로써 네로우 베젤의 구현이 가능하다.
지금까지 살펴본 바와 같이 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판의 경우, GIP 회로와 복수 개의 클럭 신호 라인을 접속시키는 연결 배선과 복수 개의 클럭 신호 라인의 중첩에 의한 커패시턴스가 최소화되도록 복수 개의 클럭 신호 라인을 구성하고, 또한 복수 개의 클럭 신호 라인을 단면적으로 다중 배선의 형태로 구성하여 저항을 낮추어 줌으로써, 클럭 신호 라인의 RC 딜레이의 발생을 최소화할 수 있으며, 또한 클럭 신호 라인의 폭을 줄임으로써 네로우 베젤의 구현이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술 사상을 벗어나지 않는 범위 내에서 다양하게 변형되어 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
200 : 클럭 신호 라인
211 : 제 1 클럭 신호 라인 (CLK1)
212 : 제 2 클럭 신호 라인 (CLK2)
213 : 제 3 클럭 신호 라인 (CLK3)
214 : 제 4 클럭 신호 라인 (CLK4)
411 : 제 5 클럭 신호 라인 (CLK1)
412 : 제 6 클럭 신호 라인 (CLK2)
413 : 제 7 클럭 신호 라인 (CLK3)
414 : 제 8 클럭 신호 라인 (CLK4)
220 : GIP 회로
230 : 연결 배선
231 : 제 3 컨택홀
240 : 외부 신호 입력 배선
241 : 제 1 컨택홀

Claims (25)

  1. 표시 영역;
    상기 표시 영역의 외곽에 위치하는 비표시 영역;
    상기 비표시 영역에 위치하는 GIP(Gate-In-Panel) 회로;
    상기 비표시 영역에 위치하고, 상기 GIP 회로에 신호를 입력하도록 구성된 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인; 및
    상기 비표시 영역에 위치하고, 상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각이 상기 GIP 회로와 접속되도록 구성된 복수 개의 연결 배선; 및
    상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상에 각각 위치하는 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인을 포함하며,
    상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각은 네 개의 변을 갖는 고리 형태의 복수 개의 라인으로 이루어지고,
    상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인은 동심성 사각 환(Concentric square rings) 형태이고,
    상기 복수 개의 연결 배선 모두는 상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각의 네 개의 변 중 하나의 변에 직접 연결되고,
    상기 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인의 네 개의 변 중 하나의 변에 중첩되도록 배치되고,
    상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 각각은 두 개의 컨택홀을 통해 상기 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인 각각과 연결되는, 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 4 클럭 신호 라인은 상기 제 3 클럭 신호 라인을 둘러싸고,
    상기 제 3 클럭 신호 라인은 상기 제 2 클럭 신호 라인을 둘러싸고,
    상기 제 2 클럭 신호 라인은 상기 제 1 클럭 신호 라인을 둘러싸도록 이루어진 어레이 기판.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 외부 신호 입력 배선으로 기능을 수행하도록 구성된 어레이 기판.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인은 게이트 전극, 소스 및 드레인 전극 및 상기 게이트 전극, 상기 소스 및 드레인 전극과 다른 층에 배치된 제 3 도전층 중 어느 하나와 동일한 층에서 동일한 물질로 이루어진 어레이 기판.
  8. 제 1 항에 있어서,
    상기 제 5, 제 6, 제 7 및 제 8 클럭 신호 라인은 게이트 전극, 소스 및 드레인 전극 및 상기 게이트 전극, 상기 소스 및 드레인 전극과 다른 층에 배치된 제 3 도전층 중 어느 하나와 동일한 층에서 동일한 물질로 이루어진 어레이 기판.
  9. 제 1 항에 있어서,
    상기 복수 개의 연결 배선은 상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인 상에 위치하는 컨택홀을 통해 상기 제 1, 제 2, 제 3 및 제 4 클럭 신호 라인과 상기 GIP 회로를 연결하도록 구성된 어레이 기판.
  10. 표시 영역 및 상기 표시 영역을 둘러싸는 베젤 영역을 포함하는 표시 장치에 있어서,
    상기 베젤 영역에 배치되며, 게이트 신호를 생성하고, 상기 표시 영역에 배치되는 화소의 박막 트랜지스터에 게이트 신호를 공급하는 회로 구조;
    상기 베젤 영역에 배치되며, 상기 회로 구조에 제1 클럭 신호를 전달하는 제1 클럭 신호 라인;
    상기 베젤 영역에서 상기 제1 클럭 신호 라인을 둘러싸도록 배치되며, 상기 회로 구조에 제2 클럭 신호를 전달하는 제2 클럭 신호 라인;
    상기 회로 구조와 상기 제1 클럭 신호 라인을 연결하기 위해 배치되는 상기 회로 구조와 상기 제1 클럭 신호 라인 간의 제1 연결 배선;
    상기 회로 구조와 상기 제2 클럭 신호 라인을 연결하기 위해 배치되는 상기 회로 구조와 상기 제2 클럭 신호 라인 간의 제2 연결 배선;
    상기 제1 클럭 신호 라인에 연결되는 제1 보조 클럭 신호 라인; 및
    상기 제2 클럭 신호 라인에 연결되는 제2 보조 클럭 신호 라인을 포함하고,
    상기 제1 클럭 신호 라인 및 상기 제2 클럭 신호 라인은 네 개의 변을 갖는 동심성 사각 환(Concentric square rings) 형태이고,
    상기 제1 연결 배선은 상기 제1 클럭 신호 라인의 네 개의 변 중 하나의 변에 직접 연결되고,
    상기 제2 연결 배선은 상기 제2 클럭 신호 라인의 네 개의 변 중 하나의 변에 직접 연결되고,
    상기 제1 보조 클럭 신호 라인은 상기 제1 클럭 신호 라인의 네 개의 변 중 하나의 변에 중첩되도록 상기 제1 클럭 신호 라인과 다른 층에 배치되고, 두 개의 컨택홀을 통해 상기 제1 클럭 신호 라인과 연결되며,
    상기 제2 보조 클럭 신호 라인은 상기 제2 클럭 신호 라인의 네 개의 변 중 하나의 변에 중첩되도록 상기 제2 클럭 신호 라인과 다른 층에 배치되고, 두 개의 컨택홀을 통해 상기 제2 클럭 신호 라인과 연결되는, 표시 장치.
  11. 삭제
  12. 삭제
  13. 삭제
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105609074B (zh) * 2016-01-25 2018-11-06 京东方科技集团股份有限公司 一种移位寄存器电路、阵列基板和显示装置
CN106896598A (zh) * 2017-02-27 2017-06-27 武汉华星光电技术有限公司 一种goa驱动面板
KR102416888B1 (ko) * 2017-10-19 2022-07-04 엘지디스플레이 주식회사 표시 패널
KR102467881B1 (ko) * 2017-11-27 2022-11-16 엘지디스플레이 주식회사 Oled 표시패널
KR102573238B1 (ko) * 2018-08-27 2023-08-30 엘지디스플레이 주식회사 표시 장치
KR102636630B1 (ko) * 2018-12-28 2024-02-13 엘지디스플레이 주식회사 표시 장치
KR20200084964A (ko) * 2019-01-03 2020-07-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
TWI694427B (zh) * 2019-02-27 2020-05-21 友達光電股份有限公司 顯示裝置
US11663965B2 (en) 2019-08-09 2023-05-30 Hefei Boe Joint Technology Co., Ltd. Organic light-emitting diode display substrate and organic light-emitting diode display device
CN110288944B (zh) * 2019-08-09 2020-09-22 合肥京东方卓印科技有限公司 一种栅极驱动电路及显示装置
CN112820225B (zh) * 2019-11-15 2023-01-24 京东方科技集团股份有限公司 一种数据缓存电路、显示面板及显示装置
CN110931515B (zh) * 2019-12-06 2022-08-26 武汉天马微电子有限公司 一种阵列基板、显示面板以及显示装置
CN111240114B (zh) * 2020-03-16 2021-06-01 深圳市华星光电半导体显示技术有限公司 阵列基板及液晶显示面板
CN111429856B (zh) 2020-04-09 2021-02-23 深圳市华星光电半导体显示技术有限公司 显示面板和电子设备
CN111341261B (zh) * 2020-04-14 2022-06-17 合肥京东方显示技术有限公司 移位寄存器及其驱动方法、信号驱动电路及显示装置
CN112419977B (zh) * 2020-11-27 2021-12-10 云谷（固安）科技有限公司 显示面板和显示装置
WO2022134113A1 (zh) 2020-12-26 2022-06-30 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板和显示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060056267A1 (en) * 2004-09-13 2006-03-16 Samsung Electronics Co., Ltd. Driving unit and display apparatus having the same
KR101014172B1 (ko) * 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
JP4517804B2 (ja) * 2004-09-29 2010-08-04 カシオ計算機株式会社 ディスプレイパネル
KR20070076791A (ko) * 2006-01-20 2007-07-25 삼성전자주식회사 표시 기판
KR101192796B1 (ko) * 2006-06-30 2012-10-18 엘지디스플레이 주식회사 표시장치와 그 제조방법
KR101365055B1 (ko) * 2006-12-04 2014-02-19 삼성디스플레이 주식회사 표시 장치
US8912687B2 (en) * 2008-09-27 2014-12-16 Witricity Corporation Secure wireless energy transfer for vehicle applications
KR101327887B1 (ko) * 2009-08-20 2013-11-13 엘지디스플레이 주식회사 영상 표시장치의 신호 전송라인 및 그 배선방법
KR101598951B1 (ko) * 2009-09-02 2016-03-02 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
TWI440004B (zh) * 2011-03-04 2014-06-01 Chunghwa Picture Tubes Ltd 液晶顯示裝置及其驅動方法
KR101800356B1 (ko) * 2011-11-09 2017-11-22 엘지디스플레이 주식회사 게이트 인 패널 구조 유기전계 발광소자용 어레이 기판
KR101977592B1 (ko) * 2012-07-24 2019-05-13 엘지디스플레이 주식회사 공통전압 보상회로를 포함하는 액정표시장치
KR102115462B1 (ko) * 2013-09-12 2020-05-26 엘지디스플레이 주식회사 디스플레이 장치와 이의 구동 방법
KR20160002511A (ko) * 2014-06-30 2016-01-08 삼성디스플레이 주식회사 표시장치
CN104616616B (zh) * 2015-02-12 2017-12-15 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、阵列基板、显示装置

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