JP4517804B2 - ディスプレイパネル - Google Patents

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Description

本発明は、ディスプレイパネルに係り、特に発光素子を用いたディスプレイパネルに関する。
近年、ＣＲＴ（Cathode Ray Tube）に代替する新たな映像表示方式を利用した表示装置として、液晶パネルを利用した液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、エレクトロルミネッセンス（ＥＬ：Electro Luminescence）現象を利用したＥＬディスプレイ、プラズマディスプレイパネル（以下、ＰＤＰ：Plasma Display Panel）を利用したプラズマディスプレイ等が開発されている。
このうち、ＥＬディスプレイには、エレクトロルミネッセンス素子（以下、ＥＬ素子）に無機化合物を用いた無機ＥＬディスプレイと、有機化合物を用いた有機ＥＬディスプレイとに大別され、カラー化が容易であり、無機ＥＬディスプレイと比較して低電圧での動作が可能であるとの観点から、有機ＥＬディスプレイの開発が進められている。
この有機ＥＬディスプレイに用いられる有機ＥＬディスプレイパネルの駆動方式は、パッシブマトリクス駆動方式と、アクティブマトリクス駆動方式とが挙げられ、アクティブマトリクス駆動方式を採用した有機ＥＬディスプレイパネルは、高コントラストかつ高精細であるため、パッシブマトリクス駆動方式よりも優れている。
例えば、特許文献１に記載された従来のアクティブマトリクス駆動方式の有機ＥＬディスプレイパネルにおいては、有機ＥＬ素子と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素毎に設けられている。このような有機ＥＬディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンとなり、瞬時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。これによって、駆動トランジスタがオンとなり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフとなっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子は、駆動電流の大きさに応じた輝度で発光するようになっている。
特開平８−３３０６００号公報
しかしながら、上述した有機ＥＬディスプレイパネルの場合、電源線のような複数の有機ＥＬ素子に同時に電流を流す配線の電気抵抗によって、電圧降下や、配線を通じた信号の遅延が生じるという問題が生じている。これら電圧降下及び信号遅延を抑制するための対応策として、配線の厚さ寸法又は幅寸法を大きくすることにより配線を低抵抗化する方法が検討されている。ところが、この配線を、有機ＥＬ素子を動作させる駆動トランジスタ等の薄膜トランジスタのゲートメタルやソース、ドレインメタルを用いて形成すると、薄膜トランジスタにおける電極の厚さ寸法は、要求される特性に応じて設計されているため、言い換えれば発光素子に電流を流すことを前提として設計していないため、配線からまとめて複数の発光素子に電流を流そうとすると、配線の電気抵抗によって、電圧降下が発生したり、配線を通じた電流の流れの遅延が生じたりする。電圧降下及び電流遅延を抑えるために配線を低抵抗化することが望まれるが、そのためにトランジスタのソース、ドレイン電極となる金属層やゲート電極となる金属層を電流が十分に流れる程度にかなり幅広にパターニングして低抵抗配線としたりすると、配線が他の配線や導電体等と平面視して重なる面積が増えてしまい、それらの間で寄生容量が発生してしまい、電流の流れを遅くする要因を発生してしまい、或いはトランジスタアレイ基板側からＥＬ光を出射するいわゆるボトムエミッション構造の場合、ＥＬ素子からの発光を配線が遮光してしまうので、発光面積の割合である開口率の低下を招いてしまっていた。また低抵抗化するために薄膜トランジスタのゲート電極を厚くすると、エッチング精度が低くくなるばかりでなくゲート電極の段差を平坦化するための平坦化膜（例えば薄膜トランジスタが逆スタガ構造の場合、ゲート絶縁膜に相当）まで厚くしなければならず、トランジスタ特性が大きく変化してしまう恐れがあり、またソース、ドレイン電極を厚くすると、ソース、ドレイン電極のエッチング精度が低下してしまうため、やはりトランジスタの特性に悪影響を及ぼす恐れがある。
本発明は前記した点に鑑みてなされたものであり、電圧降下、電流信号の遅延を抑制することが可能なディスプレイパネルを提供することを目的とする。
以上の課題を解決するために、請求項１に記載の発明に係るディスプレイパネルは、
基板と、
前記基板上に形成された複数のトランジスタと、
前記複数のトランジスタの上方を被覆するように形成され、複数の溝によって分断された保護絶縁膜と、
複数の供給線と、
前記複数のトランジスタのゲートとなる導電層及びソース、ドレインとなる導電層のいずれとも異なる導電層をパターニングすることによって前記供給線上に形成され、前記溝に埋設された給電配線、並びに前記給電配線上に設けられた導電性ラインを有する複数の第一の配線と、
少なくとも前記複数の第一の配線に沿って設けられ、前記複数の第一の配線及び前記複数の第一の配線の周囲の前記保護絶縁膜を覆う配線絶縁膜と、
前記保護絶縁膜上及び前記配線絶縁膜上に設けられ、前記第一の配線の延在方向と直交している複数の第二の配線と、
前記複数の第二の配線のうち、隣接する第二の配線間の前記保護絶縁膜上に設けられた画素電極と、
前記画素電極上に設けられた発光層と、
前記発光層上に設けられ、前記第二の配線と重なることによって前記第二の配線に接続された対向電極と、
を備えることを特徴とする。
請求項２に記載の発明に係るディスプレイパネルは、前記複数のトランジスタが、ソース、ドレインの一方が前記画素電極に接続された駆動トランジスタと、前記駆動トランジスタのソース−ドレイン間に書込電流を流すスイッチトランジスタと、発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタと、を有することを特徴とする。
請求項３に記載の発明に係るディスプレイパネルは、前記給電配線が、前記駆動トランジスタのソース、ドレインの他方と接続されていることを特徴とする。
請求項１に記載の発明に係るディスプレイパネルは、前記給電配線が、前記複数のトランジスタのゲートとなる導電層及びソース、ドレインとなる導電層のいずれとも異なる導電層をパターニングすることによって形成されていることを特徴とする。
請求項４に記載の発明に係るディスプレイパネルは、前記導電性ラインが、前記画素電極となる導電層をパターニングすることによって前記給電配線に沿って前記給電配線上形成されることを特徴とする。
請求項５に記載の発明に係るディスプレイパネルは、前記保護絶縁膜が、前記複数のトランジスタを直接覆うトランジスタ保護絶縁膜を有することを特徴とする。
請求項６に記載の発明に係るディスプレイパネルは、前記保護絶縁膜が、前記トランジスタ保護絶縁膜上に設けられた平坦化膜を有することを特徴とする。
本発明に係るディスプレイパネルは、前記第二の配線が、前記対向電極に接続されていることを特徴とする。
本発明に係るディスプレイパネルは、前記第二の配線の延在方向が、前記第一の配線の延在方向と直交していることを特徴とする。
請求項７に記載の発明に係るディスプレイパネルは、前記第二の配線が、前記複数のトランジスタのゲートやソース、ドレインとは異なる導電層によって形成されていることを特徴とする。
前記給電配線は、トランジスタ保護絶縁膜及び平坦化膜に溝を形成後に溝から露出された供給線を下地電極として電解メッキ法により形成されてもよい。
前記給電配線は供給線よりも厚さ寸法が大きい。
前記基板の上面に互いに平行となるように形成された複数の信号線を具備してもよい。
給電配線及び第二の配線の厚さ寸法が、１．３１〜６μｍであってもよい。
給電配線及び第二の配線の幅寸法が、７．４５〜４４μｍであってもよい。
給電配線及び第二の配線の抵抗率が、２．１〜９．６μΩｃｍであってもよい。
請求項１記載の発明によれば、第一の配線が、複数のトランジスタの上方を被覆する保護絶縁膜に形成された溝に埋設されているので、第一の配線の厚さを大きくすることで、低抵抗化を図ることが可能となる。
これによって電圧降下及び電流信号遅延の抑制を図ることができる。
以下、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
図１から図１６を参照しながら、本発明に係るディスプレイパネルについて説明する。
まず始めに、ディスプレイパネルの平面構成について説明する。
本実施形態におけるディスプレイパネル１は、図１に示すように、画素３がマトリクス状に配置されている。これらの画素３は、略長方形状の１ドットの赤サブピクセルＰｒと、１ドットの緑サブピクセルＰｇと、１ドットの青サブピクセルＰｂとから構成されており、各サブピクセルＰｒ，Ｐｇ，Ｐｂは、画素３において、互いの長手方向（以下、垂直方向）が平行となるように、かつ、長手方向と直交する方向（以下、水平方向）に赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの順となるように配列されている。
ここで、以下の説明において、これら赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂのうち、任意のサブピクセルをサブピクセルＰと表し、このサブピクセルＰについての説明は、赤サブピクセルＰｒ、緑サブピクセルＰｇ、青サブピクセルＰｂの何れについても適用されるものとする。
また、図１に示すように、垂直方向の赤サブピクセルＰｒの列と、青サブピクセルＰｂの列との間には、信号線Ｙｒが配列されている。また、垂直方向の緑サブピクセルＰｇの列と、赤サブピクセルＰｒの列との間には、信号線Ｙｇが配列されている。さらに、垂直方向の青サブピクセルＰｂの列と、緑サブピクセルＰｇの列との間には、信号線Ｙｂがそれぞれ配設されている。したがって、水平方向の配列順に着目すると、信号線Ｙｒ、信号線Ｙｇ、信号線Ｙｂの順に繰り返し配列されており、これら信号線Ｙｒ、信号線Ｙｇ及び信号線Ｙｂは、垂直方向に延在すると共に、互いが平行となるように配設されている。
これら信号線Ｙｒ、信号線Ｙｇ及び信号線Ｙｂは、垂直方向に沿って一列に配列された全ての赤サブピクセルＰｒ、全ての緑サブピクセルＰｇ、全ての青サブピクセルＰｂにそれぞれ信号を供給するようになっている。
ここで、以下の説明において、信号線Ｙは、赤サブピクセルＰｒの場合には図１の信号線Ｙｒを表す。また、緑サブピクセルＰｇの場合には図１の信号線Ｙｇを表す。さらに、青サブピクセルＰｂの場合には図１の信号線Ｙｂをそれぞれ表す。また、信号線Ｙについての説明は、信号線Ｙｒ、信号線Ｙｇ、信号線Ｙｂの何れについても適用されるものとする。
ここで信号線Ｙはｎ本あり、垂直方向（列方向）に延在した信号線Ｙ1〜Ｙnは、水平方向（行方向）に延在しているｍ本の走査線Ｘ1〜Ｘm、ｍ本の給電配線９０，９０，…及びｍ本の供給線Ｚ1〜Ｚmと直交している。また、ｍ，ｎはそれぞれ２以上の自然数であり、且つｎは３の倍数であり、走査線Ｘに下付けした数字は図８、図１０において上からの配列順を表し、供給線Ｚに下付けした数字は図８、図１０において上からの配列順を表し、信号線Ｙに下付けした数字は図８、図１０において左からの配列順を表し、サブピクセルＰに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。すなわち、１〜ｍのうちの任意の自然数をｉとし、１からｎのうちの任意の自然数をｊとした場合に、走査線Ｘiは上からｉ行目であり、供給線Ｚiは左からｉ行目であり、信号線Ｙjは左からｊ列目であり、サブピクセルＰi,jは上からｉ行目、左からｊ列目であり、サブピクセルＰi,jは走査線Ｘi、供給線Ｚi及び信号線Ｙjに接続されている。より具体的に、画素３における垂直方向の上側には、複数の走査線Ｘが水平方向に沿って延在して配設されている。一方、画素３を挟んで走査線Ｘと対向する下側には、複数の供給線Ｚと、複数の給電配線９０とが、走査線Ｘに対して平行に配設されている。したがって、垂直方向の配列順に着目すると、走査線Ｘ、画素３の列、供給線Ｚの順に繰り返し配列されている。これら走査線Ｘ及び供給線Ｚは、水平方向に沿った一行に配列された各サブピクセルＰｒ，Ｐｇ，Ｐｂに信号を供給するようになっている。
次に、サブピクセルＰｒ，Ｐｇ，Ｐｂの回路構成について説明する。
何れのサブピクセルＰｒ，Ｐｇ，Ｐｂも同様に構成されており、１ドットのサブピクセルＰには、図２に示すように、有機ＥＬ素子２０と、いずれもＮチャネル型アモルファスシリコン薄膜トランジスタであるスイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３と、キャパシタ２４とが具備されている。
有機ＥＬ素子２０は、画素電極としてサブピクセル電極２０ａと、有機ＥＬ層２０ｂ（図４に図示）と、対向電極２０ｃとを有している。このうち、対向電極２０ｃは、共通配線９１に導通されている。
スイッチトランジスタ２１は、ソース２１ｓと、ドレイン２１ｄと、ゲート２１ｇとを有する。このうち、ソース２１ｓは、信号線Ｙと導通され、ドレイン２１ｄは、有機ＥＬ素子２０のサブピクセル電極２０ａと、駆動トランジスタ２３のソース２３ｓと、キャパシタ２４の電極２４Ｂとに導通され、ゲート２１ｇは、保持トランジスタ２２のゲート２２ｇと、走査線Ｘと導通されている。
保持トランジスタ２２は、ソース２２ｓと、ドレイン２２ｄと、ゲート２２ｇとを有する。このうち、ソース２２ｓは、駆動トランジスタ２３のゲート２３ｇと、キャパシタ２４の電極２４Ａと導通され、ドレイン２２ｄは、駆動トランジスタ２３のドレイン２３ｄと、供給線Ｚと導通され、ゲート２２ｇは、スイッチトランジスタ２１のゲート２１ｇと、走査線Ｘとに導通されている。なお、保持トランジスタ２２のドレイン２２ｄは、駆動トランジスタ２３のドレイン２３ｄと導通せずに走査線Ｘに接続されていてもよい。
駆動トランジスタ２３は、ソース２３ｓと、ドレイン２３ｄと、ゲート２３ｇとを有する。このうち、ソース２３ｓは、有機ＥＬ素子２０のサブピクセル電極２０ａと、スイッチトランジスタ２１のドレイン２１ｄと、キャパシタ２４の電極２４Ｂとに導通され、ドレイン２３ｄは、保持トランジスタ２２のドレイン２２ｄと、供給線Ｚとに導通され、ゲート２３ｇは、保持トランジスタ２２のソース２２ｓと、キャパシタ２４の電極２４Ａとに導通されている。
キャパシタ２４は、絶縁基板２上に上下方向に重なるように形成された電極２４Ａ及び電極２４Ｂと、電極２４Ａと電極２４Ｂとの間に介在する誘電体と、を有している。何れのサブピクセルＰｒ，Ｐｇ，Ｐｂでもキャパシタ２４は同様の層構造になっている。
次に、サブピクセルの平面構成について説明する。
図３に示すように、各サブピクセルＰｒ，Ｐｇ，Ｐｂについて平面視した場合、スイッチトランジスタ２１は、信号線Ｙに沿って配置されている。また、保持トランジスタ２２は、走査線Ｘに隣接するサブピクセルＰの角部に配置されている。さらに、駆動トランジスタ２３は、隣接する信号線Ｙに沿ってそれぞれ配置されており、キャパシタ２４は、駆動トランジスタ２３に沿って配置されている。
また、ディスプレイパネル１全体を平面視して、各サブピクセルＰｒ，Ｐｇ，Ｐｂにおけるスイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３のそれぞれに着目すると、各トランジスタ２１，２２，２３は、マトリクス状にそれぞれ配列されている。
有機ＥＬ素子２０のサブピクセル電極２０ａは、図１及び図３において、トランジスタ２１，２２，２３を見やすくするとの観点から省略されているが、これらサブピクセル電極２０ａは、水平方向に隣接する信号線Ｙと、垂直方向に隣り合う供給線Ｚ及び走査線Ｘとによって囲繞された矩形領域内に配置されている。また、サブピクセル電極２０ａは、その矩形領域に沿うように矩形状に形成されているため、ディスプレイパネル１全体を平面視して、各サブピクセルＰｒ，Ｐｇ，Ｐｂのサブピクセル電極２０ａだけに着目すると、複数のサブピクセル電極２０ａがマトリクス状に配列されている。
次に、ディスプレイパネル１の層構造について説明する。
図４は、図１に示された破断線IV−IVに沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図５は、図１に示された破断線V−Vに沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図６は、図１に示された破断線VI−VIに沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図７は、図１に示された破断線VII−VIIに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。ディスプレイパネル１には、図４に示すように、光透過性を有する可撓性を有するシート状、または剛性を有する板状の絶縁基板２が具備されており、この絶縁基板２の上面には、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３及びキャパシタ２４が層構造となるように形成されている。
スイッチトランジスタ２１は、絶縁基板２の上面に形成されたゲート２１ｇと、ゲート２１ｇの上部に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａの上部に形成されたドレイン２１ｄと、不純物半導体膜２１ｂの上部に形成されたソース２１ｓとを有している。
なお、ドレイン２１ｄ及びソース２１ｓは、一層構造であってもよいし、二層以上の積層構造であってもよい。
図７に示すように、保持トランジスタ２２は、絶縁基板２の上面に形成されたゲート２２ｇと、ゲート２２ｇの上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２２ｇに対向した半導体膜２２ｃと、半導体膜２２ｃの中央部上に形成されたチャネル保護膜２２ｐと、半導体膜２２ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２２ｐに一部重なった不純物半導体膜２２ａ，２２ｂと、不純物半導体膜２２ａの上に形成されたドレイン２２ｄと、不純物半導体膜２２ｂの上に形成されたソース２２ｓとを有している。
図４に示すように、駆動トランジスタ２３は、絶縁基板２の上面に形成されたゲート２３ｇと、ゲート２３ｇの上部に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ａの上に形成されたドレイン２３ｄと、不純物半導体膜２３ｂの上に形成されたソース２３ｓとから構成されている。このような駆動トランジスタ２３は、図３に示すように、コの字状に形成されることで、チャンネル幅が広くなるようになっている。
なお、ドレイン２３ｄ及びソース２３ｓは、一層構造であってもよいし、二層以上の積層構造であってもよい。
キャパシタ２４は、絶縁基板２の上面に形成された電極２４Ａと、誘電体として電極２４Ａの上部に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んで電極２４Ａに対向した電極２４Ｂと、を有している。
これらスイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３及びキャパシタ２４は、何れのサブピクセルＰｒ，Ｐｇ，Ｐｂにおいても同様の層構造となっている。
また、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４Ａ及び全ての信号線Ｙｒ，Ｙｇ，Ｙｂは、絶縁基板２の上面にベタ一面に成膜された導電性膜を、フォトリソグラフィー法や、エッチング法によってパターニングすることで形成されている。
ここで、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４Ａ及び信号線Ｙｒ，Ｙｇ，Ｙｂは、絶縁基板２上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。以下では、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙｒ，Ｙｇ，Ｙｂの元となる導電性膜を、以下、ゲートレイヤーという。
スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３及びキャパシタ２４の上には、ゲート絶縁膜３１がベタ一面に成膜されており、このゲート絶縁膜３１は、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ、キャパシタ２４の電極２４Ａ及び信号線Ｙｒ，Ｙｇ，Ｙｂを被覆するようになっている。
さらに、スイッチトランジスタ２１のドレイン２１ｄ及びソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ及びソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ及びソース２３ｓ、キャパシタ２４の電極２４Ｂ及び全ての走査線Ｘ並びに供給線Ｚは、ゲート絶縁膜３１の上面にベタ一面に成膜された導電性膜を、フォトリソグラフィー法や、エッチング法によってパターニングすることで形成されている。
ここで、スイッチトランジスタ２１のドレイン２１ｄ及びソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ及びソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ及びソース２３ｓ、キャパシタ２４の電極２４Ｂ及び走査線Ｘ並びに供給線Ｚの元となる導電性膜を、以下、ドレインレイヤーという。
図３に示すように、ゲート絶縁膜３１であって、平面視して、走査線Ｘと重畳する箇所には、１ドットのサブピクセルＰ当たり１つのコンタクトホール９２が形成され、スイッチトランジスタ２１のゲート２１ｇ及び保持トランジスタ２２のゲート２２ｇが、コンタクトホール９２を介して走査線Ｘと導通されている。
また、ゲート絶縁膜３１であって、平面視して、信号線Ｙと重畳する箇所には、１ドットのサブピクセルＰ当たり１つのコンタクトホール９４が形成され、スイッチトランジスタ２１のソース２１ｓが、コンタクトホール９４を介して信号線Ｙと導通されている。
さらに、ゲート絶縁膜３１であって、電極２４Ａと重畳する箇所には、１ドットのサブピクセルＰにつき１つのコンタクトホール９３が形成され、保持トランジスタ２２のソース２２ｓが、駆動トランジスタ２３のゲート２３ｇと、キャパシタ２４の電極２４Ａとに導通されている。
なお、信号線Ｙｒ，Ｙｇ，Ｙｂの上方には、ゲート絶縁膜３１を介して半導体膜２３ｃと同じ層をパターニングしてなる保護膜４１と、チャネル保護膜２３ｐと同じ層をパターニングしてなる保護膜４２と、が積層されている。保護膜４１及び保護膜４２は、ゲート絶縁膜３１にピンホールが形成されてしまった場合、このピンホールを介して信号線Ｙｒ，Ｙｇ，Ｙｂが供給線Ｚと短絡してしまうことを防止するための保護膜である。
これらスイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３並びに全ての走査線Ｘ及び供給線Ｚは、ベタ一面に成膜されたトランジスタ保護絶縁膜３２によって被覆されている。
なお、詳細については後述するが、トランジスタ保護絶縁膜３２は、平面視して、供給線Ｚに重畳する箇所で、矩形状に分断されている。
トランジスタ保護絶縁膜３２の上面には、樹脂を硬化させた平坦化膜３３が積層されており、スイッチトランジスタ２１、保持トランジスタ２２、駆動トランジスタ２３、走査線Ｘ及び供給線Ｚによる凹凸が解消されている。
なお、本実施形態におけるディスプレイパネル１を、ボトムエミッション型として用いる場合、すなわち、絶縁基板２の各トランジスタ２１，２２，２３が配設された面側を表示面として用いる場合には、ゲート絶縁膜３１、トランジスタ保護絶縁膜３２及び平坦化膜３３には、透明な材料が用いられる。
ここで、絶縁基板２から平坦化膜３３までの積層構造を、トランジスタアレイ基板５０という。
トランジスタ保護絶縁膜３２及び平坦化膜３３であって、平面視して、各供給線Ｚと重畳する箇所には、水平方向に沿って長尺な溝３４が形成されており、これら溝３４によってトランジスタ保護絶縁膜３２及び平坦化膜３３が矩形状に分断されている。また、溝３４には、給電配線９０が埋設されており、溝３４の内部において、給電配線９０が供給線Ｚの上に積層されている。
給電配線９０は、トランジスタ保護絶縁膜３２及び平坦化膜３３に溝３４を形成後に溝３４から露出された供給線Ｚを下地電極として電解メッキ法により形成された導電層であって、信号線Ｙｒ、信号線Ｙｇ、信号線Ｙｂ、走査線Ｘ及び供給線Ｚよりも厚さ寸法が大きい。また、給電配線９０の厚さ寸法は、トランジスタ保護絶縁膜３２と、平坦化膜３３との厚さ寸法の総計とほぼ等しく、平坦化膜３３の表面と、給電配線９０の表面とがほぼ均一となっている。銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。
平坦化膜３３の表面、すなわちトランジスタアレイ基板５０の上面には、複数のサブピクセル電極２０ａがマトリクス状に配列されている。サブピクセル電極２０ａは、有機ＥＬ素子２０のアノードとして機能する電極であるため、仕事関数が比較的高く、有機ＥＬ層２０ｂに正孔を効率よく注入するものが好ましい。
また、サブピクセル電極２０ａは、ボトムエミッションの場合、可視光に対して透過性を有しており、原料としては、例えば錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分とするものが適用可能である。
なお、本実施形態におけるディスプレイパネル１をトップエミッション型として用いる場合、すなわち、絶縁基板２の各トランジスタ２１，２２，２３が配設された面と反対面側を表示面として用いる場合には、サブピクセル電極２０ａと、平坦化膜３３との間に、導電性かつ可視光反射性の高い反射膜が成膜されているか、或いはサブピクセル電極２０ａ自体を反射性電極とすることが好ましい。
１ドットのサブピクセルＰであって、平坦化膜３３及びトランジスタ保護絶縁膜３２のサブピクセル電極２０ａと重複する箇所には、３つのコンタクトホール８８が形成され、これらコンタクトホール８８には、導電性パッド８７が埋設されている。これによって、サブピクセル電極２０ａが、コンタクトホール８８を介してキャパシタ２４の電極２４Ｂ、スイッチトランジスタ２１のドレイン２１ｄと、駆動トランジスタ２３のソース２３ｓとに導通されている。導電性パッド８７は、給電配線９０とともに形成され、特に上層電極２４Ｂを下地電極として電解メッキ法により形成されることが好ましい。
サブピクセル電極２０ａは、ベタ一面に成膜された導電性膜をフォトリソグラフィー法や、エッチング法により、平坦化膜３３の上面にパターニングされたものである。また、この導電性膜のパターニングによって、サブピクセル電極２０ａと共に、給電配線９０の上に、導電性ライン５１が形成される。導電性ライン５１は、図３に示すように、給電配線９０の延在方向に沿って形成されている。
隣接するサブピクセル電極２０ａと、サブピクセル電極２０ａとの間には、平面視して、各サブピクセル電極２０ａを囲繞するようにメッシュ状の絶縁膜５２がパターニングされており、平面視した場合、絶縁膜５２によってサブピクセル電極２０ａが囲繞されている。また、この絶縁膜５２は、導電性ライン５１も被覆している。
水平方向及び垂直方向に格子状に形成された絶縁膜５２のうち垂直方向に延在している部分の上には、サブピクセル電極２０ａの厚さ寸法よりも大きく、ポリイミド等の感光性絶縁樹脂からなるバンク７１が、フォトリソグラフィー法により、形成されている。つまりバンク７１は、垂直方向に沿って延在する突条であって、平面視した場合、信号線Ｙｒ，Ｙｇ，Ｙｂに重畳している。すなわち、バンク７１は、垂直方向に並んだ複数の赤サブピクセルＰｒからなる列と、垂直方向に並び且つこれら赤サブピクセルＰｒからなる列に水平方向に隣接する複数の緑サブピクセルＰｇからなる列との間、緑サブピクセルＰｇからなる列と、これら緑サブピクセルＰｇからなる列に水平方向に隣接する複数の青サブピクセルＰｂからなる列との間、並びに青サブピクセルＰｂの列と、これら青サブピクセルＰｂからなる列に水平方向に隣接する複数の赤サブピクセルＰｒからなる列との間にそれぞれ配設されている。
サブピクセル電極２０ａの上には、有機ＥＬ層２０ｂが形成されている。有機ＥＬ層２０ｂは、広義の発光層であり、有機化合物である発光材料が含有されている。また、有機ＥＬ層２０ｂは、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層と積層した二層構造となっている。このうち、正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなり、赤サブピクセルＰｒの場合には、有機ＥＬ層２０ｂが赤色に発光し、緑サブピクセルＰｇの場合には、有機ＥＬ層２０ｂが緑色に発光し、青サブピクセルＰｂの場合には、有機ＥＬ層２０ｂが青色に発光する。
また、有機ＥＬ層２０ｂは、垂直方向に沿った長尺な帯状に形成されており、各サブピクセルＰｒ，Ｐｇ，Ｐｂにおいて垂直方向に一列に配列された複数のサブピクセル電極２０ａが被覆される。
なお、有機ＥＬ層２０ｂは、サブピクセル電極２０ａごとに独立して設けられ、平面視した場合、複数の有機ＥＬ層２０ｂがマトリクス状に配列されていても良い。
これら有機ＥＬ層２０ｂは、バンク７１の形成後に湿式塗布法、例えばインクジェット法等によって成膜される。この有機ＥＬ層２０ｂを成膜する際には、サブピクセル電極２０ａに対して有機化合物含有液が塗布されるが、水平方向に隣接するサブピクセル電極２０ａと、サブピクセル電極２０ａとの間には、バンク７１がトランジスタアレイ基板５０の表面に対して凸設されているため、サブピクセル電極２０ａに塗布された有機化合物含有液が隣のサブピクセル電極２０ａに漏れることがないようになっている。
なお、有機ＥＬ層２０ｂは、上記した二層構造の他に、サブピクセル電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であってもよいし、狭義の発光層からなる一層構造であってもよい。また、これら層構造において適切な層間に、電子若しくは正孔の注入層が介在した積層構造であってもよいし、その他の積層構造であってもよい。
有機ＥＬ層２０ｂの上には、有機ＥＬ素子２０のカソードとして機能する対向電極２０ｃが成膜されている。対向電極２０ｃは、各サブピクセルＰｒ，Ｐｇ，Ｐｂに共通して形成された共通電極であり、対向電極２０ｃがベタ一面に成膜されることで、バンク７１も対向電極２０ｃによって被覆される。
対向電極２０ｃは、サブピクセル電極２０ａよりも仕事関数の低い材料、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。この対向電極２０ｃは、上記した各種材料の層が積層された積層構造となっていてもよいし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていてもよい。具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた仕事関数の低い高純度のバリウム層と、このバリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造等が挙げられる。またトップエミッション構造の場合、対向電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。
対向電極２０ｃの上面であって、バンク７１の上方には、有機ＥＬ素子２０の上部電極のシート抵抗を下げるために共通配線９１が凸設されている。したがって、共通配線９１は、平面視した場合、列方向に沿って設けられたバンク７１に重畳している。また、共通配線９１と、対向電極２０ｃとは接しているため、図２に示すように、対向電極２０ｃは、共通配線９１と導通されている。これら共通配線９１群は、メッキ法により形成されており、対向電極２０ｃや、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３の各電極よりも厚さ寸法が大きい。また共通配線９１群は、図８、図１０に示すように、画素領域の外の非画素領域において水平方向に延在する引き回し配線９５によって導通され、引き回し配線９５は、絶縁基板２の周縁部に複数の端子部Ｔｃに導通している。共通配線９１群及び対向電極２０ｃには、外部回路から端子部Ｔｃに印加された電圧Ｖcomによって等電位となる。共通配線９１群は、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましく、いずれも有機ＥＬ層２０ｂの発光する光に対して不透明なくらい厚い。
ここで、ＥＬディスプレイパネル１の画素数をＷＸＧＡ（７６８×１３６６）としたときに、上記した給電配線９０及び共通配線９１の望ましい幅寸法及び断面積を定義する。図１２は、各サブピクセルＰの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。
図１２において、縦軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流の電流値又は１つの有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流の電流値であり、横軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間の電圧（同時に１つの駆動トランジスタ２３のゲート２３ｇ−ドレイン２３ｄ間の電圧）である。図中、実線Ｉds maxは、最高輝度階調（最も明るい表示）のときの書込電流及び駆動電流であり、一点鎖線Ｉds midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Ｖpoは駆動トランジスタ２３の不飽和領域（線形領域）と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Ｖdsは駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流であり、破線Ｉelは有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流である。
ここで電圧ＶP1は、最高輝度階調時の駆動トランジスタ２３のピンチオフ電圧であり、電圧ＶP2は、駆動トランジスタ２３が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧ＶELmax（電圧ＶP4−電圧ＶP3）は有機ＥＬ素子２０が最高輝度階調の書込電流と電流値が等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。電圧ＶP2'は、駆動トランジスタ２３が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧（電圧ＶP4'−電圧ＶP3'）は有機ＥＬ素子２０が中間輝度階調の書込電流と電流値が等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。
駆動トランジスタ２３及び有機ＥＬ素子２０はいずれも飽和領域で駆動させるために、（給電配線９０の発光期間時の電圧ＶH）から（共通配線９１の発光期間時の電圧Ｖcom）を減じた値ＶXは下記の式（１）を満たす。
ＶX＝Ｖpo＋Ｖth＋Ｖm＋ＶEL ……（１）
ここで、Ｖth（最高輝度時の場合ＶP2−ＶP1に等しい）は、駆動トランジスタ２３の閾値電圧、ＶEL（最高輝度時の場合ＶELmaxに等しい）は、有機ＥＬ素子２０のアノード−カソード間電圧、Ｖmは、階調に応じて変位する許容電圧である。
図１２から明らかなように、電圧ＶXのうち、輝度階調が高くなる程、トランジスタ２３のソース−ドレイン間に要する電圧（Ｖpo＋Ｖth）が高くなるとともに有機ＥＬ素子２０のアノード−カソード間に要する電圧ＶELが高くなる。したがって、輝度階調が高くなる程、許容電圧Ｖmは低くなり、最小許容電圧ＶmminはＶP3−ＶP2となる。
有機ＥＬ素子２０は、低分子ＥＬ材料及び高分子ＥＬ材料にかかわらず一般的に経時劣化し、高抵抗化する。１００００時間後のアノード−カソード間電圧は初期時の１．４倍程度になることが確認されている。つまり、電圧ＶELは、同じ輝度階調時でも時間が経つ程高くなる。このため、駆動初期時の許容電圧Ｖmが高い程長期間にわたって動作が安定するので、電圧ＶELが８Ｖ以上、より望ましくは１３Ｖ以上となるように電圧ＶXを設定している。
この許容電圧Ｖmには、有機ＥＬ素子２０の高抵抗化ばかりでなく、さらに、給電配線９０による電圧降下の分も含まれる。
給電配線９０の配線抵抗の影響により、電圧降下が大きいとＥＬディスプレイパネル１の消費電力が著しく増大してしまう。このため、給電配線９０の電圧降下は、１Ｖ以下に設定することが特に好ましい。
行方向の一つの画素の長さである画素幅Ｗpと、行方向の画素数（１３６６）と、画素領域以外における第一の引き回し配線から一方の配線端子までの延長部分と、画素領域以外における第一の引き回し配線から他方の配線端子までの延長部分とを考慮した結果、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、第一の引き回し配線の全長はそれぞれ７０６．７ｍｍ、８９５．２ｍｍとなる。ここで、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLが広くなると、構造上有機ＥＬ層２０ｂの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線９０の幅ＷL及び共通配線９１の線幅ＷLはそれぞれ画素幅Ｗpの５分の１以下に抑えることが望ましい。このようなことを考慮すると、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、幅ＷLはそれぞれ３４μｍ以内、４４μｍ以内となる。また給電配線９０及び共通配線９１の最大膜厚Ｈmaxはアスペクト比を考慮すると、トランジスタ２１〜２３の最小加工寸法４μｍの１．５倍、つまり６μｍとなる。したがって、給電配線９０及び共通配線９１の最大断面積Ｓmaxは３２インチ、４０インチで、それぞれ２０４μｍ2、２６４μｍ2となる。
このような３２インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには、図１３に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは４．７Ω／ｃｍ以下に設定される必要がある。また、図１４には、３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を示す。なお、上述した給電配線９０及び共通配線９１の最大断面積Ｓmax時に許容される抵抗率は、３２インチで９．６μΩｃｍ、４０インチで６．４μΩｃｍとなる。
そして、４０インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１５に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは２．４Ω／ｃｍ以下に設定される必要がある。図１６に４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。
給電配線９０及び共通配線９１の故障により動作しなくなる故障寿命ＭＴＦは、下記の式（２）を満たす。
ＭＴＦ＝Ａ ｅｘｐ（Ｅａ／ＫbＴ）／ρＪ2 ……（２）
ここで、Ｅａは活性化エネルギー、ＫbＴ＝８．６１７×１０―5ｅＶ、ρは給電配線９０及び共通配線９１の抵抗率、Ｊは電流密度である。
給電配線９０及び共通配線９１の故障寿命ＭＴＦは、抵抗率の増大やエレクトロマイグレーションに律速する。給電配線９０及び共通配線９１をＡｌ系（Ａｌ単体或いはＡｌＴｉやＡｌＮｄ等の合金）に設定し、ＭＴＦが１００００時間、８５℃の動作温度で試算すると、電流密度Ｊは２．１×１０4Ａ／ｃｍ2以下にする必要がある。これと同様に、給電配線９０及び共通配線９１をＣｕに設定すると、２．８×１０6Ａ／ｃｍ2以下にする必要がある。なお、Ａｌ合金内のＡｌ以外の材料はＡｌよりも低い抵抗率であることを前提としている。
これらのことを考慮して、３２インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１４に示すように、５７μｍ2以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１４に示すように、０．４３μｍ2以上必要になる。
そして、４０インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１６に示すように、９２μｍ2以上必要となる。同様に、Ｃｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１６に示すように、０．６９μｍ2以上必要になる。
Ａｌ系の給電配線９０及び共通配線９１では、Ａｌ系の抵抗率が４．００μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは８５．１μｍ2となる。このとき、上述したように、給電配線９０及び共通配線９１の配線幅ＷLが３４μｍ以内となるため、給電配線９０及び共通配線９１の最小膜厚Ｈminは２．５０μｍとなる。
また、Ａｌ系の給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では、上述したように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下となるため、最小断面積Ｓminは１６７μｍ2となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLが４４μｍ以内であるため、給電配線９０及び共通配線９１の最小膜厚Ｈminは３．８０μｍとなる。
一方、Ｃｕの給電配線９０及び共通配線９１では、Ｃｕの抵抗率が２．１０μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では、上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下となるため、最小断面積Ｓminは４４．７μｍ2となる。このとき、上述したように、給電配線９０及び共通配線９１の配線幅ＷLが３４μｍ以内となるため、給電配線９０及び共通配線９１の最小膜厚Ｈminは１．３１μｍとなる。
また、Ｃｕの給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では、上述したように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下となるため、最小断面積Ｓminは８７．５μｍ2となる。このとき、上述したように、給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内となるため、給電配線９０及び共通配線９１の最小膜厚Ｈminは１．９９μｍとなる。
以上より、ＥＬディスプレイパネル１を正常かつ消費電力を低く動作させるには、給電配線９０及び共通配線９１での電圧降下を１Ｖ以下に設定することが好ましく、このような条件に設定するためには、給電配線９０及び共通配線９１がＡｌ系の３２インチのパネルでは、厚さ寸法Ｈが２．５０μｍ〜６μｍ、幅寸法ＷLが１４．１μｍ〜３４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＡｌ系の４０インチのパネルでは、給電配線９０及び共通配線９１がＡｌ系の場合、厚さ寸法Ｈが３．８０μｍ〜６μｍ、幅寸法ＷLが２７．８μｍ〜４４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。
総じてＡｌ系の給電配線９０及び共通配線９１の場合、厚さ寸法Ｈが２．５０μｍ〜６μｍ、幅寸法ＷLが１４．１μｍ〜４４μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。
同様に、給電配線９０及び共通配線９１がＣｕの３２インチのパネルでは、厚さ寸法Ｈが１．３１μｍ〜６μｍ、幅寸法ＷLが７．４５μｍ〜３４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＣｕの４０インチのパネルでは、給電配線９０及び共通配線９１がＣｕ系の場合、厚さ寸法Ｈが１．９９μｍ〜６μｍ、幅寸法ＷLが１４．６μｍ〜４４．０μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
総じてＣｕの給電配線９０及び共通配線９１の場合、厚さ寸法Ｈが１．３１μｍ〜６μｍ、幅寸法ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
したがって、給電配線９０及び共通配線９１としてＡｌ系材料又はＣｕを適用した場合、ＥＬディスプレイパネル１の給電配線９０及び共通配線９１は、厚さ寸法Ｈが１．３１μｍ〜６μｍ、幅寸法ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。
また、対向電極２０ｃの上面には、封止保護絶縁膜５６が成膜されている。この封止保護絶縁膜５６によって、対向電極２０ｃ全体が被覆されると共に、共通配線９１も被覆されることで、共通配線９１及び対向電極２０ｃの劣化を防止するようになっている。
なお、本実施形態におけるディスプレイパネル１をトップエミッション型として用いる場合には、対向電極２０ｃ及び封止保護絶縁膜５６を薄膜に形成することより、または対向電極２０ｃ及び封止保護絶縁膜５６を透明な材料を用いることにより、対向電極２０ｃ及び封止保護絶縁膜５６の可視光透過性を高めることが可能である。
上記して構成されたＥＬディスプレイパネル１の駆動方法について説明する。
ＥＬディスプレイパネル１の駆動方法は、パッシブマトリクス方式による駆動方法と、アクティブマトリクス方式による駆動方法とに大別されるが、本実施形態においては、アクティブマトリクス方式による２種類の駆動方法について説明する。
まず始めに、第一のディスプレイパネル１の構造では、図８に示すように、走査線Ｘ1〜Ｘmがそれぞれ接続された選択ドライバ１１１が絶縁基板２の第一の周縁部に配置され、互いに電気的に絶縁された給電配線９０，９０，…（供給線Ｚ1〜Ｚm）が接続された給電ドライバ１１２が絶縁基板２の第一の周縁部と対向する周縁部である第二周縁部に配置されている。
この第一のディスプレイパネル１をアクティブマトリクス方式で駆動するには、次のようになる。すなわち、図９に示すように、走査線Ｘ1〜Ｘmに接続された選択ドライバ１１１によって、走査線Ｘ1から走査線Ｘmへの順（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ1〜Ｘmを順次選択する。また、選択期間に各給電配線９０を介して供給線Ｚ1〜Ｚmにそれぞれ接続された駆動トランジスタ２３に書込電流を流すための書込給電電圧ＶLを印加し、発光期間に駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流を流すための駆動給電電圧ＶHを印加する給電ドライバ１１２が各給電配線９０に接続されている。この給電ドライバ１１２によって、選択ドライバ１１１と同期するよう、供給線Ｚ1から供給線Ｚmへの順（供給線Ｚmの次は供給線Ｚ1）にローレベル（有機ＥＬ素子２０の対向電極の電圧より低レベル）の書込給電電圧ＶLを順次出力することにより供給線Ｚ1〜Ｚmを順次選択する。また、選択ドライバ１１１が各走査線Ｘ1〜Ｘmを選択している時に、データドライバが書込電流である書込電流（電流信号）を所定の行の駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ1〜Ｙnに流す。なお、対向電極２０ｃ及び共通配線９１群は引き回し配線９５及び配線端子Ｔｃによって外部と接続され、一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。
各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに出力された書込給電電圧ＶL以下で且つこの書込給電電圧ＶLはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ1〜Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（書込電流）が矢印Ａの通り、信号線Ｙ1〜Ｙnに流れ、サブピクセルＰi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流（書込電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（書込電流）の電流値を設定する。書込電流（書込電流）が流れている間、ｉ行目のＰi,1〜Ｐi,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ1〜Ｙnに流れる書込電流（書込電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（書込電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（書込電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘiがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間では、供給線Ｚi及びそれに接続された給電配線９０の電位が駆動給電電圧ＶHとなり、有機ＥＬ素子２０の対向電極２０ｃの電位Ｖcomより高くなることによって、供給線Ｚi及びそれに接続された給電配線９０から駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。
そして、第二のディスプレイパネル１の構造は、図１０に示すように、走査線Ｘ1〜Ｘmがそれぞれ接続された選択ドライバ１１１が絶縁基板２の第一の周縁部に配置され、給電配線９０，９０，……が互いに電気的に接続されるよう給電配線９０，９０，……と一体的に形成された引き回し配線９９が絶縁基板２の第一の周縁部と対向する周縁部である第二周縁部に配置されている。引き回し配線９９は、第一周縁部及び第二周縁部と直交する第三の周縁部及び第四の周縁部のそれぞれに位置する端子部９０ｄ及び端子部９０ｅの両方からクロック信号が入力されている。第二のディスプレイパネル１のアクティブマトリクス駆動方法は次のようになる。すなわち、図１１に示すように、外部の発振回路が端子部９０ｄ及び端子部９０ｅから引き回し配線９９を介して給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに対してクロック信号を出力する。また、選択ドライバ１１１によって走査線Ｘ1から走査線Ｘmへの順（走査線Ｘmの次は走査線Ｘ1）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ1〜Ｘmを順次選択するが、選択ドライバ１１１が走査線Ｘ1〜Ｘmの何れか１つがハイレベルつまりオンレベルのシフトパルスを出力している時には発振回路のクロック信号がローレベルになる。また、選択ドライバ１１１が各走査線Ｘ1〜Ｘmを選択している時に、データドライバが書込電流である引抜電流（電流信号）を駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ1〜Ｙnに流す。なお、対向電極２０ｃ及び給電配線９０の一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。
走査線Ｘiの選択期間においては、ｉ行目の走査線Ｘiにシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ1〜Ｚmに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ1〜Ｙnに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（引抜電流）が矢印Ａの通り、信号線Ｙ1〜Ｙnに流れ、サブピクセルＰi,jにおいては給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙjに向かった書込電流（引抜電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（引抜電流）の電流値を設定する。書込電流（引抜電流）が流れている間、ｉ行目のＰi,1〜Ｐi,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ1〜Ｙnに流れる書込電流（引抜電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（引抜電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（引抜電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘiがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線９０及び供給線Ｚiの電位が有機ＥＬ素子２０の対向電極２０ｃ及び給電配線９０の電位Ｖcomより高いハイレベルの間、より高電位の給電配線９０及び供給線Ｚiから駆動トランジスタ２３のソース−ドレイン間を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。また発光期間において、いずれかの行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線９０及び供給線Ｚiの電位が対向電極２０ｃ及び給電配線９０の電位Ｖcom以下であるので、有機ＥＬ素子２０に駆動電流は流れず発光しない。
何れの駆動方法においても、スイッチトランジスタ２１は、駆動トランジスタ２３のソース２３ｓと、信号線Ｙとの間における電流のオン（選択期間）・オフ（発光期間）を行うものとして機能するようになっている。また、保持トランジスタ２２は、選択期間に駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間に電流が流れることができる状態にし、発光期間に駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間に印加した電圧を保持するものとして機能するようになっている。そして、駆動トランジスタ２３は、発光期間中に供給線Ｚ及び給電配線９０がハイレベルになった時に、階調に応じた大きさの電流を有機ＥＬ素子２０に流して有機ＥＬ素子２０を駆動するものとして機能するようになっている。
以上のように、給電配線９０，９０，…をそれぞれ流れる電流の大きさは一列の供給線Ｚiに接続されたｎ個の有機ＥＬ素子２０に流れる駆動電流の大きさの和になるので、ＶＧＡ以上の画素数で動画駆動するための選択期間に設定した場合、給電配線９０，９０，…のそれぞれの寄生容量が増大してしまい、トランジスタ２１〜２３のような薄膜トランジスタのゲート電極又はソース、ドレイン電極を構成する薄膜からなる配線ではｎ個の有機ＥＬ素子２０に書込電流（つまり駆動電流）を流すには抵抗が高すぎるが、本実施形態では、サブピクセルＰ1,1〜Ｐm,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層によって給電配線９０，９０，…をそれぞれ構成しているので各給電配線９０，９０，…による電圧降下は小さくなり、短い選択期間であっても遅延なく十分に書込電流（引抜電流）を流すことができる。そして、給電配線９０，９０，…を厚くすることで給電配線９０，９０，…を低抵抗化したので、給電配線９０，９０，…の幅を狭くすることができる。そのため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。
同様に、発光期間に共通配線９１に流れる駆動電流の大きさは、選択期間に給電配線９０に流れる書込電流（引抜電流）の大きさと同じであるが、共通配線９１は、サブピクセルＰ1,1〜Ｐm,nの薄膜トランジスタのゲート電極やソース、ドレイン電極を構成する導電層とは異なる導電層を用いているので十分な厚さにすることができるため、共通配線９１を低抵抗化することができ、さらに対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全てのサブピクセル電極２０ａに同じ電位を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。また、ＥＬディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化ことが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合うサブピクセル電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。
さらに、サブピクセル電極２０ａ、２０ａ間の非画素領域に配置された信号線Ｙ1〜Ｙnの上方に共通配線９１群を配置したので、サブピクセル電極２０ａの面積を小さくせずに済む。
上述した二通りの駆動方法のうち第二のディスプレイパネル１の駆動方法でディスプレイパネル１においては、給電配線９０，９０，…は、絶縁基板２の第二の周縁部の引き回し配線９９、端子部９０ｄ及び端子部９０ｅを介して外部の発振回路からのクロック信号により等電位となるため、すみやかに有機ＥＬ素子２０、２０……から給電配線９０，９０，…全体に電流を供給することができる。
第一及び第二のＥＬディスプレイパネル１の共通配線９１，９１，…は、絶縁基板２の第三周縁部及び第四周縁部に設けられた引き回し配線９５、９５によって互いに接続され、共通電圧Ｖcomが印加されている。共通配線９１，９１，…及び引き回し配線９５、９５は、走査線Ｘ1〜Ｘm、信号線Ｙ1〜Ｙn、供給線Ｚ1〜Ｚmと電気的に絶縁されている。
［変形例１］
本実施形態では、各トランジスタ２１，２２，２３は、Ｎチャンネル型の電界効果トランジスタであるが、本実施形態に限定されず、Ｐチャンネル型の電界効果トランジスタであってもよい。この場合、図２に示す回路構成では、各トランジスタ２１，２２，２３のソース２１ｓ，２２ｓ，２３ｓと、ドレイン２１ｄ，２２ｄ，２３ｄの関係が逆となる。例えば、駆動トランジスタ２３がＰチャネル型の電界効果トランジスタの場合には、駆動トランジスタ２３のドレイン２３ｄが有機ＥＬ素子２０のサブピクセル電極２０ａに導通され、ソース２３ｓが供給線Ｚに導通されている。また駆動信号の波形が逆位相になる。
［変形例２］
また、本実施形態では、信号線Ｙがゲートレイヤーからパターニングされたものであるが、本実施形態に限定されず、信号線Ｙがドレインレイヤーからパターニングされたものであってもよい。この場合、走査線Ｘ及び供給線Ｚがゲートレイヤーからパターニングされたものとなり、信号線Ｙが走査線Ｘ及び供給線Ｚよりも上層となる。
［変形例３］
さらに、本実施形態では、１ドットのサブピクセルＰ当たり３つのトランジスタ２１，２２，２３が具備されているが、本実施形態に限定されず、１ドットのサブピクセルＰ当たり１又は複数のトランジスタが具備され、これらトランジスタを用いてアクティブマトリクス方式により駆動することができるディスプレイパネルであってもよい。
［変形例４］
さらに、本実施形態では、画素３は３つのサブピクセルＰｒ，Ｐｇ，Ｐｂから構成されているが、本実施形態に限定されず、赤、緑、青の各色の中間色からなるサブピクセルを含んで構成されていてもよい。
［変形例５］
また、上記各実施形態では、対向電極２０ｃを有機ＥＬ素子２０のカソードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のアノードとしたが、対向電極２０ｃを有機ＥＬ素子２０のアノードとし、サブピクセル電極２０ａを有機ＥＬ素子２０のカソードとしてもよい。
本発明に係る表示装置における画素を示す平面図である。 サブピクセルＰの等価回路図である。 サブピクセルＰの電極を示す平面図である。 図１における破断線IV−IVに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。 図１における破断線V−Vに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。 図１における破断線VI−VIに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。 図１における破断線VII−VIIに沿って絶縁基板２の厚さ方向に切断した矢視断面図である。 ディスプレイパネルの配線構造を示した略平面図である。 図８のディスプレイパネルの駆動方法を説明するためのタイミングチャートである。 ディスプレイパネルの配線構造を示した略平面図である。 図１０のディスプレイパネルの駆動方法を説明するためのタイミングチャートである。 サブピクセルＰにおける駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。 ３２インチのＥＬディスプレイパネル１における給電配線９０及び共通配線９１のそれぞれの最大電圧降下と、配線抵抗率ρ／断面積Ｓとの相関を示すグラフである。 ３２インチのＥＬディスプレイパネル１における給電配線９０及び共通配線９１のそれぞれの断面積と、電流密度との相関を示すグラフである。 ４０インチのＥＬディスプレイパネル１における給電配線９０及び共通配線９１のそれぞれの最大電圧降下と、配線抵抗率ρ／断面積Ｓとの相関を示すグラフである。 ４０インチのＥＬディスプレイパネル１における給電配線９０及び共通配線９１のそれぞれの断面積と、電流密度との相関を示すグラフである。
符号の説明
１ ディスプレイパネル
２ 絶縁基板
２０ａ サブピクセル電極
２０ｂ 有機ＥＬ層
２０ｃ 対向電極
２１ スイッチトランジスタ
２２ 保持トランジスタ
２３ 駆動トランジスタ
２１ｄ，２２ｄ，２３ｄ ドレイン
２１ｓ，２２ｓ，２３ｓ ソース
２１ｇ，２２ｇ，２３ｇ ゲート
３１ トランジスタ保護絶縁膜
３４ 溝
５０ トランジスタアレイ基板
７１ バンク
９０ 給電配線
９１ 共通配線
Ｐｒ，Ｐｇ，Ｐｂ サブピクセル

Claims (7)

  1. 基板と、
    前記基板上に形成された複数のトランジスタと、
    前記複数のトランジスタの上方を被覆するように形成され、複数の溝によって分断された保護絶縁膜と、
    複数の供給線と、
    前記複数のトランジスタのゲートとなる導電層及びソース、ドレインとなる導電層のいずれとも異なる導電層をパターニングすることによって前記供給線上に形成され、前記溝に埋設された給電配線、並びに前記給電配線上に設けられた導電性ラインを有する複数の第一の配線と、
    少なくとも前記複数の第一の配線に沿って設けられ、前記複数の第一の配線及び前記複数の第一の配線の周囲の前記保護絶縁膜を覆う配線絶縁膜と、
    前記保護絶縁膜上及び前記配線絶縁膜上に設けられ、前記第一の配線の延在方向と直交している複数の第二の配線と、
    前記複数の第二の配線のうち、隣接する第二の配線間の前記保護絶縁膜上に設けられた画素電極と、
    前記画素電極上に設けられた発光層と、
    前記発光層上に設けられ、前記第二の配線と重なることによって前記第二の配線に接続された対向電極と、
    を備えることを特徴とするディスプレイパネル。
  2. 前記複数のトランジスタは、ソース、ドレインの一方が前記画素電極に接続された駆動トランジスタと、前記駆動トランジスタのソース−ドレイン間に書込電流を流すスイッチトランジスタと、発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタと、を有することを特徴とする請求項１に記載のディスプレイパネル。
  3. 前記給電配線は、前記駆動トランジスタのソース、ドレインの他方と接続されていることを特徴とする請求項２に記載のディスプレイパネル。
  4. 前記導電性ラインは、前記画素電極となる導電層をパターニングすることによって前記給電配線に沿って前記給電配線上に形成されることを特徴とする請求項１から請求項３のいずれか一項に記載のディスプレイパネル。
  5. 前記保護絶縁膜は、前記複数のトランジスタを直接覆うトランジスタ保護絶縁膜を有することを特徴とする請求項１から請求項４のいずれか一項に記載のディスプレイパネル。
  6. 前記保護絶縁膜は、前記トランジスタ保護絶縁膜上に設けられた平坦化膜を有することを特徴とする請求項５に記載のディスプレイパネル。
  7. 前記第二の配線は、前記複数のトランジスタのゲートとなる導電層及びソース、ドレインとなる導電層のいずれとも異なる導電層をパターニングすることによって形成されていることを特徴とする請求項１から請求項６のいずれか一項に記載のディスプレイパネル。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200811812A (en) * 2006-08-16 2008-03-01 Tpo Displays Corp System for displaying image and driving method for organic light-emitting element
JP4281018B2 (ja) * 2007-02-19 2009-06-17 ソニー株式会社 ディスプレイ装置
JP2008241784A (ja) * 2007-03-26 2008-10-09 Sony Corp 表示装置及びその製造方法
JP5153015B2 (ja) 2008-07-02 2013-02-27 シャープ株式会社 面発光表示装置
JP5169688B2 (ja) * 2008-09-26 2013-03-27 カシオ計算機株式会社 発光装置及び発光装置の製造方法
CN102800815B (zh) * 2012-08-06 2015-05-20 深圳市华星光电技术有限公司 有机显示装置及其制作方法
US9257665B2 (en) * 2012-09-14 2016-02-09 Universal Display Corporation Lifetime OLED display
JP6521610B2 (ja) * 2014-11-10 2019-05-29 株式会社ジャパンディスプレイ 画像表示装置
KR102497761B1 (ko) 2015-10-30 2023-02-07 엘지디스플레이 주식회사 어레이 기판
WO2018047504A1 (ja) * 2016-09-09 2018-03-15 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034231A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp Ｅｌ表示装置
JP2001343933A (ja) * 1999-11-29 2001-12-14 Semiconductor Energy Lab Co Ltd 発光装置
JP2002318556A (ja) * 2001-04-20 2002-10-31 Toshiba Corp アクティブマトリクス型平面表示装置およびその製造方法
JP2003186420A (ja) * 2001-12-21 2003-07-04 Seiko Epson Corp アクティブマトリクス基板、電気光学装置、電気光学装置の製造方法、及び電子機器
JP2004006137A (ja) * 2002-05-31 2004-01-08 Seiko Epson Corp 電気光学装置およびその製造方法、ならびに電子機器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980775A (en) * 1988-07-21 1990-12-25 Magnascreen Corporation Modular flat-screen television displays and modules and circuit drives therefor
US5640067A (en) 1995-03-24 1997-06-17 Tdk Corporation Thin film transistor, organic electroluminescence display device and manufacturing method of the same
US6462722B1 (en) * 1997-02-17 2002-10-08 Seiko Epson Corporation Current-driven light-emitting display apparatus and method of producing the same
KR100544821B1 (ko) * 1997-02-17 2006-01-24 세이코 엡슨 가부시키가이샤 유기 ｅｌ 장치
JP2001223074A (ja) 2000-02-07 2001-08-17 Futaba Corp 有機エレクトロルミネッセンス素子及びその駆動方法
EP1296174B1 (en) 2000-04-28 2016-03-09 Sharp Kabushiki Kaisha Display unit, drive method for display unit, electronic apparatus mounting display unit thereon
US6608449B2 (en) * 2000-05-08 2003-08-19 Semiconductor Energy Laboratory Co., Ltd. Luminescent apparatus and method of manufacturing the same
US6738034B2 (en) * 2000-06-27 2004-05-18 Hitachi, Ltd. Picture image display device and method of driving the same
JP3743387B2 (ja) 2001-05-31 2006-02-08 ソニー株式会社 アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置、並びにそれらの駆動方法
JP4383852B2 (ja) * 2001-06-22 2009-12-16 統寶光電股▲ふん▼有限公司 Ｏｌｅｄ画素回路の駆動方法
JP4002240B2 (ja) 2001-12-07 2007-10-31 シャープ株式会社 双方向二端子素子を用いた表示装置および表示装置の製造方法
JP2003195810A (ja) * 2001-12-28 2003-07-09 Casio Comput Co Ltd 駆動回路、駆動装置及び光学要素の駆動方法
US7045861B2 (en) 2002-03-26 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, liquid-crystal display device and method for manufacturing same
JP3972359B2 (ja) 2002-06-07 2007-09-05 カシオ計算機株式会社 表示装置
JP4409821B2 (ja) 2002-11-21 2010-02-03 奇美電子股▲ふん▼有限公司 Ｅｌ表示装置
JP4131659B2 (ja) 2002-12-06 2008-08-13 東芝松下ディスプレイテクノロジー株式会社 表示装置及びその駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001034231A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp Ｅｌ表示装置
JP2001343933A (ja) * 1999-11-29 2001-12-14 Semiconductor Energy Lab Co Ltd 発光装置
JP2002318556A (ja) * 2001-04-20 2002-10-31 Toshiba Corp アクティブマトリクス型平面表示装置およびその製造方法
JP2003186420A (ja) * 2001-12-21 2003-07-04 Seiko Epson Corp アクティブマトリクス基板、電気光学装置、電気光学装置の製造方法、及び電子機器
JP2004006137A (ja) * 2002-05-31 2004-01-08 Seiko Epson Corp 電気光学装置およびその製造方法、ならびに電子機器

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