JP4379278B2 - トランジスタアレイ基板及びディスプレイパネル - Google Patents

Description

本発明は、トランジスタを備えたトランジスタアレイ基板及びトランジスタアレイ基板によって電流が流れることにより自発光する発光素子を用いたディスプレイパネルに関する。

有機エレクトロルミネッセンスディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。

有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、信号線、電源線等に電圧を印加することが行われている。

また、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、電源線のような有機ＥＬ素子に電流を流す配線はスイッチ用トランジスタ、駆動トランジスタ等といった薄膜トランジスタの材料を用いて薄膜トランジスタのパターニング工程と同時にパターニングされる。即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、薄膜トランジスタの電極のもととなる導電性薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その導電性薄膜から薄膜トランジスタの電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。そのため、配線が導電性薄膜から形成されると、配線が薄膜トランジスタの電極の厚さと同じになる。
特開平８−３３０６００号公報

しかしながら、薄膜トランジスタの電極は、トランジスタとして機能することを前提に設計されているため、言い換えれば発光素子に電流を流すことを前提として設計していないため、その名の通り薄膜であり、このため、配線から複数の発光素子に電流を流そうとすると、配線の電気抵抗によって、電圧降下が発生したり、配線を通じた電流の流れの遅延が生じたりする。電圧降下及び電流遅延を抑えるために配線を低抵抗化することが望まれるが、そのためにトランジスタのソース、ドレイン電極となる金属層やゲート電極となる金属層を厚くしたり、これら金属層を電流が十分に流れる程度にかなり幅広にパターニングして低抵抗配線としたりすると、配線が他の配線や導電体等と平面視して重なる面積が増えてしまい、それらの間で寄生容量が発生してしまい、電流の流れを遅くする要因を発生してしまい、或いはトランジスタアレイ基板側からＥＬ光を出射するいわゆるボトムエミッション構造の場合、ＥＬ素子からの発光を配線が遮光してしまうので、発光面積の割合である開口率の低下を招いてしまっていた。また低抵抗化するために薄膜トランジスタのゲート電極を厚くすると、ゲート電極の段差を平坦化するための平坦化膜（例えば薄膜トランジスタが逆スタガ構造の場合、ゲート絶縁膜に相当）まで厚くしなければならず、トランジスタ特性が大きく変化してしまう恐れがあり、またソース、ドレイン電極を厚くすると、ソース、ドレイン電極のエッチング精度が低下してしまうため、やはりトランジスタの特性に悪影響を及ぼす恐れがある。

そこで、本発明は、電圧降下・信号遅延を抑え良好に発光素子を駆動することを目的とする。

以上の課題を解決するために、本発明のトランジスタアレイ基板は、
基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
画素電極と、前記画素電極に成膜された発光層と、前記発光層を被覆し、前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極と、を有する発光素子と、
を備える。

好ましくは、上記トランジスタアレイ基板が、前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するよう配列された複数の走査線を更に備える。

好ましくは、上記トランジスタアレイ基板が、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数のスイッチトランジスタを更に備え、
前記複数の駆動トランジスタのソースとドレインのうちの他方が前記複数のスイッチトランジスタのソースとドレインのうちの一方にそれぞれ導通し、
前記複数のスイッチトランジスタのゲートが、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通し、
前記複数のスイッチトランジスタのソースとドレインのうちの他方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記信号線に導通している。

好ましくは、上記トランジスタアレイ基板が、前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数の保持トランジスタを更に備え、
前記複数の保持トランジスタのソースとドレインのうちの一方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記複数の駆動トランジスタのゲートにそれぞれ導通し、
前記複数の保持トランジスタのソースとドレインのうちの他方が前記供給線又は前記走査線に導通し、
前記複数の保持トランジスタのゲートが前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通している。

本発明のディスプレイパネルは、
基板と、
前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された複数の信号線と、
前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
前記複数の駆動トランジスタのソースとドレインの他方にそれぞれ導通した複数の画素電極と、
前記複数の画素電極それぞれに成膜された複数の発光層と、
前記複数の発光層を被覆し、前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極と、
を備える。

好ましくは、上記ディスプレイパネルが、前記複数のトランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するよう配列された複数の走査線を更に備える。

本発明の他のディスプレイパネルは、
基板と、
前記基板上に設けられ、ゲートとソース・ドレインとの間にゲート絶縁膜が介在するトランジスタと、
前記トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された信号線と、
前記トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記信号線と交差するように配列され、前記トランジスタのソースとドレインのうちの一方に導通した供給線と、
前記供給線に沿って前記供給線に積層された給電配線と、
前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極を有し、前記トランジスタのソースとドレインの他方に接続された発光素子と、
を備えることを特徴とする。

本発明によれば、信号線が駆動トランジスタ（トランジスタ）のゲートとともにパターニングされているが、給電配線が供給線に積層されているから、給電配線が駆動トランジスタのドレイン・ソース・ゲートとは別に形成される。そのため、給電配線の幅を広くせずとも給電配線を厚くすることができ、給電配線を低抵抗化することができる。そのため、給電配線を通じて駆動トランジスタ・画素電極に信号を出力した場合でも、電圧降下を抑えることができるとともに信号遅延も抑えることがでる。

また、供給線が信号線の上層となるから、トランジスタアレイ基板、ディスプレイパネルの製造過程において供給線に電圧を印加した状態でメッキ液に浸漬することによって、供給線に積層された給電配線を成長させることができる。

本発明によれば、給電配線を厚くすることができるので、給電配線の低抵抗化することができる。給電配線の低抵抗化によって信号遅延、電圧降下を抑えることができる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと省略する。

〔ＥＬディスプレイパネルの全体構成〕
図１には、アクティブマトリクス駆動方式のＥＬディスプレイパネル１の概略図が示されている。図１に示すように、ＥＬディスプレイパネル１は、光透過性を有する可撓性のシート状又は剛性の板状の絶縁基板２と、互いに平行となるよう絶縁基板２上に配列されたｎ本（複数本）の信号線Ｙ₁〜Ｙ_nと、絶縁基板２を平面視して信号線Ｙ₁〜Ｙ_nに対して直交するよう絶縁基板２上に配列されたｍ本（複数本）の走査線Ｘ₁〜Ｘ_mと、走査線Ｘ₁〜Ｘ_mのそれぞれの間において走査線Ｘ₁〜Ｘ_mと平行且つ互い違いとなるよう絶縁基板２上に配列されたｍ本（複数本）の供給線Ｚ₁〜Ｚ_mと、信号線Ｙ₁〜Ｙ_n及び走査線Ｘ₁〜Ｘ_mに沿ってマトリクス状となるよう絶縁基板２上に配列された（ｍ×ｎ）群の画素回路Ｐ_1,1〜Ｐ_m,nと、平面視して供給線Ｚ₁〜Ｚ_mに対して平行となるよう設けられた複数の給電配線９０，９０，…と、平面視して信号線Ｙ₁〜Ｙ_nに対して平行方向に設けられた共通配線９１，９１，…と、を備える。

以下では、信号線Ｙ₁〜Ｙ_nの延在した方向を垂直方向（列方向）といい、走査線Ｘ₁〜Ｘ_mの延在した方向を水平方向（行方向）という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに下付けした数字は図１において上からの配列順を表し、供給線Ｚに下付けした数字は図１において上からの配列順を表し、信号線Ｙに下付けした数字は図１において左からの配列順を表し、画素回路Ｐに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。すなわち、１〜ｍのうちの任意の自然数をｉとし、１からｎのうちの任意の自然数をｊとした場合に、走査線Ｘ_iは上からｉ行目であり、供給線Ｚ_iは左からｉ行目であり、信号線Ｙ_jは左からｊ列目であり、画素回路Ｐ_i,jは上からｉ行目、左からｊ列目であり、画素回路Ｐ_i,jは走査線Ｘ_i、供給線Ｚ_i及び信号線Ｙ_jに接続されている。

給電配線９０，９０，…の総数はｍ本であり、各給電配線９０は、絶縁基板２の左側の端子９０ｂと右側の端子９０ｃの両側から、後述する書込電流を流す電圧ＶL及び駆動電流を流す電圧ＶHが印加されるので、左側の端子９０ｂと右側の端子９０ｃのいずれか一方のみから電圧ＶL及び電圧ＶHを印加するよりも給電配線９０の電圧降下を低く抑えることができる。各給電配線９０，９０，…は、各供給線Ｚ₁〜Ｚ_mの上面に各供給線Ｚ₁〜Ｚ_mと電気的に接続するように形成されている。

共通配線９１，９１，…の総数は、ｎ＋１本であり、行方向に隣接する共通配線９１，９１はそれらの間に介在する有機ＥＬ素子（発光素子）２０の有機ＥＬ層２０ｂを成膜時に仕切る隔壁としても機能している。共通配線９１，９１，…は前側で引き回し配線９１ａと接続され、後ろ側で引き回し配線９１ｂと接続されており、引き回し配線９１ａ、９１ｂは共通配線９１，９１，…と同じ膜厚であり、前後方向に有機ＥＬ層２０ｂを成膜時に仕切る隔壁としても機能している。共通配線９１，９１，…は配線端子９１ｃによって外部と接続され、コモン電位Ｖcomが印加されている。

このＥＬディスプレイパネル１においては、走査線Ｘ₁〜Ｘ_mと信号線Ｙ₁〜Ｙ_nとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ_1,1〜Ｐ_m,nが１つの領域につき１群だけ設けられている。

〔画素回路の回路構成〕
何れの画素回路Ｐ_1,1〜Ｐ_m,nも同一に構成されているので、画素回路Ｐ_1,1〜画素回路Ｐ_m,nのうち任意の画素回路Ｐ_i,jについて説明する。図２は画素回路Ｐ_i,jの等価回路図であり、図３、図４は主に画素回路Ｐ_i,jの電極を示した平面図である。なお、図面を見やすくするために、図３においては画素回路Ｐ_i,jの画素電極２０ａの図示を省略し、図４においては画素回路Ｐ_i,jの下層側の電極の図示を省略する。

画素回路Ｐ_i,jは、画素としての有機ＥＬ素子２０と、有機ＥＬ素子２０の周囲に配置された三つのＮチャネル型のアモルファスシリコン薄膜トランジスタ（以下単にトランジスタと記述する。）２１，２２，２３と、キャパシタ２４と、を備える。以下では、トランジスタ２１をスイッチトランジスタ２１と、トランジスタ２２を保持トランジスタ２２と、トランジスタ２３を駆動トランジスタ２３と称する。

図２に示すように、画素回路Ｐ_i,jでは、スイッチトランジスタ２１においては、ソース２１ｓが信号線Ｙ_jに導通し、ドレイン２１ｄが有機ＥＬ素子２０の画素電極２０ａ、駆動トランジスタ２３のソース２３ｓ及びキャパシタ２４の上層電極２４Ｂに導通し、ゲート２１ｇが保持トランジスタ２２のゲート２２ｇ及び走査線Ｘ_iに導通している。

保持トランジスタ２２においては、ソース２２ｓが駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａに導通し、ドレイン２２ｄが駆動トランジスタ２３のドレイン２３ｄ及び供給線Ｚ_iに導通し、ゲート２２ｇがスイッチトランジスタ２１のゲート２１ｇ及び走査線Ｘ_iに導通している。

駆動トランジスタ２３においては、ソース２３ｓが有機ＥＬ素子２０の画素電極２０ａ、スイッチトランジスタ２１のドレイン２１ｄ及びキャパシタ２４の電極２４Ｂに導通し、ドレイン２３ｄが保持トランジスタ２２のドレイン２２ｄ及び供給線Ｚ_iに導通し、ゲート２３ｇが保持トランジスタ２２のソース２２ｓ及びキャパシタ２４の下層電極２４Ａに導通している。

〔平面レイアウト〕
図１〜図４に示すように、ＥＬディスプレイパネル１全体を平面視した場合、走査線Ｘ₁〜Ｘ_mと供給線Ｚ₁〜Ｚ_mは交互に配列され、給電配線９０，９０，…が供給線Ｚ₁〜Ｚ_mにそれぞれ重なっている。また、信号線Ｙ₁〜Ｙ_nと共通配線９１，９１，…は交互に配列されている。

図３〜図４に示すように、画素回路Ｐ_1,1〜Ｐ_m,nのうち任意の画素回路Ｐ_i,jに着目した場合、平面視して、信号線Ｙ_jと共通配線９１との間であって、走査線Ｘ_iと供給線Ｚ_iとの間には、これらによって囲繞された矩形領域が形成されるが、この矩形領域内に有機ＥＬ素子２０の画素電極２０ａが配置されている。従って、ＥＬディスプレイパネル１全体を平面視した場合、複数の画素電極２０ａがマトリクス状に配列されている。なお、画素電極２０ａは、平面視した場合に垂直方向に長尺な矩形状に設けられている。

平面視して、スイッチトランジスタ２１が信号線Ｙ_jに沿うように配置され、そのスイッチトランジスタ２１が画素電極２０ａの縁部に重なっている。

また、平面視して、保持トランジスタ２２が走査線Ｘ_iに沿うように配置され、その保持トランジスタ２２が画素電極２０ａの縁部に重なっている。

また、平面視して、駆動トランジスタ２３が共通配線９１に重なるよう配置されている。

また、平面視して、キャパシタ２４は共通配線９１、供給線Ｚ_i及び信号線Ｙ_jに沿うように画素電極２０ａの縁部に重なっている。

なお、ＥＬディスプレイパネル１全体を平面視して画素回路Ｐ_1,1〜Ｐ_m,nのスイッチトランジスタ２１だけに着目すると、複数のスイッチトランジスタ２１が絶縁基板２上にマトリクス状に配列され、平面視して画素回路Ｐ_1,1〜Ｐ_m,nの保持トランジスタ２２だけに着目すると、複数の保持トランジスタ２２が絶縁基板２上にマトリクス状に配列され、平面視して画素回路Ｐ_1,1〜Ｐ_m,nの駆動トランジスタ２３だけに着目すると、複数の駆動トランジスタ２３が絶縁基板２上にマトリクス状に配列されている。

〔ＥＬディスプレイパネルの層構造〕
ＥＬディスプレイパネル１の層構造について説明する。まず、トランジスタ２１〜２３の層構造について図５〜図８を用いて説明する。ここで、図５は、図３に示されたV−V線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図６は、図３に示されたVI−VI線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図７は、図３に示されたVII−VII線に沿って絶縁基板２の厚さ方向に切断した矢視断面図であり、図８は、図３に示されたVIII−VIII線に沿って絶縁基板２の厚さ方向に切断した矢視断面図である。なお、図５〜図７では、画素回路Ｐ_i,jの隣の画素回路Ｐ_i,j-1も一部示されている。

図５に示すように、スイッチトランジスタ２１は、絶縁基板２上に形成されたゲート２１ｇと、ゲート２１ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２１ｇに対向した半導体膜２１ｃと、半導体膜２１ｃの中央部上に形成されたチャネル保護膜２１ｐと、半導体膜２１ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２１ｐに一部重なった不純物半導体膜２１ａ，２１ｂと、不純物半導体膜２１ａ上に形成されたドレイン２１ｄと、不純物半導体膜２１ｂ上に形成されたソース２１ｓと、から構成されている。なお、ドレイン２１ｄ及びソース２１ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。

図８に示すように、保持トランジスタ２２は、絶縁基板２上に形成されたゲート２２ｇと、ゲート２２ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２２ｇに対向した半導体膜２２ｃと、半導体膜２２ｃの中央部上に形成されたチャネル保護膜２２ｐと、半導体膜２２ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２２ｐに一部重なった不純物半導体膜２２ａ，２２ｂと、不純物半導体膜２２ａ上に形成されたドレイン２２ｄと、不純物半導体膜２２ｂ上に形成されたソース２２ｓと、から構成されている。なお、ドレイン２２ｄ及びソース２２ｓは一層構造であっても良いし、二層以上の積層構造であっても良い。

図５に示すように、駆動トランジスタ２３は、絶縁基板２上に形成されたゲート２３ｇと、ゲート２３ｇ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲート２３ｇに対向した半導体膜２３ｃと、半導体膜２３ｃの中央部上に形成されたチャネル保護膜２３ｐと、半導体膜２３ｃの両端部上において互いに離間するよう形成され、チャネル保護膜２３ｐに一部重なった不純物半導体膜２３ａ，２３ｂと、不純物半導体膜２３ｂ上に形成されたドレイン２３ｄと、不純物半導体膜２３ａ上に形成されたソース２３ｓと、から構成されている。平面視した場合、駆動トランジスタ２３のソース２３ｓがコ字状に設けられていることで、駆動トランジスタ２３のチャネル幅が広くなっている。なお、トランジスタ２１〜２３の各ドレイン２１ｄ〜２３ｄ及びソース２１ｓ〜２３ｓは同じ材料層をパターニングして形成されている。

次に、キャパシタ２４の層構造について説明する。図５、図８に示すように、キャパシタ２４は、絶縁基板２上に形成された下層電極２４Ａと、下層電極２４Ａ上に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んで上層電極２４Ａに対向した電極２４Ｂと、から構成されている。

次に、トランジスタ２１〜２３及びキャパシタ２４の各層と信号線Ｙ₁〜Ｙ_n、走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mとの関係について図５〜図１１を用いて説明する。図９〜図１１はトランジスタ２１〜２３等の電極の平面図である。

図５〜図８、図９に示すように、画素回路Ｐ_1,1〜Ｐ_m,nのスイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の下層電極２４Ａ並びに信号線Ｙ₁〜Ｙ_nは、絶縁基板２上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａ並びに信号線Ｙ₁〜Ｙ_nの元となる導電性膜をゲートレイヤーという。ここで、図９は、ゲートレイヤーをパターニングした状態の平面図を示す。

図５〜図８に示すように、ゲート絶縁膜３１は、画素回路Ｐ_1,1〜Ｐ_m,nのスイッチトランジスタ２１、保持トランジスタ２２駆動トランジスタ２３及びキャパシタ２４全てに共通した膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜３１は、スイッチトランジスタ２１のゲート２１ｇ、保持トランジスタ２２のゲート２２ｇ、駆動トランジスタ２３のゲート２３ｇ及びキャパシタ２４の電極２４Ａ並びに信号線Ｙ₁〜Ｙ_nを被覆している。

図５〜図８、図１０に示すように、画素回路Ｐ_1,1〜Ｐ_m,nのスイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の電極２４Ｂ並びに走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mは、ゲート絶縁膜３１上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ２１のドレイン２１ｄ・ソース２１ｓ、保持トランジスタ２２のドレイン２２ｄ・ソース２２ｓ、駆動トランジスタ２３のドレイン２３ｄ・ソース２３ｓ及びキャパシタ２４の電極２４Ｂ並びに走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mの元となる導電性膜をドレインレイヤーという。

ここで、図１０は、ドレインレイヤーをパターニングした状態の平面図を示す。そして、図１１は、パターニングしたゲートレイヤーにパターニングしたドレインレイヤーを重ねた状態の平面図を示す。

図３、図７、図９、図１０に示すように、走査線Ｘ_iは、ゲート絶縁膜３１に形成されたコンタクトホール９２を介してスイッチトランジスタ２１のゲート２１ｇ及び保持トランジスタ２２のゲート２２ｇに導通し、信号線Ｙ_jは、ゲート絶縁膜３１に形成されたコンタクトホール９４を介してスイッチトランジスタ２１のソース２１ｓに導通し、保持トランジスタ２２のソース２２ｓは、ゲート絶縁膜３１に形成されたコンタクトホール９３を介して駆動トランジスタ２３のゲート２３ｇに導通している。

図５〜図８に示すように、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mは、べた一面に成膜された保護絶縁膜３２によって被覆されている。なお、詳細には、後述するが、保護絶縁膜３２は、供給線Ｚ₁〜Ｚ_mに重なる箇所で短冊状に分断されている。

保護絶縁膜３２には平坦化膜３３が積層されており、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３並びに走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mによる凹凸が平坦化膜３３によって解消されている。つまり、平坦化膜３３の表面が平坦となっている。平坦化膜３３は、樹脂を硬化させたものである。なお、詳細には、後述するが、平坦化膜３３は、保護絶縁膜３２とともに供給線Ｚ₁〜Ｚ_mに重なる箇所で矩形状に分断されている。

なお、このＥＬディスプレイパネル１をボトムエミッション型として用いる場合、すなわち、絶縁基板２を表示面として用いる場合には、ゲート絶縁膜３１、保護絶縁膜３２及び平坦化膜３３には透明な材料を用いる。

保護絶縁膜３２及び平坦化膜３３には、供給線Ｚ₁〜Ｚ_mに沿って水平方向に延在する長尺な複数の溝３４（図８に図示）が供給線Ｚ₁〜Ｚ_mにそれぞれ重なるよう形成され、保護絶縁膜３２及び平坦化膜３３は垂直方向に隣接する溝３４、３４によって水平方向に延在する矩形状として分断されている。溝３４には給電配線９０がそれぞれ埋められており、溝３４内において給電配線９０が供給線Ｚ₁〜Ｚ_mに電気的に接続するようにそれぞれ積層されている。給電配線９０は、メッキ法により形成されたものであるので、信号線Ｙ₁〜Ｙ_n、走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_m並びにトランジスタ２１〜２３のゲート電極やソース、ドレイン電極よりも十分に厚い。具体的には、給電配線９０の厚さは、保護絶縁膜３２と平坦化膜３３の厚さの総計とほぼ等しい。給電配線９０は、金若しくはニッケル又はこれらの積層体からなる。

絶縁基板２から平坦化膜３３までの積層構造をトランジスタアレイ基板５０という。このトランジスタアレイ基板５０においては、平面視して、スイッチトランジスタ２１、保持トランジスタ２２及び駆動トランジスタ２３がマトリクス状に配列されている。

次に、トランジスタアレイ基板５０の表面に積層された層構造について説明する。トランジスタアレイ基板５０の表面上、即ち、平坦化膜３３の表面上には、複数の画素電極２０ａがマトリクス状に配列されている。また、平坦化膜３３及び保護絶縁膜３２には、複数のコンタクトホール９５が画素電極２０ａ及びキャパシタ２４の電極２４Ｂの一部に重なるよう形成され、これらコンタクトホール９５に導電性パッドが埋められている。従って、画素電極２０ａは、平坦化膜３３及び保護絶縁膜３２に形成されたコンタクトホール９５を介してキャパシタ２４の電極２４Ｂ、スイッチトランジスタ２１のドレイン２１ｄ及び駆動トランジスタ２３のソース２３ｓに導通している。なお、コンタクトホール９５内の導電性パッドは、メッキ法により形成されたものである。

画素電極２０ａは、有機ＥＬ素子２０のアノードとして機能する電極である。即ち、画素電極２０ａの仕事関数が比較的高く、後述する有機ＥＬ層２０ｂへ正孔を効率よく注入するものが好ましい。また、画素電極２０ａは、ボトムエミッション構造の場合、可視光に対して透過性を有している。画素電極２０ａとしては、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。

なお、このＥＬディスプレイパネル１をトップエミッション型として用いる場合、すなわち、絶縁基板２の反対側を表示面として用いる場合には、画素電極２０ａと平坦化膜３３との間に、導電性且つ可視光反射性の高い反射膜を成膜すると良い。

これら画素電極２０ａは、平坦化膜３３上にべた一面に成膜された導電性膜（ボトムエミッションの場合、透明導電性膜）をフォトリソグラフィー法・エッチング法によってパターニングしたものである。垂直方向に隣り合う画素電極２０ａの間の給電配線９０上には、給電配線９０に沿って給電配線９０と電気的に接続している導電性ライン５１が画素電極２０ａの一列おきにパターニングされているが、導電性ライン５１は、画素電極２０ａの元となる導電性膜をエッチングすることによって画素電極２０ａとともにパターニングされたものである。各導電性ライン５１の幅は下方の給電配線９０の幅より広いため給電配線９０が露出しないように給電配線９０をそれぞれ被覆し、給電配線９０を導電性ライン５１のエッチャント等から保護している。

これら画素電極２０ａの間には、窒化シリコン等からなるメッシュ状の絶縁膜５２がパターニングされている。具体的には、絶縁膜５２は、導電性ライン５１が露出されないように導電性ライン５１を覆うように行方向に延在し、そして後述する共通配線９１の下地層として列方向に延在する格子状に形成されている。水平方向に隣り合う画素電極２０ａ、２０ａ間の絶縁膜５２の上には、列方向に沿って共通配線９１がそれぞれ積層されている。

共通配線９１は、メッキ法により形成されたものであるので、信号線Ｙ₁〜Ｙ_n、走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_m並びにトランジスタ２１〜２３のゲート電極やソース、ドレイン電極よりも十分に厚い。共通配線９１は銅、アルミニウム、金、ニッケルのうちの少なくともいずれかを含む。

共通配線９１の表面には、撥水性・撥油性を有した撥液性導電膜５５が成膜されている。撥液性導電膜５５は、次の化学式（１）に示されたトリアジルトリチオールのチオール基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が共通配線９１の表面に酸化吸着したものである。

撥液性導電膜５５はトリアジルトリチオール分子が共通配線９１の表面に規則正しく並んだ分子一層からなる膜であるから、撥液性導電膜５５が非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの１又は２のチオール基がフッ化アルキル基に置換されたものでも良い。

画素電極２０ａ上には、有機ＥＬ素子２０の有機ＥＬ層２０ｂが成膜されている。有機ＥＬ層２０ｂは広義の発光層であり、有機ＥＬ層２０ｂには、有機化合物である発光材料（蛍光体）が含有されている。有機ＥＬ層２０ｂは、画素電極２０ａから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。

有機ＥＬ層２０ｂは、撥液性導電膜５５のコーティング後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、画素電極２０ａに有機ＥＬ層２０ｂとなる有機化合物を含有する有機化合物含有液を塗布するが、この有機化合物含有液の液面は、絶縁膜５２の頭頂部よりも高い。水平方向に隣り合う画素電極２０ａ間に頭頂部が絶縁膜５２の頭頂部よりも十分高い厚膜の共通配線９１が設けられているから、画素電極２０ａに塗布された有機化合物含有液が水平方向に隣り合う画素電極２０ａに漏れることがないように堰き止めている。また、共通配線９１には撥水性・撥油性の撥液性導電膜５５がコーティングされているから、画素電極２０ａに塗布された有機化合物含有液をはじくので、画素電極２０ａに塗布された有機化合物含有液が画素電極２０ａの中央に対して絶縁ライン５２の角部付近で極端に厚く堆積されなくなるので、有機化合物含有液が乾燥してなる有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。
このように共通配線９１、９１間に有機ＥＬ層２０ｂを成膜することによって、図１２に示すように、赤色に発光する有機ＥＬ層２０ｂが成膜された領域Ｒ、緑色に発光する有機ＥＬ層２０ｂが成膜された領域Ｇ、青色に発光する有機ＥＬ層２０ｂが成膜された領域Ｂがこの順に配列したストライプ構造を構成し、同列の複数の画素は同色に発光する。

平面視した場合、塗布された有機化合物含有液は、水平方向の左右側をそれぞれ共通配線９１、９１のいずれかに仕切られているため垂直方向に各列毎に一様に分布するので、垂直方向に配列された複数の有機ＥＬ層２０ｂは何れも同じ層構造であり、同じ色に発光する。なお、画素電極２０ａ及び有機ＥＬ層２０ｂは垂直方向に沿って帯状に長尺でなくても良く、水平方向に長尺であってもよい。

なお、有機ＥＬ層２０ｂは、二層構造の他に、画素電極２０ａから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。

有機ＥＬ層２０ｂ上には、有機ＥＬ素子２０のカソードとして機能する対向電極２０ｃが成膜されている。対向電極２０ｃは、全ての画素に共通して形成された共通電極であり、べた一面に成膜されている。対向電極２０ｃがべた一面に成膜されることで、対向電極２０ｃが撥液性導電膜５５を挟んで共通配線９１を被覆している。そのため、図２の回路図に示すように、対向電極２０ｃは共通配線９１に対して導通している。

対向電極２０ｃは、画素電極２０ａよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、対向電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層２０ｂと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。またトップエミッション構造の場合、対向電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。

対向電極２０ｃ上には、封止絶縁膜５６が成膜されている。封止絶縁膜５６は対向電極２０ｃ全体を被覆し、対向電極２０ｃの劣化を防止するために設けられている無機膜又は有機膜である。

なお、従来、トップエミッション型構造のＥＬディスプレイパネルは、対向電極２０ｃの少なくとも一部を金属酸化物のように抵抗値が高い透明電極を用いることになるが、このような材料は十分に厚くしなければシート抵抗が十分に低くならないので、厚くすることによって必然的に有機ＥＬ素子の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。
しかしながら、本実施形態では、垂直方向に十分な厚さのために低抵抗な複数の共通配線９１，９１，…を設けているので、対向電極２０ｃと合わせて有機ＥＬ素子２０，２０，…のカソード電極全体のシート抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線９１，９１，…がカソード電極としてのシート抵抗を下げているので、対向電極２０ｃを薄膜にして透過率を向上したりすることが可能である。なおトップエミッション構造では、画素電極２０ａを反射性の材料としてもよい。

〔トランジスタアレイ基板及びＥＬディスプレイパネルの製造方法〕
トランジスタアレイ基板５０及びＥＬディスプレイパネル１の製造方法について説明する。

ＣＶＤ、ＰＶＤ、スパッタリングといった気相成長法によってゲートレイヤーを絶縁基板２上にべた一面に成膜する。次に、そのゲートレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ_1,1〜Ｐ_m,nのゲート２１ｇ、ゲート２２ｇ、ゲート２３ｇ及び電極２４Ａ並びに信号線Ｙ₁〜Ｙ_nをパターニングする。

次に、気相成長法によってゲート絶縁膜３１をべた一面に成膜する。次に、各画素回路Ｐ_1,1〜Ｐ_m,nのコンタクトホール９２〜９４をフォトリソグラフィー法・エッチング法等によりゲート絶縁膜３１に形成する。

次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ_1,1〜Ｐ_m,nの半導体膜２１ｃ，２２ｃ，２３ｃをパターニングする。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ_1,1〜Ｐ_m,nのチャネル保護膜２１ｐ，２２ｐ，２３ｐをパターニングする。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ_1,1〜Ｐ_m,nの不純物半導体膜２１ａ，２２ａ，２３ａ及び不純物半導体膜２１ｂ，２２ｂ，２３ｂをパターニングする。

次に、気相成長法によってドレインレイヤーをゲート絶縁膜３１上にべた一面に成膜する。これにより、各画素回路Ｐ_1,1〜Ｐ_m,nのコンタクトホール９２〜９４には、ドレインレイヤーの一部が埋まる。

次に、そのドレインレイヤーに対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ_1,1〜Ｐ_m,nのドレイン２１ｄ，２２ｄ，２３ｄ、ソース２１ｓ，２２ｓ，２３ｓ及び電極２４Ｂ並びに走査線Ｘ₁〜Ｘ_m及び供給線Ｚ₁〜Ｚ_mをパターニングする。

次に、気相成長法によって保護絶縁膜３２をべた一面に成膜する。次に、保護絶縁膜３２全体に樹脂を塗布し、その樹脂を乾燥させることで、平坦化膜３３をべた一面に成膜する。

次に、各画素回路Ｐ_1,1〜Ｐ_m,nのコンタクトホール９５を保護絶縁膜３２及び平坦化膜３３に形成するとともに、保護絶縁膜３２及び平坦化膜３３の各供給線Ｚ₁〜Ｚ_mに重なる位置において溝３４をそれぞれ形成する。

次に、供給線Ｚ₁〜Ｚ_m及び電極２３Ｂに電圧を印加してメッキ法を行うことによって、溝３４に給電配線９０を成長させるとともに、コンタクトホール９５に導電性パッドを成長させる。これにより、溝３４内において各供給線Ｚ₁〜Ｚ_mに給電配線９０が積層され、コンタクトホール９５内において電極２３Ｂに導電性パッドが積層される。

以上によってトランジスタアレイ基板５０が完成する。

次に、気相成長法によって透明導電性膜をトランジスタアレイ基板５０の表面べた一面に成膜する。次に、その透明導電性膜に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ_1,1〜Ｐ_m,nの画素電極２０ａ及び導電性ライン５１をパターニングする。

次に、気相成長法によって絶縁膜をべた一面に成膜する。次に、水平方向に隣り合う画素電極２０ａの間であってその絶縁膜の上に共通配線９１をメッキ法によって成長させる。

次に、表面全体にトリアジルトリチオール溶液を塗布することによって、或いは、このパネルをトリアジルトリチオール溶液に浸漬することによって、共通配線９１の表面に対して選択的に撥液性導電膜５５を形成する。なお、トリアジルトリチオールの性質により、共通配線９１の表面には撥液性導電膜５５が形成されるが、絶縁膜の表面には撥液性導電膜が形成されない。

次に、絶縁膜に対してフォトリソグラフィー法・エッチング法を順次行うことで、その絶縁膜をマトリクス状に開口された絶縁膜５２にパターニングする。これにより、画素電極２０ａが露出される。

次に、湿式塗布法によって有機ＥＬ層２０ｂをパターニングする。水平方向に隣り合う画素電極２０ａ間に厚膜の共通配線９１が設けられているから、更には共通配線９１には撥水性・撥油性の撥液性導電膜５５がコーティングされているから、画素電極２０ａに塗布された有機化合物含有液が隣の画素電極２０ａに漏れることがない。更に、撥液性導電膜５５の撥水性・撥油性によって、画素電極２０ａに塗布された有機化合物含有液が画素電極２０ａの周囲で厚くならないので、有機ＥＬ層２０ｂを均一な膜厚で成膜することができる。

次に、気相成長法によって対向電極２０ｃをべた一面に成膜する。次に、気相成長法によって封止絶縁膜５６をべた一面に成膜する。

以上によりＥＬディスプレイパネル１が完成する。

〔ＥＬディスプレイパネルの駆動方法〕
ＥＬディスプレイパネル１をアクティブマトリクス方式で駆動するには、次のようになる。すなわち、図１３に示すように、走査線Ｘ₁〜Ｘ_mに接続された選択ドライバによって、走査線Ｘ₁から走査線Ｘ_mへの順（走査線Ｘ_mの次は走査線Ｘ₁）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ₁〜Ｘ_mを順次選択する。また、選択期間に各給電配線９０を介して供給線Ｚ₁〜Ｚ_mにそれぞれ接続された駆動トランジスタ２３に書込電流を流すための書込給電電圧ＶLを印加し、発光期間に駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流を流すための駆動給電電圧ＶHを印加する給電ドライバが各給電配線９０に接続されている。この給電ドライバによって、選択ドライバと同期するよう、供給線Ｚ₁から供給線Ｚ_mへの順（供給線Ｚ_mの次は供給線Ｚ₁）にローレベル（有機ＥＬ素子２０の対向電極の電圧より低レベル）の書込給電電圧ＶLを順次出力することにより供給線Ｚ₁〜Ｚ_mを順次選択する。また、選択ドライバが各走査線Ｘ₁〜Ｘ_mを選択している時に、データドライバが書込電流である書込電流（電流信号）を所定の行の駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ₁〜Ｙ_nに流す。このとき供給線Ｚ₁〜Ｚ_mに接続された給電配線９０にも給電ドライバによって配線端子９０ｂ、９０ｃの両方からローレベルの書込給電電圧ＶLが出力される。なお、対向電極２０ｃ及び共通配線９１は配線端子９１ｃによって外部と接続され、一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。

走査線Ｘ_iの選択期間においては、ｉ行目の走査線Ｘ_iにハイレベルのシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに出力された書込給電電圧ＶL以下で且つこの書込給電電圧ＶLはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ₁〜Ｙ_nに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（書込電流）が矢印Ａの通り、信号線Ｙ₁〜Ｙ_nに流れ、画素回路Ｐ_i,jにおいては給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙ_jに向かった書込電流（書込電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（書込電流）の電流値を設定する。書込電流（書込電流）が流れている間、ｉ行目のＰ_i,1〜Ｐ_i,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ₁〜Ｙ_nに流れる書込電流（書込電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（書込電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（書込電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘ_iがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間では、供給線Ｚ_i及びそれに接続された給電配線９０の電位が駆動給電電圧ＶHとなり、有機ＥＬ素子２０の対向電極２０ｃの電位Ｖcomより高くなることによって、供給線Ｚ_i及びそれに接続された給電配線９０から駆動トランジスタ２３を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。

ＥＬディスプレイパネル１の別のアクティブマトリクス駆動方法は次のようになる。すなわち、図１４に示すように、発振回路によって給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに対してクロック信号を出力する。また、選択ドライバによって走査線Ｘ₁から走査線Ｘ_mへの順（走査線Ｘ_mの次は走査線Ｘ₁）にハイレベルのシフトパルスを順次出力することにより走査線Ｘ₁〜Ｘ_mを順次選択するが、選択ドライバが走査線Ｘ₁〜Ｘ_mの何れか１つにシフトパルスを出力している時には発振回路のクロック信号がローレベルになる。また、選択ドライバが各走査線Ｘ₁〜Ｘ_mを選択している時に、データドライバが書込電流である引抜電流（電流信号）を駆動トランジスタ２３のソース−ドレイン間を介して全信号線Ｙ₁〜Ｙ_nに流す。なお、対向電極２０ｃ及び給電配線９０の一定のコモン電位Ｖcom（例えば、接地＝０ボルト）に保たれている。

走査線Ｘ_iの選択期間においては、ｉ行目の走査線Ｘ_iにシフトパルスが出力されているから、スイッチトランジスタ２１及び保持トランジスタ２２がオン状態となる。各選択期間において、データドライバ側の電位は、給電配線９０，９０，…及び供給線Ｚ₁〜Ｚ_mに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Ｖcom以下に設定されている。したがってこの時、有機ＥＬ素子２０から信号線Ｙ₁〜Ｙ_nに流れることはないので図２に示すように、データドライバによって階調に応じた電流値の書込電流（引抜電流）が矢印Ａの通り、信号線Ｙ₁〜Ｙ_nに流れ、画素回路Ｐ_i,jにおいては給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間、スイッチトランジスタ２１のソース−ドレイン間を介して信号線Ｙ_jに向かった書込電流（引抜電流）が流れる。このように駆動トランジスタ２３のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流（引抜電流）の電流値を設定する。書込電流（引抜電流）が流れている間、ｉ行目のＰ_i,1〜Ｐ_i,nの各駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧は、それぞれ信号線Ｙ₁〜Ｙ_nに流れる書込電流（引抜電流）の電流値、つまり駆動トランジスタ２３のＶg−Ｉds特性の経時変化にかかわらず駆動トランジスタ２３のドレイン２３ｄ−ソース２３ｓ間を流れる書込電流（引抜電流）の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ２４にチャージされて、書込電流（引抜電流）の電流値が駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧のレベルに変換される。その後の発光期間では、走査線Ｘ_iがローレベルになり、スイッチトランジスタ２１及び保持トランジスタ２２がオフ状態となるが、オフ状態の保持トランジスタ２２によってキャパシタ２４の電極２４Ａ側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ２３のソース２３ｓの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電位差がそのまま維持される。この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線９０及び供給線Ｚ_iの電位が有機ＥＬ素子２０の対向電極２０ｃ及び給電配線９０の電位Ｖcomより高いハイレベルの間、より高電位の給電配線９０及び供給線Ｚ_iから駆動トランジスタ２３のソース−ドレイン間を介して有機ＥＬ素子２０に駆動電流が矢印Ｂの方向に流れ、有機ＥＬ素子２０が発光する。駆動電流の電流値は駆動トランジスタ２３のゲート２３ｇ−ソース２３ｓ間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流（引抜電流）の電流値に等しくなる。また発光期間において、いずれかの行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線９０及び供給線Ｚ_iの電位が対向電極２０ｃ及び給電配線９０の電位Ｖcom以下であるので、有機ＥＬ素子２０に駆動電流は流れず発光しない。

何れの駆動方法においても、スイッチトランジスタ２１は、駆動トランジスタ２３のソース２３ｓと信号線Ｙ_jとの間の電流のオン（選択期間）・オフ（発光期間）を行うものとして機能する。また、保持トランジスタ２２は、選択期間に駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間に電流が流れることができる状態にし、発光期間に駆動トランジスタ２３のゲート２３ｇに印加した電圧を保持するものとして機能する。そして、駆動トランジスタ２３は、発光期間中に供給線Ｚ_i及び給電配線９０がハイレベルになった時に、階調に応じた大きさの電流を有機ＥＬ素子２０に流して有機ＥＬ素子２０を駆動するものとして機能する。

以上のように、給電配線９０を流れる電流の大きさは一列の走査線Ｘ_iに接続されたｎ個の有機ＥＬ素子２０に流れる駆動電流の大きさの和になるので、ＶＧＡ以上の画素数で動画駆動するための選択期間に設定した場合、給電配線９０の寄生容量が増大してしまい、薄膜トランジスタのゲート電極又はソース、ドレイン電極のような薄膜ではｎ個の有機ＥＬ素子２０に書込電流（つまり駆動電流）を流すには抵抗が高すぎるが、本実施形態では、画素回路Ｐ_1,1〜Ｐ_m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層によって給電配線９０を構成しているので給電配線９０による電圧降下は小さくなり、短い選択期間であっても遅延なく十分に書込電流（引抜電流）を流すことができる。そして、給電配線９０を厚くすることで給電配線９０を低抵抗化したので、給電配線９０の幅を狭くすることができる。そのため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。

同様に、発光期間に共通配線９１に流れる駆動電流の大きさは、選択期間に給電配線９０に流れる書込電流（引抜電流）の大きさと同じなので、画素回路Ｐ_1,1〜Ｐ_m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層を対向電極２０ｃに接続しているので、配線９１を厚膜にすることができ、共通配線９１を低抵抗化することができ、さらに対向電極２０ｃ自体が薄膜化してより高抵抗になっても対向電極２０ｃの電圧を面内で一様にすることができる。従って、仮に全ての画素電極２０ａに同じ電位を印加した場合でも、どの有機ＥＬ層２０ｂの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。

また、ＥＬディスプレイパネル１をトップエミッション型として用いた場合、対向電極２０ｃをより薄膜化ことが可能なので、有機ＥＬ層２０ｂを発した光が対向電極２０ｃを透過中に減衰し難くなる。更に、平面視して水平方向に隣り合う画素電極２０ａの間に共通配線９１が設けられているため、画素開口率の減少を最小限に抑えることができる。

また、供給線Ｚ₁〜Ｚ_mが信号線Ｙ₁〜Ｙ_nの上層となるから、トランジスタアレイ基板５０、ＥＬディスプレイパネル１の製造過程において供給線Ｚ₁〜Ｚ_mを下地層として供給線Ｚ₁〜Ｚ_mに電圧を印加した状態でメッキ液に浸漬することによって、供給線Ｚ₁〜Ｚ_mに積層された給電配線９０を成長させることができる。

ここで、ＥＬディスプレイパネル１の画素をＷＸＧＡ（７６８×１３６６）としたときに、給電配線９０及び共通配線９１の望ましい幅、断面積を定義する。図１５は、各画素回路Ｐ_1,1〜Ｐ_m,nの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。

図１５において、縦軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流の電流値又は１つの有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流の電流値であり、横軸は１つの駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間の電圧（同時に１つの駆動トランジスタ２３のゲート２３ｇ−ドレイン２３ｄ間の電圧）である。図中、実線Ｉds maxは、最高輝度階調（最も明るい表示）のときの書込電流及び駆動電流であり、一点鎖線Ｉds midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Ｖpoは駆動トランジスタ２３の不飽和領域（線形領域）と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Ｖdsは駆動トランジスタ２３のソース２３ｓ−ドレイン２３ｄ間を流れる書込電流であり、破線ＩELは有機ＥＬ素子２０のアノード−カソード間を流れる駆動電流である。

ここで電圧ＶP1は、最高輝度階調時の駆動トランジスタ２３のピンチオフ電圧であり、電圧ＶP2は、駆動トランジスタ２３が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧ＶELmax（電圧ＶP4−電圧ＶP3）は有機ＥＬ素子２０が最高輝度階調の書込電流と電流値が等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。電圧ＶP2'は、駆動トランジスタ２３が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧（電圧ＶP4'−電圧ＶP3'）は有機ＥＬ素子２０が中間輝度階調の書込電流と電流値が等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。

駆動トランジスタ２３及び有機ＥＬ素子２０はいずれも飽和領域で駆動させるために、（給電配線９０の発光期間時の駆動給電電圧ＶH）から（共通配線９１の発光期間時の電圧Ｖcom）を減じた値ＶXは下記の式（２）を満たす。

ＶX＝Ｖpo＋Ｖth＋Ｖm＋ＶEL ……（２）

Ｖth（最高輝度時の場合ＶP2−ＶP1に等しい）は駆動トランジスタ２３の閾値電圧であり、ＶEL（最高輝度時の場合ＶELmaxに等しい）は有機ＥＬ素子２０のアノード−カソード間電圧であり、Ｖmは、階調に応じて変位する許容電圧である。

図から明らかなように、電圧ＶXのうち、輝度階調が高くなる程、トランジスタ２３のソース−ドレイン間に要する電圧（Ｖpo＋Ｖth）が高くなるとともに有機ＥＬ素子２０のアノード−カソード間に要する電圧ＶELが高くなる。したがって、許容電圧Ｖmは、輝度階調が高くなるほど低くなり、最小許容電圧ＶminはＶP3−ＶP2となる。

有機ＥＬ素子２０は低分子ＥＬ材料及び高分子ＥＬ材料にかかわらず一般的に経時劣化し、高抵抗化する。１００００時間後のアノード−カソード間電圧は初期時の１．４倍〜数倍程度になることが確認されている。つまり、電圧ＶELは、同じ輝度階調時でも時間が経つ程高くなる。このため、駆動初期時の許容電圧Ｖmが高い程長期間にわたって動作が安定するので、電圧ＶELが８Ｖ以上、より望ましくは１３Ｖ以上となるように電圧ＶXを設定している。

この許容電圧Ｖmには、有機ＥＬ素子２０の高抵抗化ばかりでなく、さらに、給電配線９０による電圧降下の分も含まれる。

給電配線９０の配線抵抗のために電圧降下が大きいとＥＬディスプレイパネル１の消費電力が著しく増大してしまうため、給電配線９０の電圧降下は１Ｖ以下に設定することが特に好ましい。１つの有機ＥＬ素子２０は、ＥＬディスプレイパネル１のパネルサイズが３２インチの場合、最大輝度階調に発光するときの電流値は約５．４μＡ〜６．８μＡ、４０インチの場合、８．５μＡ〜１１．０μＡに設定されている。

行方向の一つの画素の長さである画素幅Ｗpと、行方向の画素数（１３６６）と、左側の非画素領域における給電配線９０から配線端子９０ｂまでの延長部分と、右側の非画素領域における給電配線９０から配線端子９０ｃまでの延長部分と、を考慮した結果、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の全長はそれぞれ７０６．７ｍｍ、８９５．２ｍｍとなる。ここで、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLが広くなると、構造上有機ＥＬ層２０ｂの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線９０の幅ＷL及び共通配線９１の線幅ＷLはそれぞれ画素幅Ｗpの５分の１以下に抑えることが望ましい。このようなことを考慮すると、ＥＬディスプレイパネル１のパネルサイズが３２インチ、４０インチの場合、給電配線９０の線幅ＷL及び共通配線９１の線幅ＷLはそれぞれ３４μｍ以内、４４μｍ以内となる。また給電配線９０及び共通配線９１の最大膜厚Ｈmaxはアスペクト比を考慮すると、トランジスタ２１〜２３の最小加工寸法４μｍの１．５倍、つまり６μｍとなる。したがって給電配線９０及び共通配線９１の最大断面積Ｓmaxは３２インチ、４０インチで、それぞれ２０４μｍ²、２６４μｍ²となる。

このような３２インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１６に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは４．７Ω／ｃｍ以下に設定される必要がある。図１７に３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。なお、上述した給電配線９０及び共通配線９１の最大断面積Ｓmax時に許容される抵抗率は、３２インチで９．６μΩｃｍ、４０インチで６．４μΩｃｍとなる。

そして、４０インチのＥＬディスプレイパネル１について、最大電流が流れるように全点灯したときの給電配線９０及び共通配線９１のそれぞれの最大電圧降下を１Ｖ以下にするためには図１８に示すように、給電配線９０及び共通配線９１のそれぞれの配線抵抗率ρ／断面積Ｓは２．４Ω／ｃｍ以下に設定される必要がある。図１９に４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関関係を表す。

給電配線９０及び共通配線９１の故障により動作しなくなる故障寿命ＭＴＦは、下記の式（３）を満たす。

ＭＴＦ＝Ａ ｅｘｐ（Ｅａ／Ｋ_bＴ）／ρＪ² ……（３）

Ｅａは活性化エネルギー、Ｋ_bＴ＝８．６１７×１０―⁵ｅＶ、ρは給電配線９０及び共通配線９１の抵抗率、Ｊは電流密度である。

給電配線９０及び共通配線９１の故障寿命ＭＴＦは抵抗率の増大やエレクトロマイグレーションに律速する。給電配線９０及び共通配線９１をＡｌ系（Ａｌ単体或いはＡｌＴｉやＡｌＮｄ等の合金）に設定し、ＭＴＦが１００００時間、８５℃の動作温度で試算すると、電流密度Ｊは２．１×１０⁴Ａ／ｃｍ²以下にする必要がある。同様に給電配線９０及び共通配線９１をＣｕに設定すると、２．８×１０⁶Ａ／ｃｍ²以下にする必要がある。なおＡｌ合金内のＡｌ以外の材料はＡｌよりも低い抵抗率であることを前提としている。

これらのことを考慮して、３２インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１７から、５７μｍ²以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１７から、０．４３μｍ²以上必要になる。

そして４０インチのＥＬディスプレイパネル１では、全点灯状態で１００００時間に給電配線９０及び共通配線９１が故障しないようなＡｌ系の給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１９から、９２μｍ²以上必要になり、同様にＣｕの給電配線９０及び共通配線９１のそれぞれの断面積Ｓは、図１９から、０．６９μｍ²以上必要になる。

Ａｌ系の給電配線９０及び共通配線９１では、Ａｌ系の抵抗率が４．００μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは８５．１μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは２．５０μｍとなる。

またＡｌ系の給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは１６７μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは３．８０μｍとなる。

Ｃｕの給電配線９０及び共通配線９１では、Ｃｕの抵抗率が２．１０μΩｃｍとすると、３２インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが４．７Ω／ｃｍ以下なので、最小断面積Ｓminは４４．７μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは３４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．３１μｍとなる。

またＣｕの給電配線９０及び共通配線９１の４０インチのＥＬディスプレイパネル１では上述のように配線抵抗率ρ／断面積Ｓが２．４Ω／ｃｍ以下なので、最小断面積Ｓminは８７．５μｍ²となる。このとき上述のように給電配線９０及び共通配線９１の配線幅ＷLは４４μｍ以内なので給電配線９０及び共通配線９１の最小膜厚Ｈminは１．９９μｍとなる。

以上のことから、ＥＬディスプレイパネル１を正常且つ消費電力を低く動作させるには、給電配線９０及び共通配線９１での電圧降下を１Ｖ以下にした方が好ましく、このような条件にするには、給電配線９０及び共通配線９１がＡｌ系の３２インチのパネルでは、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜３４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＡｌ系の４０インチのパネルでは、給電配線９０及び共通配線９１がＡｌ系の場合、膜厚Ｈが３．８０μｍ〜６μｍ、幅ＷLが２７．８μｍ〜４４．０μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。

総じてＡｌ系の給電配線９０及び共通配線９１の場合、膜厚Ｈが２．５０μｍ〜６μｍ、幅ＷLが１４．１μｍ〜４４μｍ、抵抗率が４．０μΩｃｍ〜９．６μΩｃｍとなる。

同様に、給電配線９０及び共通配線９１がＣｕの３２インチのパネルでは、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜３４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなり、給電配線９０及び共通配線９１がＣｕの４０インチのパネルでは、給電配線９０及び共通配線９１がＣｕ系の場合、膜厚Ｈが１．９９μｍ〜６μｍ、幅ＷLが１４．６μｍ〜４４．０μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。

総じてＣｕの給電配線９０及び共通配線９１の場合、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。

したがって、給電配線９０及び共通配線９１としてＡｌ系材料又はＣｕを適用した場合、ＥＬディスプレイパネル１の給電配線９０及び共通配線９１は、膜厚Ｈが１．３１μｍ〜６μｍ、幅ＷLが７．４５μｍ〜４４μｍ、抵抗率が２．１μΩｃｍ〜９．６μΩｃｍとなる。

〔変形例１〕
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

また、上記実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。例えば、駆動トランジスタ２３がＰチャネル型の電界効果トランジスタの場合には、駆動トランジスタ２３のドレイン２３ｄが有機ＥＬ素子２０の画素電極２０ａに導通し、ソース２３ｓが供給線Ｚ_iに導通する。

〔変形例２〕
また、上記各実施形態では、一画素につき３つのトランジスタ２１〜２３が設けられているが、有機ＥＬ素子にソース又はドレインが直列に接続された駆動トランジスタを備え付けたＥＬディスプレイパネルであれば、トランジスタの数や電流駆動、電圧駆動の制限なく本発明を適用することができる。

〔変形例３〕
また、上記各実施形態では、トランジスタ２１〜２３がＮチャネル型の電界効果トランジスタとして説明を行った。トランジスタ２１〜２３がＰチャネル型の電界効果トランジスタであっても良い。その場合、図２の回路構成では、トランジスタ２１〜２３のソース２１ｓ，２２ｓ，２３ｓとトランジスタ２１〜２３のドレイン２１ｄ，２２ｄ，２３ｄの関係が逆になる。また各信号のハイレベルローレベルが逆転する。

〔変形例４〕
また上記各実施形態では、各保持トランジスタ２２のドレイン２２ｄは供給線Ｚ₁〜Ｚ_mのいずれかに接続されているが、これに限らず、各画素回路Ｐ_i,1，Ｐ_i,2，Ｐ_i,3，……Ｐ_i,nの保持トランジスタ２２のドレイン２２ｄを走査線Ｘ_iに接続するようにしてもよい。

〔変形例５〕
また上記各実施形態では書込電流となる書込給電電圧ＶL及び駆動電流となる駆動給電電圧ＶHを、給電配線９０に配線端子９０ｂ、９０ｃの両方から供給して給電配線９０の電圧降下を低くしたが、電圧降下が高くてもよい設計であれば配線端子９０ｂ、９０ｃのいずれか片方のみから供給するようにしてもよい。

〔変形例６〕
また上記各実施形態では、トランジスタ２１〜２３がアモルファスシリコントランジスタであったが、これに限らずポリシリコンであってもよい。
また上記変形例を複数組み合わせてもよい。

ＥＬディスプレイパネル１の回路構成を絶縁基板２とともに示した図面である。 ＥＬディスプレイパネル１の画素回路Ｐ_i,jの等価回路図である。 ＥＬディスプレイパネル１の画素回路Ｐ_i,jの電極を示した平面図である。 ＥＬディスプレイパネル１の画素回路Ｐ_i,jの電極を示した平面図である。 図３に示されたV−V線の矢視断面図である。 図３に示されたVI−VI線の矢視断面図である。 図３に示されたVII−VII線の矢視断面図である。 図３に示されたVIII−VIII線の矢視断面図である。 ゲートレイヤーをパターニングした状態の平面図である。 ドレインレイヤーをパターニングした状態の平面図である。 パターニングしたゲートレイヤーにドレインレイヤーを重ねた状態の平面図である。 ＥＬディスプレイパネル１の有機ＥＬ層のレイアウトを示す略平面図である。 ＥＬディスプレイパネル１の駆動方法を説明するためのタイミングチャートである。 ＥＬディスプレイパネル１の別の駆動方法を説明するためのタイミングチャートである。 各画素回路Ｐ_1,1〜Ｐ_m,nの駆動トランジスタ２３及び有機ＥＬ素子２０の電流−電圧特性を示すグラフである。 ３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。 ３２インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。 ４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの最大電圧降下と配線抵抗率ρ／断面積Ｓの相関を示すグラフである。 ４０インチのＥＬディスプレイパネル１の給電配線９０及び共通配線９１のそれぞれの断面積と電流密度の相関を示すグラフである。

符号の説明

１ ＥＬディスプレイパネル
２ 絶縁基板
２０ａ 画素電極
２０ｂ 有機ＥＬ層
２０ｃ 対向電極
２１ スイッチトランジスタ
２２ 保持トランジスタ
２３ 駆動トランジスタ
２１ｄ、２２ｄ、２３ｄ ドレイン
２１ｓ、２２ｓ、２３ｓ ソース
２１ｇ、２２ｇ、２３ｇ ゲート
３１ ゲート絶縁膜
５０ トランジスタアレイ基板
９０ 給電配線
９２、９３、９４、９５ コンタクトホール
Ｘ₁〜Ｘ_m 走査線
Ｙ₁〜Ｙ_n 信号線
Ｚ₁〜Ｚ_m 供給線

Claims (14)

1. 基板と、
   前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
   前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された複数の信号線と、
   前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
   前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
   画素電極と、前記画素電極に成膜された発光層と、前記発光層を被覆し、前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極と、を有する発光素子と、
   を備えることを特徴とするトランジスタアレイ基板。
2. 前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するよう配列された複数の走査線を更に備えることを特徴とする請求項１に記載のトランジスタアレイ基板。
3. 前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数のスイッチトランジスタを更に備え、
   前記複数の駆動トランジスタのソースとドレインのうちの他方が前記複数のスイッチトランジスタのソースとドレインのうちの一方にそれぞれ導通し、
   前記複数のスイッチトランジスタのゲートが、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通し、
   前記複数のスイッチトランジスタのソースとドレインのうちの他方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記信号線に導通していることを特徴とする請求項２に記載のトランジスタアレイ基板。
4. 前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間に前記ゲート絶縁膜が介在する複数の保持トランジスタを更に備え、
   前記複数の保持トランジスタのソースとドレインのうちの一方が、前記ゲート絶縁膜に形成されたコンタクトホールを介して前記複数の駆動トランジスタのゲートにそれぞれ導通し、
   前記複数の保持トランジスタのソースとドレインのうちの他方が前記供給線又は前記走査線に導通し、
   前記複数の保持トランジスタのゲートが前記ゲート絶縁膜に形成されたコンタクトホールを介して前記走査線に導通していることを特徴とする請求項２又は３に記載のトランジスタアレイ基板。
5. 前記給電配線に接続され、前記画素電極の元となる導電性膜をエッチングすることによって画素電極とともにパターニングされた導電性ラインをさらに備えることを特徴とする請求項１から４のいずれか一項に記載のトランジスタアレイ基板。
6. 前記供給線を介して前記駆動トランジスタのゲート−ソース間に書込電流を流すデータドライバを設けたことを特徴とする請求項１から５のいずれか一項に記載のトランジスタアレイ基板。
7. 前記走査線を選択して前記スイッチトランジスタをオンする選択ドライバを設けたことを特徴とする請求項３に記載のトランジスタアレイ基板。
8. 前記給電配線に接続され、選択期間に前記給電配線介して前記駆動トランジスタに書込電流を流すための書込給電電圧を印加し、前記選択期間に前記駆動トランジスタのゲート−ソース間に保持された電圧にしたがって発光期間に前記駆動トランジスタを介して発光素子に駆動電流を流すための駆動給電電圧を印加する給電ドライバを設けたことを特徴とする請求項１から７のいずれか一項に記載のトランジスタアレイ基板。
9. 前記給電配線の膜厚が１．３１〜６μｍであることを特徴とする請求項１から８の何れか一項に記載のトランジスタアレイ基板。
10. 前記給電配線の幅が７．４５〜４４μｍであることを特徴とする請求項１から９の何れか一項に記載のトランジスタアレイ基板。
11. 前記給電配線の抵抗率が２．１〜９．６μΩｃｍであることを特徴とする請求項１から１０の何れか一項に記載のトランジスタアレイ基板。
12. 基板と、
    前記基板上にマトリクス状に配列され、ゲートとソース・ドレインとの間にゲート絶縁膜が介在する複数の駆動トランジスタと、
    前記複数の駆動トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された複数の信号線と、
    前記複数の駆動トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記複数の信号線と交差するように配列され、駆動トランジスタのソースとドレインのうちの一方に導通した複数の供給線と、
    前記複数の供給線に沿って前記複数の供給線にそれぞれ積層された複数の給電配線と、
    前記複数の駆動トランジスタのソースとドレインの他方にそれぞれ導通した複数の画素電極と、
    前記複数の画素電極それぞれに成膜された複数の発光層と、
    前記複数の発光層を被覆し、前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極と、
    を備えることを特徴とするディスプレイパネル。
13. 前記複数のトランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜を介して前記複数の信号線と交差するよう配列された複数の走査線を更に備えることを特徴とする請求項１２に記載のディスプレイパネル。
14. 基板と、
    前記基板上に設けられ、ゲートとソース・ドレインとの間にゲート絶縁膜が介在するトランジスタと、
    前記トランジスタのゲートとともにパターニングされ、前記基板上において前記ゲート絶縁膜の下方に位置し且つ所定の方向に延在するように配列された信号線と、
    前記トランジスタのソース・ドレインとともにパターニングされ、前記ゲート絶縁膜の上方に位置し且つ前記ゲート絶縁膜を介して前記信号線と交差するように配列され、前記トランジスタのソースとドレインのうちの一方に導通した供給線と、
    前記供給線に沿って前記供給線に積層された給電配線と、
    前記信号線との間に前記ゲート絶縁膜が介在するように前記信号線と重なる対向電極を有し、前記トランジスタのソースとドレインの他方に接続された発光素子と、
    を備えることを特徴とするディスプレイパネル。

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