JP4941572B2 - 半導体装置及び発光装置並びに電子機器 - Google Patents

半導体装置及び発光装置並びに電子機器 Download PDF

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Description

本発明は、半導体装置及び発光装置並びに電子機器に関し、特に、絶縁性の基板上に逆スタガ構造を有する薄膜トランジスタを備えた半導体装置、及び、該半導体装置を適用した発光装置、並びに、該発光装置を実装した電子機器に関する。
近年、携帯電話やデジタルカメラ等の携帯機器をはじめ、テレビジョンやパーソナルコンピュータ等の電子機器のディスプレイやモニタとして、液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）ディスプレイ、プラズマディスプレイ等の薄型ディスプレイが多用されている。このような薄型ディスプレイにおいては、一般に、アクティブマトリクス駆動方式が適用されており、その表示パネルや駆動ドライバとして、一般に、ガラス等の絶縁性の基板上に、シリコン薄膜をチャネル層として用いた薄膜トランジスタ素子を備えたパネル構造が用いられている。
絶縁性の基板上に設けられる薄膜トランジスタとしては、種々の素子構造が知られている。例えば特許文献１等には、半導体層の下層側にゲート電極が配置されるとともに、半導体層のチャネル層となる領域上を被覆するように形成されたチャネル保護層を介して、ソース、ドレイン電極が設けられたチャネルストッパー型の逆スタガ構造（又はボトムゲート構造）を有する薄膜トランジスタが記載されている。また、例えば特許文献２等には、このような逆スタガ構造（又はボトムゲート構造）を有する薄膜トランジスタにおいては、半導体層上にソース、ドレイン電極をパターニング形成する際に、チャネル保護層に対するソース、ドレイン電極のアライメントずれが生じることが記載されている。
特開平１０−２８９９１０号公報 特開２００１−２６４８１８号公報
上述したような逆スタガ構造を有する薄膜トランジスタにおいて、チャネル保護層に対するソース、ドレイン電極のアライメントずれが生じると、薄膜トランジスタのオン電流にばらつきが生じる。そのため、このような薄膜トランジスタを、上述した薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、表示画質の劣化や製品歩留まりの低下を招くという問題を有している。
より具体的には、電流駆動型の発光素子（例えば有機ＥＬ素子）と、該発光素子を発光駆動させるための駆動素子とを有する画素において、駆動素子として薄膜トランジスタを適用した場合、上記のアライメントずれにより発光素子に供給される発光駆動電流の電流値にばらつきが生じるため、画素を所望の輝度階調で発光動作させることができなくなる。そのため、例えば複数の画素（発光素子）を２次元配列した表示パネルを備えたディスプレイにおいては、画面全体を均一な輝度で発光させることができなくなり、表示画質の劣化や製品歩留まりの低下を招くという問題を有していた。なお、アライメントずれに起因する薄膜トランジスタのオン電流特性の劣化の問題については、後述する実施形態において詳しく説明する。
そこで、本発明は、上述した問題点に鑑み、ソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制することができる半導体装置を提供することを目的とする。また、本発明は、良好な表示画質を有するとともに、製品の歩留まりを向上させることができる発光装置、並びに、該発光装置を実装した電子機器を提供することを目的とする。
請求項１記載の発明に係る半導体装置は、基板上の一の方向に隣接して設けられ、ソース電極、ドレイン電極、ゲート電極及び半導体層を有し、前記ソース電極と前記ドレイン電極とが前記一の方向に直交する二の方向に設けられた２つのトランジスタと、前記２つのトランジスタの各々の前記ソース電極同士を接続する第１の接続配線と、前記２つのトランジスタの各々の前記ドレイン電極同士を接続する第２の接続配線と、を備え、前記２つのトランジスタの各々の前記ソース電極と前記ドレイン電極との前記２の方向における配列順序が互いに逆であり、前記２つのトランジスタの各々の前記ゲート電極は、前記一の方向に延在して形成された単一のゲート電極により形成され、前記第１の接続配線及び前記第２の接続配線は、前記単一のゲート電極の上部以外の位置に設けられていることを特徴とする。
請求項２記載の発明は、請求項１記載の半導体装置において、前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする。
請求項３記載の発明は、請求項２記載の半導体装置において、前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の導電層を有していることを特徴とする。
請求項４記載の発明は、請求項２記載の半導体装置において、前記第１の接続配線及び前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有していることを特徴とする。
請求項５記載の発明は、請求項２記載の半導体装置において、前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記ソース電極又は前記ドレイン電極の一部と平面的に重なるように配置されて、該ソース電極又は前記ドレイン電極と電気的に接続される第１の導電層と、該第１の導電層に電気的に接続され、該第１の導電層は異なる層の第２の導電層と、を有することを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載の半導体装置において、前記２つのトランジスタは、各々のチャネル幅が同一に形成されていることを特徴とする。
請求項７記載の発明は、請求項１乃至６のいずれかに記載の半導体装置において、前記２つのトランジスタは、逆スタガ構造の薄膜トランジスタであることを特徴とする。
請求項８記載の発明に係る発光装置は、発光素子と、該発光素子を駆動するための駆動素子とを有する複数の画素が、基板上に配列された発光パネルと、前記発光パネルに配列された前記画素を所定の輝度階調で発光動作させる駆動回路と、を備え、前記駆動素子は、基板上の一の方向に隣接して設けられ、ソース電極、ドレイン電極、ゲート電極及び半導体層を有し、前記ソース電極と前記ドレイン電極とが前記一の方向に直交する二の方向に設けられた２つのトランジスタと、前記２つのトランジスタの各々の前記ソース電極同士を接続する第１の接続配線と、前記２つのトランジスタの各々の前記ドレイン電極同士を接続する第２の接続配線と、を備え、前記２つのトランジスタの各々の前記ソース電極と前記ドレイン電極との前記２の方向における配列順序が互いに逆であり、前記２つのトランジスタの各々の前記ゲート電極は、前記一の方向に延在して形成された単一のゲート電極により形成され、前記第１の接続配線及び前記第２の接続配線は、前記単一のゲート電極の上部以外の位置に設けられ、前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする。
請求項９記載の発明は、請求項８記載の発光装置において、前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする。
請求項１０記載の発明は、請求項９記載の発光装置において、前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の導電層を有していることを特徴とする。
請求項１１記載の発明は、請求項９記載の発光装置において、前記第１の接続配線及び前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有していることを特徴とする。
請求項１２記載の発明は、請求項９記載の発光装置において、前記第１の接続配線又は前記第２の接続配線のうち、いずれか一方は、前記ソース電極又は前記ドレイン電極の一部と平面的に重なるように配置されて、該ソース電極又は前記ドレイン電極と電気的に接続される第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有することを特徴とする。
請求項１３記載の発明は、請求項１２に記載の発光装置において、前記第１の導電層は、前記駆動回路に接続された信号線と同じ導電層からなることを特徴とする。
請求項１４記載の発明は、請求項８乃至１３のいずれかに記載の発光装置において、前記２つのトランジスタは、各々のチャネル幅が同一に形成されていることを特徴とする。
請求項１５記載の発明は、請求項８乃至１４のいずれかに記載の発光装置において、前記２つのトランジスタは、逆スタガ構造の薄膜トランジスタであることを特徴とする。
請求項１６記載の発明に係る電子機器は、請求項８乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする。
本発明によれば、ソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制することができる。また、本発明によれば、良好な表示画質のディスプレイを実現することができるとともに、製品の歩留まりを向上させることができる。
本発明に係る半導体装置の基本構造の一構成例を示す概略構成図である。 本構成例に係る半導体装置に適用されるトランジスタの等価回路を示す図である。 本発明に係る半導体装置の比較例を示す概略構成図である。 比較例に係る薄膜トランジスタにおけるアライメントずれを説明するための図である。 薄膜トランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流のばらつきとの関係を示す図である。 本発明の構成例に係るトランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流のばらつきとの関係を示す図（その１）である。 本発明の構成例に係るトランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流のばらつきとの関係を示す図（その２）である。 本発明の構成例に係るトランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流のばらつきとの関係を示す図（その３）である。 本発明の構成例と比較例における、ソース、ドレイン電極のアライメントずれ量に対するドレイン電流の比較結果を示す図である。 本発明に係る半導体装置が適用される表示装置の第１の実施形態を示す概略構成図である。 第１の実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。 第１の実施形態に係る表示装置に適用される画素の要部断面図である。 本発明に係る半導体装置が適用される表示装置の第２の実施形態を示す概略構成図である。 本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。 本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。 本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。 本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
以下、本発明に係る半導体装置及び発光装置並びに電子機器について、実施の形態を示して詳しく説明する。
＜半導体装置＞
まず、本発明に係る半導体装置の基本構造について、図面を参照して説明する。
図１は、本発明に係る半導体装置の基本構造の一例（以下、「構成例」と記す）を示す概略構成図である。図１（ａ）は、本構成例に係る半導体装置の概略平面図である。ここで、図１（ａ）に示す平面図においては、説明の都合上、図面左右方向をｘ方向とし、図面上下方向をｙ方向と表記する（以下同じ）。図１（ｂ）は、図１（ａ）に示した平面レイアウトを有する半導体装置におけるＩＡ−ＩＡ線（本明細書においては図１（ａ）中に示したローマ数字の「１」に対応する記号として便宜的に「Ｉ」を用いる。）に沿った断面を示す。なお、図１においては、半導体装置に適用されるトランジスタの電極を中心に示し、外部との接続配線や、配線層間の絶縁膜等を省略する。図２は、本構成例に係る半導体装置に適用されるトランジスタの等価回路を示す図である。
図１（ａ）、（ｂ）に示すように、本構成例に係る半導体装置に適用されるトランジスタＴＦＴは、絶縁性の基板１１上に隣接して設定されたトランジスタ形成領域Ｒta、Ｒtbの各々に、チャネルストッパー型の逆スタガ構造を有する薄膜トランジスタＴｒＡ、ＴｒＢが設けられている。これらの薄膜トランジスタＴｒＡ、ＴｒＢは、絶縁性の基板１１上の特定の方向（図１（ａ）では図面上下方向であるｙ方向）に延在して形成された単一のゲート電極Ｔｒｇを兼用した素子構造を有している。
薄膜トランジスタＴｒＡは、図１（ａ）、（ｂ）に示すように、ゲート電極Ｔｒｇと、ゲート絶縁膜１２と、半導体層ＳＭＣと、チャネル保護層ＢＬａと、不純物層ＯＨＭと、ソース電極Ｔｒas、及び、ドレイン電極Ｔｒadと、を有している。また、薄膜トランジスタＴｒＢも、薄膜トランジスタＴｒＡと同様の断面構造からなり、ゲート電極Ｔｒｇと、ゲート絶縁膜１２と、半導体層ＳＭＣと、チャネル保護層ＢＬｂと、不純物層ＯＨＭと、ソース電極Ｔｒbs、及び、ドレイン電極Ｔｒbdと、を有している。
ゲート電極Ｔｒｇは、絶縁性の基板１１の一面側に設けられ、ゲート絶縁膜１２に被覆されている。チャネル領域となる半導体層ＳＭＣは、各々、ゲート絶縁膜１２を介して、ゲート電極Ｔｒｇ上のトランジスタ形成領域Ｒta、Ｒtbに対応する領域に設けられている。チャネル保護層ＢＬａ、ＢＬｂは、各半導体層ＳＭＣ上に設けられている。ソース電極Ｔｒas及びドレイン電極Ｔｒadは、一部がチャネル保護層ＢＬａ上に延在し、当該チャネル保護層ＢＬａを挟んで対向するように設けられている。また、ソース電極Ｔｒbs及びドレイン電極Ｔｒbdも、一部がチャネル保護層ＢＬｂ上に延在し、当該チャネル保護層ＢＬｂを挟んで対向するように設けられている。ソース電極Ｔｒas及びドレイン電極Ｔｒadと半導体層ＳＭＣの間、及び、ソース電極Ｔｒbs及びドレイン電極Ｔｒbdと半導体層ＳＭＣの間には、各々、不純物層ＯＨＭが設けられている。また、このような薄膜トランジスタＴｒＡ、ＴｒＢを含む基板１１上には、外的環境による腐食や損傷から保護するための保護絶縁膜１３が被覆形成されている。
ここで、薄膜トランジスタＴｒＡのソース電極Ｔｒas及びドレイン電極Ｔｒadのｙ方向の寸法（すなわち、薄膜トランジスタＴｒＡのチャネル幅）Ｗcaと、薄膜トランジスタＴｒＢのソース電極Ｔｒbs及びドレイン電極Ｔｒbdのｙ方向の寸法（すなわち、薄膜トランジスタＴｒＢのチャネル幅）Ｗcbは、同一になるように設定されている（Ｗca＝Ｗcb）。また、薄膜トランジスタＴｒＡのソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、薄膜トランジスタＴｒＢのソース電極Ｔｒbs及びドレイン電極Ｔｒbdは、いずれも同層に設けられ、基板１１上に成膜された単一のソース、ドレインメタル層をパターニングすることによって、同じ工程で一括して形成される。また、各半導体層ＳＭＣは、薄膜トランジスタＴｒＡにおいては、例えば、チャネル保護層ＢＬａとソース電極Ｔｒas及びドレイン電極Ｔｒadからなるトランジスタ形成領域Ｒtaの平面形状に整合するように形成され、また、薄膜トランジスタＴｒＢにおいては、チャネル保護層ＢＬｂとソース電極Ｔｒbs及びドレイン電極Ｔｒbdからなるトランジスタ形成領域Ｒtbの平面形状に整合するように形成されている。
そして、本構成例に係る半導体装置に適用されるトランジスタＴＦＴにおいては、図１（ａ）に示すように、薄膜トランジスタＴｒＡのソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、薄膜トランジスタＴｒＢのソース電極Ｔｒbs及びドレイン電極Ｔｒbdが、薄膜トランジスタＴｒＡ、ＴｒＢに兼用されるゲート電極Ｔｒｇ（又は、各チャネル保護層ＢＬａ、ＢＬｂ）の幅方向（ｘ方向）の中心線ＣＬ（図１（ｂ）においては断面の中心線）を基準にして逆の位置に配置されるように形成されている。すなわち、図１（ａ）に示すように、薄膜トランジスタＴｒＡにおいては、中心線ＣＬ（又はゲート電極Ｔｒｇ及びチャネル保護層ＢＬａ）に対して図面左方側にソース電極Ｔｒasが設けられ、図面右方側にドレイン電極Ｔｒadが設けられている。一方、薄膜トランジスタＴｒＢにおいては、中心線ＣＬ（又はゲート電極Ｔｒｇ及びチャネル保護層ＢＬｂ）に対して図面右方側にソース電極Ｔｒbsが設けられ、図面左方側にドレイン電極Ｔｒbdが設けられている。
加えて、本構成例に係る半導体装置に適用されるトランジスタＴＦＴにおいては、薄膜トランジスタＴｒＡのソース電極Ｔｒasと薄膜トランジスタＴｒＢのソース電極Ｔｒbsが接続配線ＬＮｓを介して接続されている。ここで、接続配線ＬＮｓは、ソース電極Ｔｒas及びＴｒbsと一体的に設けられ、基板１１上に成膜された単一のソース、ドレインメタル層をパターニングして、ソース電極Ｔｒas及びＴｒbsと同じ工程で形成された第１の導電層と、ソース電極Ｔｒas、Ｔｒbsとは異なる層の導電層からなり、コンタクトホールＣＨsa、ＣＨsbを介して、各々、上記第１の導電層に接続されている第２の導電層と、を有して構成されている。接続配線ＬＮｓの第２の導電層は、例えば上述したゲート電極Ｔｒｇと同層に設けられ、基板１１上に成膜された単一のゲートメタル層をパターニングすることによって、ゲート電極Ｔｒｇと同じ工程で一括して形成される。また、接続配線ＬＮｓは、図１（ａ）に示すように、基板１１上に設定されたトランジスタ形成領域Ｒta、Ｒtbの外部であって、ゲート電極Ｔｒｇに平面視して重ならない位置に設けられ、薄膜トランジスタＴｒＡのソース電極Ｔｒasと薄膜トランジスタＴｒＢのソース電極Ｔｒbsが、トランジスタ形成領域Ｒta、Ｒtbの外部で接続されている。
また、薄膜トランジスタＴｒＡのドレイン電極Ｔｒadと薄膜トランジスタＴｒＢのドレイン電極Ｔｒbdは、接続配線ＬＮｄを介して接続されている。ここで、接続配線ＬＮｄは、ドレイン電極Ｔｒad及びＴｒbdと一体的に設けられ、基板１１上に成膜された単一のソース、ドレインメタル層をパターニングすることによって、ソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、ソース電極Ｔｒbs及びドレイン電極Ｔｒbdと同じ工程で、一体的に形成された導電層により形成されている。また、接続配線ＬＮｄは、図１（ａ）に示すように、基板１１上に設定されたトランジスタ形成領域Ｒta、Ｒtbの外部であって、ゲート電極Ｔｒｇに平面視して重ならない位置に設けられ、薄膜トランジスタＴｒＡのドレイン電極Ｔｒadと薄膜トランジスタＴｒＢのドレイン電極Ｔｒbdが、トランジスタ形成領域Ｒta、Ｒtbの外部で接続されている。
そして、上述したような素子構造を有するトランジスタＴＦＴは、例えば図２（ａ）、（ｂ）に示すような等価回路により表すことができる。すなわち、本構成例に係るトランジスタＴＦＴは、薄膜トランジスタＴｒＡと薄膜トランジスタＴｒＢが並列に接続されるとともに、ゲート電極Ｔｒｇが共通に接続された回路構成を有しているので、実質的に両者のチャネル幅Ｗca、Ｗcbを合計したチャネル幅Ｗca＋Ｗcbを有する薄膜トランジスタと同等の駆動能力を有している。
なお、上述した構成例においては、薄膜トランジスタＴｒＡのソース電極Ｔｒasと薄膜トランジスタＴｒＢのソース電極Ｔｒbsとを接続するための接続配線ＬＮｓが、ソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、ソース電極Ｔｒbs及びドレイン電極Ｔｒbdとは別の配線層からなり、かつ、トランジスタ形成領域Ｒta、Ｒtbの外部に設けられている場合について説明した。しかしながら、本発明に係る半導体装置に適用されるトランジスタは、上述した構成例に示した素子構造に限定されるものではない。すなわち、薄膜トランジスタＴｒＡのドレイン電極Ｔｒadと薄膜トランジスタＴｒＢのドレイン電極Ｔｒbdとを接続するための接続配線ＬＮｄもソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、ソース電極Ｔｒbs及びドレイン電極Ｔｒbdとは別の導電層からなり、かつ、トランジスタ形成領域Ｒta、Ｒtbの外部に設けられている導電層を有して構成されているものであってもよい。
要するに、本発明に係る半導体装置に適用されるトランジスタは、少なくとも、薄膜トランジスタＴｒＡとＴｒＢのソース電極同士、又は、ドレイン電極同士のいずれか一方が、ソース、ドレインメタル層以外の導電層を介して相互に接続されているものであればよい。したがって、上述した構成例に示したような薄膜トランジスタＴｒＡとＴｒＢのソース電極同士を接続するための接続配線ＬＮｓ、及び、ドレイン電極同士を接続するための接続配線ＬＮｄの少なくとも一方が、ソース、ドレインメタル層以外の導電層、例えばソース、ドレインメタル層の上層に設けられた導電層に接続されているものや、当該上層の導電層であるものであってもよい。なお、このような素子構造の構成例は、後述する発光素子への適用例において詳しく説明する。
（作用効果の検証）
次に、上述した半導体装置（トランジスタ）における作用効果について、比較例を示して詳しく説明する。
ここでは、本発明に係る半導体装置の比較例として、一般的なチャネルストッパー型の逆スタガ構造を有する薄膜トランジスタを示して、アライメントずれによる影響を検証した後、本発明に係る半導体装置（トランジスタ）の作用効果の優位性について説明する。
図３は、本発明に係る半導体装置の比較例を示す概略構成図である。図３（ａ）は、比較例に係る半導体装置（薄膜トランジスタ）の概略平面図である。図３（ｂ）は、図３（ａ）に示した平面レイアウトを有する半導体装置（薄膜トランジスタ）におけるIIIＢ−IIIＢ線（本明細書においては図３（ａ）中に示したローマ数字の「３」に対応する記号として便宜的に「III」を用いる。）に沿った断面を示す。ここで、図１と同等の構成については同一の符号を付して説明を簡略化する。
本発明に係る半導体装置の比較例は、図３（ａ）、（ｂ）に示すように、絶縁性の基板１１上に、周知のチャネルストッパー型の逆スタガ構造を有する薄膜トランジスタＴｒＣが設けられている。このような薄膜トランジスタＴｒＣにおいては、半導体層ＳＭＣ上に形成されたチャネル保護層ＢＬｃの両端部上に、不純物層ＯＨＭを介してソース電極Ｔｒcs及びドレイン電極Ｔｒcdが延在して設けられた構成を有している。すなわち、比較例に係る薄膜トランジスタＴｒＣにおいては、チャネル保護層ＢＬｃの両端部において、ソース電極Ｔｒcs及びドレイン電極Ｔｒcdとチャネル保護層ＢＬｃがオーバーラップする（平面的に重なる）ように形成されている。このような薄膜トランジスタＴｒＣの素子構造は、例えば上述した特許文献１、２等にも開示されている。ここで、本発明に係るトランジスタＴＦＴとの比較のため、薄膜トランジスタＴｒＣのチャネル幅Ｗccは、薄膜トランジスタＴｒＡ及びＴｒＢのチャネル幅Ｗca、Ｗcbの合計に設定されているものとする（Ｗcc＝Ｗca＋Ｗcb）。すなわち、薄膜トランジスタＴｒＡとＴｒＢからなるトランジスタＴＦＴと、薄膜トランジスタＴｒＣは同等の駆動能力を有しているものとする。
図４は、比較例に係る薄膜トランジスタにおけるアライメントずれを説明するための図である。図４（ａ）〜（ｃ）は、比較例に係る薄膜トランジスタにおけるチャネル保護層ＢＬｃとソース、ドレイン電極Ｔｒcs、Ｔｒcdとのオーバーラップ（平面的な重なり）の状態を説明するための概略平面図であり、図４（ｄ）は、チャネル保護層ＢＬｃとソース、ドレイン電極Ｔｒcs、Ｔｒcdとのオーバーラップの状態に対する薄膜トランジスタＴｒＣの素子特性（Ｖｇ−Ｉｄ特性）の変化を示す図である。なお、図４（ａ）〜（ｃ）においては、チャネル保護層ＢＬｃとソース、ドレイン電極Ｔｒcs、Ｔｒcdとがオーバーラップする領域を、便宜的に太枠で示した。
図３に示した周知の薄膜トランジスタＴｒＣにおいて、ソース電極Ｔｒcs及びドレイン電極Ｔｒcdを形成する際には、一般にフォトリソグラフィ法が用いられる。また、製造工程における基板１１への物理的、化学的処理等により僅かな反りや変形が生じる。そのため、図４（ａ）〜（ｃ）に示すように、ゲート電極Ｔｒｇ又はチャネル保護層ＢＬｃに対してソース、ドレイン電極Ｔｒcs、Ｔｒcdが上下左右にずれて形成されるアライメントずれが生じることが知られている。なお、図４（ａ）〜（ｃ）においては、説明の簡素化するために、ゲート電極Ｔｒｇ又はチャネル保護層ＢＬｃに対するソース、ドレイン電極Ｔｒcs、Ｔｒcdが、図面左右方向にずれた場合を示した。
そして、このようなソース、ドレイン電極Ｔｒcs、Ｔｒcdのアライメントずれが生じた場合の薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）との関係は、図４（ｄ）のように示される。なお、ここでは、ｎチャネル型のアモルファスシリコン薄膜トランジスタ（n-ch ＴＦＴ）において、チャネル比Ｗ／Ｌ＝１０、ドレイン、ソース間電圧Ｖds＝１０Ｖに設定した場合の、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係を示した。また、図４（ｄ）においては、素子特性の挙動を明確化するために縦軸のドレイン電流Ｉｄをログスケールで示した。
図４（ｂ）に示すように、アライメントずれが生じていない薄膜トランジスタＴｒＣの素子特性（Ｖｇ−Ｉｄ特性）の挙動は、図４（ｄ）の特性線ＳＰｂに示すように、ゲート電圧Ｖｇ＝０Ｖを境界にして、正の電圧側であるオン領域でドレイン電流Ｉｄが例えば１．０Ｅ−０６Ａ程度の電流値を示し、また、負の電圧側であるオフ領域で例えば１．０Ｅ−１２Ａ程度の電流値を示す。
一方、図４（ａ）に示したように、ソース、ドレイン電極Ｔｒcs、Ｔｒcdがチャネル保護層ＢＬｃに対して図面左方向、すなわち、ソース電極Ｔｒcs側のオーバーラップ寸法が小さく、かつ、ドレイン電極Ｔｒcd側のオーバーラップ寸法が大きくなる方向に、アライメントずれを生じた場合には、図４（ｄ）の特性線ＳＰａに示すように、薄膜トランジスタＴｒＣの素子特性は、ゲート電圧Ｖｇが正の電圧側であるオン領域で、ドレイン電流（オン電流）Ｉｄの電流値が上記特性線ＳＰｂに比較して大きくなる傾向を示す。一方、図４（ｃ）に示したように、ソース、ドレイン電極Ｔｒcs、Ｔｒcdがチャネル保護層ＢＬｃに対して図面右方向、すなわち、ソース電極Ｔｒcs側のオーバーラップ寸法が大きく、かつ、ドレイン電極Ｔｒcd側のオーバーラップ寸法が小さくなる方向に、アライメントずれを生じた場合には、図４（ｄ）の特性線ＳＰｃに示すように、薄膜トランジスタＴｒＣの素子特性は、オン領域でドレイン電流（オン電流）Ｉｄの電流値が上記特性線ＳＰｂに比較して小さくなる傾向を示す。
このように、ソース、ドレイン電極Ｔｒcs、Ｔｒcdがチャネル保護層ＢＬｃ（又はゲート電極Ｔｒｇ）に対して図面左右方向にずれることによりドレイン電流（オン電流）Ｉｄが増減することになる。このような薄膜トランジスタＴｒＣを、例えば、電流駆動型の発光素子である有機ＥＬ素子の駆動トランジスタとして適用して、当該有機ＥＬ素子と駆動トランジスタを有する画素を、大面積の表示パネルに配列し、当該表示パネルの面内で均一な発光を行わせる場合、駆動トランジスタ（薄膜トランジスタ）のオン電流のばらつきを厳密に制御する必要がある。
ここで、ソース、ドレイン電極Ｔｒcs、Ｔｒcdのアライメントずれ量とドレイン電流（オン電流）Ｉｄのばらつきとの関係について検証する。
図５は、薄膜トランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流のばらつきとの関係を示す図である。なお、ここでは、ｎチャネル型のアモルファスシリコン薄膜トランジスタ（n-ch ＴＦＴ）において、ゲート絶縁膜の膜厚４００ｎｍ、チャネル保護膜の膜厚２４０ｎｍ、チャネル幅Ｗ＝３５０μｍ、チャネル長Ｌ＝７．４μｍ、ゲート電圧Ｖｇ＝５Ｖ、ドレイン電圧Ｖｄ＝１０Ｖに設定した場合の、ソース、ドレイン電極のアライメントずれ量に対するドレイン電流（オン電流）Ｉｄのバラツキを示す。
図５において、ＳＰ１は、上記アライメントずれに対するドレイン（Ｄ）→ソース（Ｓ）方向のドレイン電流Ｉｄの変化を示し、また、ＳＰ２は、ソース（Ｓ）→ドレイン（Ｄ）方向のドレイン電流Ｉｄの変化を示す。また、ＳＰ３は、アライメントずれ量に対するＳＰ１及びＳＰ２におけるドレイン電流Ｉｄのバラツキの比率を示す。
図５中、ＳＰ１、ＳＰ２に示すように、アライメントずれがない状態（０．０）ではドレイン電流Ｉｄは、同一電流値を示し、アライメントずれ量が正負両方向に大きくなるに伴って、ドレイン（Ｄ）→ソース（Ｓ）方向とソース（Ｓ）→ドレイン（Ｄ）方向のドレイン電流Ｉｄの差が広がって、そのバラツキが大きくなることがわかる。
このような特性を有する薄膜トランジスタを、上述したように、大面積の表示パネルに形成して、面内で均一な発光を行わせる場合、ドレイン電流（オン電流）Ｉｄの面内バラツキを例えば±１０％以内に抑制するためには、図５に示すように、ソース、ドレイン電極のアライメントずれを、概ね±０．２μｍ以内に制御する必要がある。しかしながら、大面積の表示パネルに用いられる基板において、製造工程により物理的、化学的処理を経た後の当該基板の全域で、ソース、ドレイン電極のアライメントずれを±０．２μｍ以内に制御することは現在の製造技術では非常に困難であった。そのため、各薄膜トランジスタのオン電流特性がばらつくことにより、製品歩留まりの低下や、表示画質の劣化を招くという問題を有していた。
次に、本発明の構成例に係るトランジスタＴＦＴについて、上記と同様の条件でソース電極Ｔｒas、Ｔｒbs、及び、ドレイン電極Ｔｒad、Ｔｒbdのアライメントずれ量に対するドレイン電流Ｉｄの電流値について検証する。
図６〜図８は、本発明の構成例に係るトランジスタにおけるソース、ドレイン電極のアライメントずれとドレイン電流の電流値との関係を示す図である。ここで、図６〜図８において、ソース電極Ｔｒas、Ｔｒbs及びドレイン電極Ｔｒad、Ｔｒbdのアライメントずれに対するドレイン（Ｄ）→ソース（Ｓ）方向、及び、ソース（Ｓ）→ドレイン（Ｄ）方向のドレイン電流Ｉｄの変化は、図５に示した場合と同様に、ＳＰ１、ＳＰ２で表される。
図１、図２に示したように、本発明の構成例に係るトランジスタＴＦＴは、薄膜トランジスタＴｒＡと薄膜トランジスタＴｒＢが並列に接続されるとともに、ゲート電極Ｔｒｇが兼用されている。加えて上記構成例に係るトランジスタＴＦＴは、図１に示したように、薄膜トランジスタＴｒＡのソース電極Ｔｒas及びドレイン電極Ｔｒad、並びに、薄膜トランジスタＴｒＢのソース電極Ｔｒbs及びドレイン電極Ｔｒbdが、中心線ＣＬを基準にして逆の位置になるように配置された回路構成を有している。これにより、上記構成例に係るトランジスタＴＦＴは、図５に示したＳＰ１とＳＰ２の両方を併せ持ったオン電流特性を有することになる。
本発明の構成例に係るトランジスタＴＦＴにおいて、図６（ａ）に示すように、アライメントずれがない状態（０．０）では、図６（ｂ）中、矢印Ｐ０で示すように、ＳＰ１、ＳＰ２におけるドレイン電流Ｉｄは、同一電流値を示し、トランジスタＴＦＴのオン電流として、これらの合計である概ね４．６（＝２．３＋２．３）μＡの電流が流れる。
一方、図７（ａ）に示すように、アライメントずれがｘ、ｙ軸の正方向に生じ、そのずれ量が＋１．０μｍである場合には、図７（ｂ）中、矢印Ｐ１で示すように、ドレイン電流Ｉｄは、ＳＰ１において小さく、ＳＰ２において大きくなるものの、トランジスタＴＦＴのオン電流として、これらの合計である概ね５．１（＝１．７＋３．４）μＡの電流が流れる。
また、図８（ａ）に示すように、アライメントずれがｘ、ｙ軸の負方向に生じ、そのずれ量が−１．０μｍである場合には、図８（ｂ）中、矢印Ｐ２で示すように、ドレイン電流Ｉｄは、ＳＰ１において大きく、ＳＰ２において小さくなるものの、トランジスタＴＦＴのオン電流Ｉｄとして、これらの合計である概ね５．１（＝３．４＋１．７）μＡの電流が流れる。
このような本発明の構成例に係るトランジスタＴＦＴと、比較例に係る薄膜トランジスタＴｒＣにおける、ソース、ドレイン電極のアライメントずれ量に対するドレイン電流の比較結果を図９に示す。ここで、図９（ａ）は、ソース、ドレイン電極のアライメントずれ量に対するドレイン電流Ｉｄの実測値の比較結果であり、図９（ｂ）は、図９（ａ）に示した実測値を、アライメントずれが生じていない時（０μｍ）を基準として規格化したドレイン電流の比較結果である。ここで、図９（ａ）においては、トランジスタＴＦＴ及び薄膜トランジスタＴｒＣにおいて、チャネル幅（トランジスタＴＦＴにおいては薄膜トランジスタＴｒＡ、ＴｒＢの合計のチャネル幅）Ｗ＝７００μｍ、チャネル長Ｌ＝７．４μｍ、ゲート電圧Ｖｇ＝５Ｖ、ドレイン電圧Ｖｄ＝１０Ｖに設定した場合のドレイン電流Ｉｄの電流値を示す。
図９（ａ）、（ｂ）に示すように、比較例に係る薄膜トランジスタＴｒＣにおいては、ソース、ドレイン電極のアライメントずれ量が±１μｍ程度生じると、ドレイン電流（オン電流）Ｉｄが最大で５０％程度変動するのに対し、本発明においては、ドレイン電流（オン電流）Ｉｄの変動が最大で１０％程度に抑制されることが判明した。
したがって、本発明に係るトランジスタを、上述したように、大面積の表示パネルに形成した場合であっても、ソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制して、良好な表示画質を有するとともに、製品の歩留まりを向上させることができる表示装置を実現することができる。
なお、本発明の構成例に係るトランジスタＴＦＴにおいては、図１に示したように、基板１１上にトランジスタ形成領域Ｒta、Ｒtbを近接させて設定し、薄膜トランジスタＴｒＡ、ＴｒＢのソース電極同士、また、ドレイン電極同士を、上記トランジスタ形成領域Ｒta、Ｒtbの外部に設けた接続配線で接続する素子構造を示した。ここで、レイアウト設計上では、上記のトランジスタ形成領域Ｒta、Ｒtb相互を離間させて設定し、その間隙に接続配線を設けて、ソース電極同士、また、ドレイン電極同士を直接接続することも考えられる。しかしながら、このような素子構造においては次のような問題を有している。
第１に、トランジスタ形成領域Ｒta、Ｒtb相互を離間させるため、薄膜トランジスタＴｒＡ、ＴｒＢを含むトランジスタＴＦＴ全体の形成領域の面積が大きくなる。特に、そのようなトランジスタを実際に、表示装置の画素等に適用する場合にあっては、トランジスタの形成面積が大きくなることにより画素の開口率の低下やレイアウト設計の自由度が制約される等の問題が生じる。なお、本発明の構成例に係るトランジスタＴＦＴを表示装置の画素に適用した構成例については、詳しく後述する。
第２に、隣接して配設された薄膜トランジスタＴｒＡ、ＴｒＢのゲート電極は単一のゲート電極Ｔｒｇからなり、トランジスタ形成領域ＲtaとＲtbの間隙にも、このゲート電極Ｔｒｇが設けられることになる。ここで、トランジスタ形成領域ＲtaとＲtbの間隙に接続配線を設けると、接続配線とゲート電極Ｔｒｇが対向して配置されることになり、接続配線とゲート電極Ｔｒｇ間の寄生容量が増加することになる。この寄生容量の増加は薄膜トランジスタＴｒＡ、ＴｒＢの動作に影響を与えて、表示動作に影響を与えてしまうという問題が生じる。
第３に、特に逆スタガ構造の薄膜トランジスタにおいては、半導体層がゲート電極の形成層の上方に設けられるため、半導体層と他の配線層との距離が比較的短くなる素子構造を有している。ここで、トランジスタ形成領域ＲtaとＲtbの間隙に接続配線を設けると、この接続配線が薄膜トランジスタＴｒＡ又はＴｒＢのチャネル形成領域の比較的近傍に設けられることになる場合がある。その場合、接続配線が擬似的なゲート電極として機能してしまい（トップゲート効果）、チャネル形成に影響を与えて、表示動作に影響を与えてしまうという問題が生じる。
このような問題に対し、本発明の構成例においては、トランジスタ形成領域Ｒta、Ｒtbの外部で、ゲート電極Ｔｒｇに平面的に重ならない位置で薄膜トランジスタＴｒＡ、ＴｒＢのソース電極同士、ドレイン電極同士を接続するようにしている。これにより、薄膜トランジスタＴｒＡ、ＴｒＢを極めて接近させて配置させることができて、トランジスタＴＦＴの形成領域が大型化することを抑制することができるとともに、接続配線による寄生容量の増加やトップゲート効果の影響を抑制することができる。
＜発光装置への適用例＞
次に、上述した構成例に示した半導体装置（トランジスタ）を適用可能な発光装置（表示装置）及び画素について説明する。ここで、以下に示す適用例においては、有機ＥＬ素子を有する複数の画素が２次元配列された有機ＥＬ表示パネルを備えた表示装置に、本発明に係るトランジスタを適用する場合について説明する。
（第１の実施形態）
図１０は、本発明に係る半導体装置を適用した表示装置の第１の実施形態を示す概略構成図である。図１０（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１０（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。
図１０（ａ）に示すように、第１の実施形態に係る表示装置（発光装置）１００は、概略、複数の画素ＰＩＸが二次元配列された表示パネル（発光パネル）１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、コントローラ１４０と、を備えている。
そして、本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、図１０（ｂ）に示すように、発光駆動回路ＤＣと、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬと、を備えている。発光駆動回路ＤＣは、例えば図１０（ｂ）に示すように、トランジスタＴｒ１１と、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂと、キャパシタＣｓとを備えている。トランジスタ（選択トランジスタ）Ｔｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタ（駆動トランジスタ）Ｔｒ１２Ａ、Ｔｒ１２Ｂは、各々、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が各接点Ｎ１３、Ｎ１４を介して高電位の電源電圧Ｖsaが印加された電源ラインＬａに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、接点Ｎ１１及び接点Ｎ１２間に接続されている。
また、有機ＥＬ素子（表示素子）ＯＥＬは、アノード（後述するアノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード（後述するカソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
ここでは、トランジスタＴｒ１１、Ｔｒ１２Ａ、Ｔｒ１２Ｂはいずれも、ｎチャネル型の薄膜トランジスタが適用されている。また、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂは、上述した構成例に示したような素子構造を有する薄膜トランジスタＴｒＡ、ＴｒＢが適用されている。
画素ＰＩＸに接続される選択ラインＬｓは、表示パネル１１０の行方向（図１０（ａ）の左右方向）に配設されて、選択ドライバ１２０に接続されている。また、データラインＬｄは、表示パネル１１０の列方向（図１０（ａ）の上下方向）に配設されて、データドライバ１３０に接続されている。
コントローラ１４０は、表示装置１００の外部から供給される画像データに基づいて、輝度階調データを含むデジタルデータからなる表示データを生成してデータドライバ１３０に供給する。また、コントローラ１４０は、画像データに基づいて生成又は抽出されるタイミング信号に基づいて、選択ドライバ１２０及びデータドライバ１３０の動作状態を制御して、表示パネル１１０における所定の画像表示動作を実行するための選択制御信号及びデータ制御信号を生成して出力する。
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、所定の選択期間に、選択ラインＬｓに選択レベル（ハイレベル）の選択電圧Ｖselを印加してトランジスタＴｒ１１をオン動作させた状態（選択状態）で、画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して接点Ｎ１１に、階調電圧Ｖdataに応じた電位が印加される。これにより、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのドレイン、ソース間に階調電圧Ｖdataに応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが発光する。このとき、キャパシタＣｓには、階調電圧Ｖdataに基づいた電荷が蓄積（充電）される。
次いで、非選択期間において、選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselを印加してトランジスタＴｒ１１をオフ動作させる（非選択状態）。このとき、キャパシタＣｓに蓄積された電荷が保持されて、接点Ｎ１１に階調電圧Ｖdataに相当する電圧が印加されることにより、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのドレイン、ソース間に上記の発光動作状態（選択期間）と同等の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０の全ての画素ＰＩＸについて、行ごとに順次実行することにより、所望の画像情報が表示される。
次に、上述したような回路構成を有する画素（発光駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。ここでは、基板の一面側に形成された有機ＥＬ素子ＯＥＬの有機ＥＬ層において発光した光が、透明な基板を透過して視野側（基板の他面側）に出射されるボトムエミッション型の発光構造を有する有機ＥＬ表示パネルについて示す。
図１１は、本実施形態に係る表示装置に適用される画素の一例を示す平面レイアウト図である。ここでは、図１０（ｂ）に示した発光駆動回路ＤＣの各トランジスタ及び配線等が形成された層を主に示し、各トランジスタの電極及び各配線層を明瞭にするために、便宜的にハッチングを施して示した。ここで、同じハッチングを施した電極及び配線層は同層に設けられている。また、図１２は、本実施形態に係る表示装置に適用される画素の要部断面図である。ここでは、図１２（ａ）〜（ｃ）は、図１１に示した平面レイアウトを有する画素におけるXIIＣ−XIIＣ〜XIIＥ−XIIＥ線（本明細書においては図１１中に示したローマ数字の「１２」に対応する記号として便宜的に「XII」を用いる。）に沿った断面を示す。
図１０（ｂ）に示した画素ＰＩＸは、具体的には、図１１、図１２に示すように、ガラス等の透明な絶縁性の基板１１の一面側（図１２の上面側）に設定された画素形成領域Ｒpxごとに設けられている。
図１１に示した画素ＰＩＸにおいて、画素形成領域Ｒpxの図面上方及び下方の縁辺領域には、各々、行方向（図面左右方向）に選択ラインＬｓ及び電源ラインＬａが配設されている。一方、画素形成領域Ｒpxの図面左方側の縁辺領域には、選択ラインＬｓ及び電源ラインＬａに直交して、列方向（図面上下方向）にデータラインＬｄが配設されている。また、図１１に示した画素ＰＩＸにおいては、例えば図１２に示すように、画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに開口部が設けられた隔壁層１４が設けられている。
選択ラインＬｓは、例えば図１１に示すように、データラインＬｄや電源ラインＬａよりも下層側（基板１１側）に設けられている。ここで、選択ラインＬｓは、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇと一体的に形成されている。また、データラインＬｄは、例えば図１１、図１２に示すように、電源ラインＬａよりも上層側に設けられている。ここで、データラインＬｄは、コンタクトホールＣＨ１１を介してトランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに接続されている。
また、電源ラインＬａは、例えば図１１、図１２に示すように、データラインＬｄよりも下層側に設けられている。電源ラインＬａは、各コンタクトホールＣＨ１３、ＣＨ１５を介して、引き出し配線ＬＮad、ＬＮbdに個別に接続されている。
トランジスタＴｒ１１は、周知の逆スタガ構造の薄膜トランジスタ構造を有し、図１１に示すように、ゲート電極Ｔｒ１１ｇが上記選択ラインＬｓと一体的に形成され、ドレイン電極Ｔｒ１１ｄがコンタクトホールＣＨ１１を介してデータラインＬｄに接続され、ドレイン電極Ｔｒ１１ｄがトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂに共通するゲート電極Ｔｒ１２ｇに接続されている。なお、図１１において、ＢＬ１１は、チャネル保護層である。
また、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂは、上述した構成例に示したトランジスタＴＦＴを構成する薄膜トランジスタＴｒＡ、ＴｒＢと同等の素子構造を有している。トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂは、図１１、図１２に示すように、ゲート電極Ｔｒ１２ｇが兼用して設けられている。また、ドレイン電極Ｔｒ１２ad、Ｔｒ１２bdは、それぞれ、コンタクトホールＣＨ１２、ＣＨ１４を介して引き出し配線ＬＮad、ＬＮbdに個別に接続され、引き出し配線ＬＮad、ＬＮbdは電源ラインＬａを介して導通している。引き出し配線ＬＮad、ＬＮbdはトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのゲート電極Ｔｒ１２ｇと平面視して重ならない位置に設けられている。また、ソース電極Ｔｒ１２as、Ｔｒ１２bsは、それぞれ、ソース電極Ｔｒ１２as、Ｔｒ１２bsと同層の引き出し配線ＬＮas、ＬＮbsを介して有機ＥＬ素子ＯＥＬの画素電極１５に共通に接続されている。引き出し配線ＬＮas、ＬＮbsはトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのゲート電極Ｔｒ１２ｇと平面視して重ならない位置に設けられている。なお、図１１において、ＢＬ１２ａ、ＢＬ１２ｂは、チャネル保護層である。また、トランジスタＴｒ１１及びトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂは、層間絶縁膜１３ａ及び保護絶縁膜１３ｂに被覆されている。ここで、引き出し配線ＬＮas、ＬＮbs及び画素電極１５は、上記構成例における接続配線ＬＮｓに対応し、引き出し配線ＬＮad、ＬＮbd及び電源ラインＬａは上記構成例における接続配線ＬＮｄに対応している。
有機ＥＬ素子ＯＥＬは、図１１、図１２に示すように、上記画素電極（アノード電極）１５と、有機ＥＬ層（発光機能層）１６と、対向電極（カソード電極）１７と、を順次積層した素子構造を有している。ここで、本実施形態においては、有機ＥＬ素子ＯＥＬは、ボトムエミッション型の発光構造を有しているので、画素電極１５は、錫ドープ酸化インジウム（ＩＴＯ）等の透明な電極材料により形成されている。一方、対向電極１７は、アルミニウム単体やアルミニウム合金等の光反射率の高い電極材料を含んで形成されている。
有機ＥＬ層１６は、図１１、図１２に示すように、隔壁層１４に設けられた開口部により画定されるＥＬ素子形成領域Ｒelに露出する画素電極１５上に形成される。有機ＥＬ層１６は、例えば正孔注入層（又は、正孔注入層を含む正孔輸送層）１６ａ及び電子輸送性発光層１６ｂから形成される。対向電極１７は、基板１１上に配列された各画素ＰＩＸの画素電極１５に対して、共通に対向するように、単一の電極層（べた電極）により形成されている。
上述したように、本実施形態に係る画素ＰＩＸにおいては、駆動トランジスタとなるトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのソース電極Ｔｒ１２as、Ｔｒ１２bsが、ソース電極Ｔｒ１２as、Ｔｒ１２bsと同層の引き出し配線ＬＮas、ＬＮbsを介して、画素電極１５を介して電気的に接続されている。また、トランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのドレイン電極Ｔｒ１２ad、Ｔｒ１２bdが、各々、引き出し配線ＬＮad、ＬＮbdに接続され、さらに、当該引き出し配線ＬＮad、ＬＮbdが、電源ラインＬａを介して電気的に接続されている。すなわち、本実施形態に係る画素ＰＩＸに適用される駆動トランジスタは、トランジスタＴｒ１２ＡとＴｒ１２Ｂが並列に接続されるとともに、単一のゲート電極Ｔｒ１２ｇが兼用された素子構造を有している。ここで、引き出し配線ＬＮad、ＬＮbdは、データラインＬｄと同層の配線層であって、かつ、ドレイン電極Ｔｒ１２ad、Ｔｒ１２bdの上層に、平面的に重なるように配設されている。また、引き出し配線ＬＮad、ＬＮbd、ＬＮas、ＬＮbsはトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂのゲート電極Ｔｒ１２ｇと平面視して重ならない位置に設けられている。
したがって、本実施形態においては、画素ＰＩＸの駆動トランジスタとして本発明に係る半導体装置（トランジスタ）を適用することができるので、ソース、ドレイン電極のアライメントずれに起因するトランジスタのオン電流のばらつきを抑制するとともに、接続配線による寄生容量の増加やトップゲート効果の影響を抑制して、良好な表示画質を有するとともに、製品の歩留まりを向上させることができる表示装置を実現することができる。
また、このようなトランジスタＴｒ１２Ａ、Ｔｒ１２Ｂからなる駆動トランジスタの素子構造においては、ドレイン電極Ｔｒ１２ad、Ｔｒ１２bd相互を、当該ドレイン電極Ｔｒ１２ad、Ｔｒ１２bdとは異なる層の引き出し配線ＬＮad、ＬＮbdを介して接続しているので、当該ドレイン電極Ｔｒ１２ad、Ｔｒ１２bdと引き出し配線ＬＮad、ＬＮbdとを平面的に重ねて配設することができる。したがって、トランジスタ形成領域外でソース電極同士、及び、ドレイン電極同士を接続する配線を配設するための接続領域（この場合はソース、ドレイン方向の領域）を削減又は削除することができるので、画素の開口率を維持又は向上させることができる。
（第２の実施形態）
次に、本発明に係る発光装置を適用した表示装置の第２の実施形態について、図面を参照して説明する。
図１３は、本発明に係る半導体装置が適用される表示装置の第２の実施形態を示す概略構成図である。図１３（ａ）は、本実施形態に係る表示装置を示す概略ブロック図であり、図１３（ｂ）は、本実施形態に係る表示装置に適用される画素の等価回路図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。
図１３（ａ）に示すように、第２の実施形態に係る表示装置１００は、第１の実施形態に示した構成に加え、電源ドライバ１５０を備えた構成を有している。また、本実施形態に係る表示パネル１１０に配列される画素ＰＩＸは、上述した第１の実施形態と同様に、例えば図１３（ｂ）に示すように、発光駆動回路ＤＣと、有機ＥＬ素子ＯＥＬと、を備えている。
発光駆動回路ＤＣは、例えば図１３（ｂ）に示すように、トランジスタＴｒ２１、Ｔｒ２２と、トランジスタＴｒ２３Ａ、Ｔｒ２３Ｂと、キャパシタＣｓとを備えている。トランジスタ（選択トランジスタ）Ｔｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタ（選択トランジスタ）Ｔｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタ（駆動トランジスタ）Ｔｒ２３Ａ、Ｔｒ２３Ｂは、各々、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、接点Ｎ２１及び接点Ｎ２２に接続されている。画素ＰＩＸに接続される電源ラインＬａは、表示パネル１１０の行方向（図１３（ａ）の左右方向）に配設されて、電源ドライバ１５０に接続されている。
また、有機ＥＬ素子ＯＥＬは、アノード（アノード電極となる画素電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード（カソード電極となる対向電極）が所定の低電位電源（基準電圧Ｖsc；例えば接地電位Ｖgnd）に接続されている。
ここで、本実施形態においても、トランジスタＴｒ２３Ａ、Ｔｒ２３Ｂは、上述した構成例に示したような素子構造有する薄膜トランジスタＴｒＡ、ＴｒＢが適用されている。
そして、このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間に、選択ラインＬｓに選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加した状態（選択状態）で、画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して接点Ｎ２２に、階調電圧Ｖdataに応じた電位が印加される。
これにより、トランジスタＴｒ２３Ａ、Ｔｒ２３Ｂのゲート、ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３Ａ、Ｔｒ２３Ｂ、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、キャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。また、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。
次いで、上記選択期間終了後の非選択期間において、選択ラインＬｓに非選択レベル（ローレベル）の選択電圧Ｖselを印加してトランジスタＴｒ２１、Ｔｒ２２をオフ動作させる（非選択状態）。このとき、キャパシタＣｓに蓄積された電荷が保持されるので、トランジスタＴｒ２３Ａ、Ｔｒ２３Ｂはオン状態を維持する。そして、電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３Ａ、Ｔｒ２３Ｂを介して、有機ＥＬ素子ＯＥＬに書込電流と略同等の発光駆動電流が流れる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
このように、本実施形態においても、上述した第１の実施形態と同様に、画素ＰＩＸの駆動トランジスタであるトランジスタＴｒ２３Ａ、Ｔｒ２３Ｂに本発明に係るトランジスタを適用することができる。これにより、ソース、ドレイン電極のアライメントずれに起因するトランジスタのオン電流のばらつきを抑制するとともに、接続配線による寄生容量の増加やトップゲート効果の影響を抑制して、良好な表示画質を有するとともに、製品の歩留まりを向上させることができる表示装置を実現することができる。
なお、本実施形態に係る表示装置に適用される画素ＰＩＸの具体的なデバイス構造（平面レイアウト及び断面構造）については、説明を省略するが、上述した第１の実施形態に示した構造を良好に適用することができる。
また、上述した各実施形態においては、有機ＥＬ素子を有する画素を発光駆動するための発光駆動回路に適用した場合について説明したが、本発明に係るはこれに限定されるものではない。すなわち、本発明は、基板上に配列される画素が、発光素子又は表示素子と、これらを駆動するためのスイッチング素子（薄膜トランジスタ）と、を有するものであれば良好に適用することができるものであり、例えば、液晶表示パネル等の他の表示方法により画像情報を表示する表示パネルに適用するものであってもよい。
＜電子機器への適用例＞
次に、本発明に係る半導体装置（トランジスタ）を備えた発光装置（表示装置）を適用した電子機器について図面を参照して説明する。
上述したような表示パネル１１０や駆動ドライバ（選択ドライバ１２０、データドライバ１３０、電源ドライバ１５０）を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
図１４は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図１５は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１６は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図１７は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
図１４において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４におけるトランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
また、図１５において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２におけるトランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
また、図１６において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２３３とを備えている。この場合においても、表示部２３３におけるトランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
また、図１７において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２４４とを備えている。この場合においても、表示部２４４におけるトランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
なお、上述した各電子機器においては、本発明に係る半導体装置を備えた発光装置を、表示装置（表示デバイス）として適用した場合について説明したが、本発明はこれに限定されるものではない。本発明に係る半導体装置を備えた発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
１１ 基板
１２ ゲート絶縁膜
１００ 表示装置
１１０ 表示パネル
ＳＭＣ 半導体層
ＢＬａ、ＢＬｂ チャネル保護層
ＴＦＴ トランジスタ
ＴｒＡ、ＴｒＢ 薄膜トランジスタ
Ｔｒas、Ｔｒbs ソース電極
Ｔｒad、Ｔｒbd ドレイン電極
ＬＮｓ、ＬＮｄ 接続配線
ＰＩＸ 画素
ＤＣ 発光駆動回路
ＯＥＬ 有機ＥＬ素子

Claims (16)

  1. 基板上の一の方向に隣接して設けられ、ソース電極、ドレイン電極、ゲート電極及び半導体層を有し、前記ソース電極と前記ドレイン電極とが前記一の方向に直交する二の方向に設けられた２つのトランジスタと、
    前記２つのトランジスタの各々の前記ソース電極同士を接続する第１の接続配線と、
    前記２つのトランジスタの各々の前記ドレイン電極同士を接続する第２の接続配線と、
    を備え、
    前記２つのトランジスタの各々の前記ソース電極と前記ドレイン電極との前記２の方向における配列順序が互いに逆であり、
    前記２つのトランジスタの各々の前記ゲート電極は、前記一の方向に延在して形成された単一のゲート電極により形成され、
    前記第１の接続配線及び前記第２の接続配線は、前記単一のゲート電極の上部以外の位置に設けられていることを特徴とする半導体装置。
  2. 前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の導電層を有していることを特徴とする請求項２記載の半導体装置。
  4. 前記第１の接続配線及び前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有していることを特徴とする請求項２記載の半導体装置。
  5. 前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記ソース電極又は前記ドレイン電極の一部と平面的に重なるように配置されて、該ソース電極又は前記ドレイン電極と電気的に接続される第１の導電層と、該第１の導電層に電気的に接続され、該第１の導電層は異なる層の第２の導電層と、を有することを特徴とする請求項２記載の半導体装置。
  6. 前記２つのトランジスタは、各々のチャネル幅が同一に形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記２つのトランジスタは、逆スタガ構造の薄膜トランジスタであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 発光素子と、該発光素子を駆動するための駆動素子とを有する複数の画素が、基板上に配列された発光パネルと、
    前記発光パネルに配列された前記画素を所定の輝度階調で発光動作させる駆動回路と、
    を備え、
    前記駆動素子は、
    基板上の一の方向に隣接して設けられ、ソース電極、ドレイン電極、ゲート電極及び半導体層を有し、前記ソース電極と前記ドレイン電極とが前記一の方向に直交する二の方向に設けられた２つのトランジスタと、
    前記２つのトランジスタの各々の前記ソース電極同士を接続する第１の接続配線と、
    前記２つのトランジスタの各々の前記ドレイン電極同士を接続する第２の接続配線と、
    を備え、
    前記２つのトランジスタの各々の前記ソース電極と前記ドレイン電極との前記２の方向における配列順序が互いに逆であり、
    前記２つのトランジスタの各々の前記ゲート電極は、前記一の方向に延在して形成された単一のゲート電極により形成され、
    前記第１の接続配線及び前記第２の接続配線は、前記単一のゲート電極の上部以外の位置に設けられ、
    前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする発光装置。
  9. 前記第１の接続配線と前記第２の接続配線の各々は、平面的に交差する、互いに異なる複数の層の導電層を有していることを特徴とする請求項８記載の発光装置。
  10. 前記第１の接続配線又は前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の導電層を有していることを特徴とする請求項９記載の発光装置。
  11. 前記第１の接続配線及び前記第２の接続配線のいずれか一方は、前記各トランジスタの前記ソース電極及び前記ドレイン電極と同層の第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有していることを特徴とする請求項９記載の発光装置。
  12. 前記第１の接続配線又は前記第２の接続配線のうち、いずれか一方は、前記ソース電極又は前記ドレイン電極の一部と平面的に重なるように配置されて、該ソース電極又は前記ドレイン電極と電気的に接続される第１の導電層と、該第１の導電層に電気的に接続され、該１の導電層は異なる層の第２の導電層と、を有することを特徴とする請求項９記載の発光装置。
  13. 前記第１の導電層は、前記駆動回路に接続された信号線と同じ導電層からなることを特徴とする請求項１２に記載の発光装置。
  14. 前記２つのトランジスタは、各々のチャネル幅が同一に形成されていることを特徴とする請求項８乃至１３のいずれかに記載の発光装置。
  15. 前記２つのトランジスタは、逆スタガ構造の薄膜トランジスタであることを特徴とする請求項８乃至１４のいずれかに記載の発光装置。
  16. 請求項８乃至１５のいずれかに記載の発光装置が実装されてなることを特徴とする電子機器。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198785B (zh) * 2012-01-04 2015-12-02 群康科技(深圳)有限公司 像素电路
JP6225511B2 (ja) * 2013-07-02 2017-11-08 セイコーエプソン株式会社 表示装置及び電子機器
CN209045572U (zh) * 2019-01-02 2019-06-28 北京京东方技术开发有限公司 薄膜晶体管、像素结构、显示基板、显示面板和显示装置
CN112486061B (zh) * 2020-11-23 2023-01-31 海光信息技术股份有限公司 电路结构、集成电路及电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812923B2 (ja) * 1985-10-23 1996-02-07 ホシデン株式会社 ピクセル駆動用トランジスタ
US5367179A (en) * 1990-04-25 1994-11-22 Casio Computer Co., Ltd. Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same
US5334859A (en) * 1991-09-05 1994-08-02 Casio Computer Co., Ltd. Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film
JPH10289910A (ja) 1997-04-15 1998-10-27 Sharp Corp 半導体装置の製造方法
TW440736B (en) * 1997-10-14 2001-06-16 Samsung Electronics Co Ltd Liquid crystal displays and manufacturing methods thereof
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001264818A (ja) 1999-12-24 2001-09-26 Matsushita Electric Ind Co Ltd 液晶装置
TW585009B (en) * 2002-05-03 2004-04-21 Ritdisplay Corp Active-driving type organic electroluminescent device
US7049636B2 (en) * 2002-10-28 2006-05-23 Universal Display Corporation Device including OLED controlled by n-type transistor
JP3870941B2 (ja) * 2002-10-31 2007-01-24 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2005019211A (ja) * 2003-06-26 2005-01-20 Casio Comput Co Ltd Ｅｌ表示パネル及びｅｌ表示パネルの製造方法
CN1894803B (zh) * 2003-12-19 2010-12-22 株式会社半导体能源研究所 半导体器件及其制造方法
JP4379278B2 (ja) * 2004-09-21 2009-12-09 カシオ計算機株式会社 トランジスタアレイ基板及びディスプレイパネル
EP2924498A1 (en) * 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance

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