KR101174588B1 - 반도체 장치, 및 발광 장치와 전자기기 - Google Patents
반도체 장치, 및 발광 장치와 전자기기 Download PDFInfo
- Publication number
- KR101174588B1 KR101174588B1 KR1020110029050A KR20110029050A KR101174588B1 KR 101174588 B1 KR101174588 B1 KR 101174588B1 KR 1020110029050 A KR1020110029050 A KR 1020110029050A KR 20110029050 A KR20110029050 A KR 20110029050A KR 101174588 B1 KR101174588 B1 KR 101174588B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- connection wiring
- drain
- source
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 239000010409 thin film Substances 0.000 claims abstract description 151
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000004020 conductor Substances 0.000 claims description 43
- 239000010408 film Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 121
- 239000011241 protective layer Substances 0.000 description 51
- 230000015572 biosynthetic process Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 27
- 230000000052 comparative effect Effects 0.000 description 19
- 230000000694 effects Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 1
- 102100035793 CD83 antigen Human genes 0.000 description 1
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
- G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- Theoretical Computer Science (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
반도체 장치는 기판상에 설치된 제 1 트랜지스터 및 제 2 트랜지스터를 갖고, 제 1 트랜지스터의 제 1 소스 전극과 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 제 2 트랜지스터의 제 2 소스 전극과 제 2 드레인 전극은 제 1 방향을 따라, 제 1 소스 전극 및 제 1 드레인 전극과 반대의 순서로 배치되어 있다.
제 1 소스 전극과 제 2 소스 전극은 소스 접속 배선에 의해 접속되고, 제 1 드레인 전극과 제 2 드레인 전극은 드레인 접속 배선에 의해 접속되고, 제 1 게이트 전극과 제 2 게이트 전극은 게이트 접속 배선에 의해 접속되어 있고, 소스 접속 배선과 드레인 접속 배선은 제 1 게이트 전극, 제 2 게이트 전극 및 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
본 발명에 따르면, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 박막 트랜지스터의 온 전류의 편차를 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있다.
제 1 소스 전극과 제 2 소스 전극은 소스 접속 배선에 의해 접속되고, 제 1 드레인 전극과 제 2 드레인 전극은 드레인 접속 배선에 의해 접속되고, 제 1 게이트 전극과 제 2 게이트 전극은 게이트 접속 배선에 의해 접속되어 있고, 소스 접속 배선과 드레인 접속 배선은 제 1 게이트 전극, 제 2 게이트 전극 및 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
본 발명에 따르면, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 박막 트랜지스터의 온 전류의 편차를 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 장치 및 발광 장치와 전자기기에 관한 것이고, 특히, 절연성의 기판상에 역 스태거 구조(inverted-stagger structure)를 갖는 박막 트랜지스터를 구비한 반도체 장치, 및 해당 반도체 장치를 적용한 발광 장치와 해당 발광 장치를 실장한 전자기기에 관한 것이다.
근래, 휴대전화나 디지털 카메라 등의 휴대기기를 비롯하여, 텔레비전이나 PC 등의 전자기기의 디스플레이나 모니터로서, 액정 표시 장치나 유기 전계 발광 (EL) 디스플레이, 플라즈마 디스플레이 등의 박(薄)형 디스플레이가 다용되고 있다.
이러한 박형 디스플레이에 있어서는 일반적으로, 액티브 매트릭스 구동 방식이 적용되어 있고, 그 표시 패널이나 구동 드라이버로서 일반적으로, 유리 등의 절연성의 기판상에, 실리콘 박막을 채널층으로서 이용한 박막 트랜지스터 소자를 구비한 패널 구조가 이용되고 있다.
절연성의 기판상에 설치되는 박막 트랜지스터로서는 여러 가지의 소자 구조가 알려져 있다. 예를 들면 일본국 특개 10-289910호 공보 등에는 반도체층의 하층측에 게이트 전극이 배치되고, 채널 보호층이 반도체층의 채널층으로 되는 영역상을 피복하도록 설치되고, 소스 및 드레인 전극이 반도체층상에 설치되는 동시에 소스 및 드레인 전극의 일부가 채널 보호층에 겹쳐지는 채널 스토퍼(stopper)형의 역 스태거 구조(또는 보텀 게이트 구조)를 갖는 박막 트랜지스터가 기재되어 있다.
또, 예를 들면 일본국 특개 2001-264818호 공보 등에는 이러한 역 스태거 구조(또는 보텀 게이트 구조)를 갖는 박막 트랜지스터에 있어서는, 반도체층상에 소스 및 드레인 전극을 패터닝 형성할 때에, 채널 보호층에 대한 소스 및 드레인 전극의 정렬 어긋남이 생기는 것이 기재되어 있다.
상술한 바와 같은 역 스태거 구조를 갖는 박막 트랜지스터에 있어서, 채널 보호층에 대한 소스 및 드레인 전극의 정렬 어긋남이 생기면, 박막 트랜지스터의 온(ON) 전류에 편차가 생긴다. 그 때문에, 이와 같은 박막 트랜지스터를, 상술한 박형 디스플레이의 표시 패널이나 구동 드라이버의 스위칭 소자나 구동 소자로서 적용한 경우, 정렬 어긋남에 의해서 표시 화질의 열화나 제품 수율의 저하를 초래한다.
더욱 구체적으로는, 전류 구동형의 발광 소자(예를 들면, 유기 EL 소자)와, 해당 발광 소자를 발광 구동시키기 위한 구동 소자를 갖는 화소에 있어서, 구동 소자로서 박막 트랜지스터를 적용한 경우에, 상기의 정렬 어긋남에 의해 발광 소자에 공급되는 발광 구동 전류의 전류값에 편차가 생기면, 화소를 원하는 휘도 계조로 발광 동작시킬 수 없어진다. 그것에 의해, 예를 들면 복수의 화소(발광 소자)를 2차원 배열한 표시 패널을 구비한 디스플레이에 있어서는 화면 전체를 균일한 휘도로 발광시킬 수 없어져서, 표시 화질의 열화나 제품 수율의 저하를 초래한다.
본 발명은 소스 및 드레인 전극의 정렬 어긋남에 기인하는 박막 트랜지스터의 온 전류의 편차를 억제할 수 있는 반도체 장치, 및 그것을 이용하여, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있는 발광 장치와 해당 발광 장치를 실장한 전자기기를 제공할 수 있는 이점을 갖는다.
상기 이점을 얻기 위한 본 발명의 반도체 장치는 기판과, 상기 기판의 상면에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와, 상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과, 상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되고, 상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
상기 이점을 얻기 위한 본 발명의 발광 장치는, 기판상에 배열된 복수의 화소를 갖는 발광 장치로서, 상기 각 화소는 발광 소자와, 해당 발광 소자에 접속되어 해당 발광 소자를 구동하는 구동 소자를 갖고, 상기 구동 소자는 상기 기판의 상면에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와, 상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과, 상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되고, 상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
상기 이점을 얻기 위한 본 발명의 전자기기는, 전자기기 본체부와, 상기 전자기기 본체부로부터 화상 데이터가 공급되고, 해당 화상 데이터에 따라 구동되는 발광 장치를 구비하고, 상기 발광 장치는 기판과, 상기 기판의 상면에 배열된 복수의 화소를 갖고, 상기 각 화소는 발광 소자와 해당 발광 소자를 구동하는 구동 소자를 갖고, 상기 구동 소자는 상기 기판상에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와, 상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과, 상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고, 상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되어 있고, 상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
본 발명에 따르면, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 박막 트랜지스터의 온 전류의 편차를 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있다.
도 1의 (a)는 본 구성예에 관한 반도체 장치의 개략 평면도, 도 1의 (b)는 본 구성예에 관한 반도체 장치의 개략 단면도, 도 1의 (c)는 본 구성예에 관한 반도체 장치의 개략 단면도이다.
도 2의 (a)는 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터의 등가 회로를 나타내는 도면, 도 2의 (b)는 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터의 등가 회로를 나타내는 도면이다.
도 3은 본 발명에 관한 반도체 장치의 기본 구조의 다른 예를 나타내는 개략 구성도이다.
도 4의 (a)는 본 발명에 관한 반도체 장치에 대한 비교예에 관한 반도체 장치의 개략 평면도, 도 4의 (b)는 본 발명에 관한 반도체 장치에 대한 비교예에 관한 반도체 장치의 개략 단면도이다.
도 5의 (a)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (b)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (c)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (d)는 비교예에 관한 박막 트랜지스터의 소자 특성의 변화를 나타내는 도면이다.
도 6의 (a)는 소스 전극 및 드레인 전극이 채널 보호층에 대해 마이너스 방향으로 어긋난 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (b)는 소스 전극 및 드레인 전극의 정렬 어긋남이 생기고 있지 않은 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (c)는 소스 전극 및 드레인 전극이 채널 보호층에 대해 플러스 방향으로 어긋난 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (d)는 박막 트랜지스터에 있어서의 소스 전극 및 드레인 전극의 정렬 어긋남량과, 드레인ㆍ소스간 전류의 전류값 및 그 편차의 관계를 나타내는 도면이다.
도 7의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 1), 도 7의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인ㆍ소스간 전류의 전류값의 관계를 나타내는 도면(그 1)이다.
도 8의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 2), 도 8의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인 전류의 전류값의 관계를 나타내는 도면(그 2)이다.
도 9의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 3), 도 9의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인ㆍ소스간 전류의 전류값의 관계를 나타내는 도면(그 3)이다.
도 10의 (a)는 본 발명의 구성예와 비교예에 있어서의 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인ㆍ소스간 전류의 비교 결과를 나타내는 도면, 도 10의 (b)는 본 발명의 구성예와 비교예에 있어서의 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인ㆍ소스간 전류의 비교 결과를 나타내는 도면이다.
도 11의 (a)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 제 1 실시형태를 나타내는 개략 블록도, 도 11의 (b)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 화소의 제 1 실시형태를 나타내는 등가 회로도이다.
도 12는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 일례를 나타내는 평면 레이아웃 도면이다.
도 13의 (a)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도, 도 13의 (b)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도, 도 13의 (c)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도이다.
도 14의 (a)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 제 2 실시형태를 나타내는 개략 블록도, 도 14의 (b)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 화소의 제 2 실시형태를 나타내는 등가 회로도이다.
도 15의 (a)는 본 발명에 관한 발광 장치를 적용한 디지털 카메라의 구성예를 나타내는 사시도, 도 15의 (b)는 본 발명에 관한 발광 장치를 적용한 디지털 카메라의 구성예를 나타내는 사시도이다.
도 16은 본 발명에 관한 발광 장치를 적용한 박형 텔레비전의 구성예를 나타내는 사시도이다.
도 17은 본 발명에 관한 발광 장치를 적용한 PC의 구성예를 나타내는 사시도이다.
도 18은 본 발명에 관한 발광 장치를 적용한 휴대전화의 구성예를 나타내는 도면이다.
도 2의 (a)는 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터의 등가 회로를 나타내는 도면, 도 2의 (b)는 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터의 등가 회로를 나타내는 도면이다.
도 3은 본 발명에 관한 반도체 장치의 기본 구조의 다른 예를 나타내는 개략 구성도이다.
도 4의 (a)는 본 발명에 관한 반도체 장치에 대한 비교예에 관한 반도체 장치의 개략 평면도, 도 4의 (b)는 본 발명에 관한 반도체 장치에 대한 비교예에 관한 반도체 장치의 개략 단면도이다.
도 5의 (a)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (b)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (c)는 비교예에 관한 박막 트랜지스터의 개략 평면도, 도 5의 (d)는 비교예에 관한 박막 트랜지스터의 소자 특성의 변화를 나타내는 도면이다.
도 6의 (a)는 소스 전극 및 드레인 전극이 채널 보호층에 대해 마이너스 방향으로 어긋난 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (b)는 소스 전극 및 드레인 전극의 정렬 어긋남이 생기고 있지 않은 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (c)는 소스 전극 및 드레인 전극이 채널 보호층에 대해 플러스 방향으로 어긋난 경우의 박막 트랜지스터의 개략 평면도, 도 6의 (d)는 박막 트랜지스터에 있어서의 소스 전극 및 드레인 전극의 정렬 어긋남량과, 드레인ㆍ소스간 전류의 전류값 및 그 편차의 관계를 나타내는 도면이다.
도 7의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 1), 도 7의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인ㆍ소스간 전류의 전류값의 관계를 나타내는 도면(그 1)이다.
도 8의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 2), 도 8의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인 전류의 전류값의 관계를 나타내는 도면(그 2)이다.
도 9의 (a)는 본 발명의 구성예에 관한 트랜지스터의 개략 평면도(그 3), 도 9의 (b)는 본 발명의 구성예에 관한 트랜지스터에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인ㆍ소스간 전류의 전류값의 관계를 나타내는 도면(그 3)이다.
도 10의 (a)는 본 발명의 구성예와 비교예에 있어서의 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인ㆍ소스간 전류의 비교 결과를 나타내는 도면, 도 10의 (b)는 본 발명의 구성예와 비교예에 있어서의 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인ㆍ소스간 전류의 비교 결과를 나타내는 도면이다.
도 11의 (a)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 제 1 실시형태를 나타내는 개략 블록도, 도 11의 (b)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 화소의 제 1 실시형태를 나타내는 등가 회로도이다.
도 12는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 일례를 나타내는 평면 레이아웃 도면이다.
도 13의 (a)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도, 도 13의 (b)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도, 도 13의 (c)는 제 1 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도이다.
도 14의 (a)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 제 2 실시형태를 나타내는 개략 블록도, 도 14의 (b)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 화소의 제 2 실시형태를 나타내는 등가 회로도이다.
도 15의 (a)는 본 발명에 관한 발광 장치를 적용한 디지털 카메라의 구성예를 나타내는 사시도, 도 15의 (b)는 본 발명에 관한 발광 장치를 적용한 디지털 카메라의 구성예를 나타내는 사시도이다.
도 16은 본 발명에 관한 발광 장치를 적용한 박형 텔레비전의 구성예를 나타내는 사시도이다.
도 17은 본 발명에 관한 발광 장치를 적용한 PC의 구성예를 나타내는 사시도이다.
도 18은 본 발명에 관한 발광 장치를 적용한 휴대전화의 구성예를 나타내는 도면이다.
이하, 본 발명에 관한 반도체 장치 및 발광 장치와 전자기기에 대해, 실시형태를 나타내서 자세하게 설명한다.
<반도체 장치>
우선, 본 발명에 관한 반도체 장치의 기본 구조에 대해, 도면을 참조하여 설명한다.
도 1의 (a), (b), (c)는 본 발명에 관한 반도체 장치의 기본 구조의 일례(이하, 「구성예」라고 기재함)를 나타내는 개략 구성도이다.
도 1의 (a)는 본 구성예에 관한 반도체 장치의 개략 평면도이다.
여기서, 도 1의 (a)에 나타내는 평면도에 있어서는 설명의 형편상, 도면 좌우방향을 x방향이라고 하고, 도면 상하방향을 y방향이라고 표기한다(이하 동일함).
도 1의 (b)는 도 1의 (a)에 나타낸 평면 레이아웃을 갖는 반도체 장치에 있어서의 ⅠA-ⅠA선(본 명세서에 있어서는 도 1의 (a) 중에 나타낸 로마 숫자의 「1」에 대응하는 기호로서 편의적으로 「Ⅰ」를 이용함.)을 따른 단면을 나타낸다.
도 1의 (c)는 도 1의 (a)에 나타낸 평면 레이아웃을 갖는 반도체 장치에 있어서의 ⅠB-ⅠB선을 따른 단면을 나타낸다.
또한, 도 1의 (a), (b), (c)에 있어서는, 반도체 장치에 적용되는 트랜지스터의 전극을 중심으로 나타내고, 외부와의 접속 배선이나, 배선층 사이의 절연막 등을 생략한다.
도 2의 (a), (b)는 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터의 등가 회로를 나타내는 도면이다.
도 3은 본 발명에 관한 반도체 장치의 기본 구조의 다른 예를 나타내는 개략 구성도이다.
도 1의 (a), (b), (c)에 나타내는 바와 같이, 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터 TFT는 절연성의 기판(11)상의 특정의 방향(도 1의 (a)에서는 도면 상하방향인 y방향)에 인접하여 설치된 트랜지스터 형성영역 Rta, Rtb의 각각에, 채널 스토퍼형의 역 스태거 구조를 갖는 박막 트랜지스터(제 1 트랜지스터) TrA와 박막 트랜지스터(제 2 트랜지스터) TrB가 인접하여 설치되어 있다.
또, 절연성의 기판(11)상의 상기 특정의 방향으로 연장하여 설치되고, 트랜지스터 형성영역 Rta와 Rtb에 걸쳐 설치되며 양 트랜지스터의 게이트 전극 Trg를 이루는 단일의 도체층을 갖는다. 박막 트랜지스터 TrA, TrB는 이 단일의 도체층으로 이루어지는 게이트 전극 Trg에 의해서 서로의 게이트 전극 Trg1, Trg2가 접속된 소자 구조를 갖고 있다.
여기서, 단일의 도체층으로 이루어지는 게이트 전극 Trg의, 트랜지스터 형성영역 Rta와 Rtb의 사이의 영역을 게이트 접속 배선 LNg라고 한다. 즉, 박막 트랜지스터 TrA와 TrB는 접속 배선 LNg를 통해 게이트 전극이 서로 접속되어 있다.
즉, 게이트 전극 Trg가 박막 트랜지스터 TrA의 제 1 게이트 전극 Trg1과, 박막 트랜지스터 TrB의 제 2 게이트 전극 Trg2와, 게이트 접속 배선 Lng를 갖는다.
박막 트랜지스터 TrA의 제 1 게이트 전극 Trg1이 트랜지스터 형성영역 Rta내에 배치되고, 박막 트랜지스터 TrB의 제 2 게이트 전극 Trg2가 트랜지스터 형성영역 Rtb내에 배치되고, 게이트 접속 배선 LNg가 트랜지스터 형성영역 Rta와 Rtb의 사이에 배치되어 있다.
제 1 게이트 전극 Trg1과 제 2 게이트 전극 Trg2와 게이트 접속 배선 LNg가 도중에 끊어지지 않고 연결되어 있다.
제 1 게이트 전극 Trg1과 제 2 게이트 전극 Trg2와 게이트 접속 배선 LNg가 일체로 형성되어 있다. 제 1 게이트 전극 Trg1과 제 2 게이트 전극 Trg2와 게이트 접속 배선 LNg를 일체화한 것이 게이트 전극 Trg이다.
박막 트랜지스터 TrA는 도 1의 (a), (b)에 나타내는 바와 같이, 게이트 전극 (제 1 게이트 전극) Trg1과, 게이트 절연막(12)과, 반도체층 SMC와, 채널 보호층 BLa와, 불순물층 OHM과, 소스 전극(제 1 소스 전극) Tras, 및 드레인 전극(제 1 드레인 전극) Trad를 갖고 있다. 소스 전극 Tras 및 드레인 전극 Trad의 각각은 반도체층 SMC상의 불순물층 OHM상에 설치된 전극이다.
박막 트랜지스터 TrB도 박막 트랜지스터 TrA와 동등한 단면 구조로 이루어지고, 게이트 전극(제 2 게이트 전극) Trg2와, 게이트 절연막(12)과, 반도체층 SMC와, 채널 보호층 BLb와, 불순물층 OHM과, 소스 전극(제 2 소스 전극) Trbs, 및 드레인 전극(제 2 드레인 전극) Trbd를 갖고 있다. 소스 전극 Trbs 및 드레인 전극 Trbd의 각각은 반도체층 SMC상의 불순물층 OHM상에 설치된 전극이다.
게이트 전극 Trg1, 게이트 전극 Trg2 및 게이트 접속 배선 LNg는 절연성의 기판(11)의 일면측에 설치되고, 게이트 절연막(12)에 피복되어 있다.
채널 영역이 형성되는 반도체층 SMC는 각각 게이트 절연막(12)상의 게이트 전극 Trg상을 포함하는 트랜지스터 형성영역 Rta, Rtb에 대응하는 영역에 설치되어 있다. 채널 보호층 BLa, BLb는 각 반도체층 SMC상에 설치되어 있다.
박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad는 상기 특정의 방향에 직교하는 소정 방향(x방향)을 따라 이간하고, 서로 대향하여 배치되어 있다. 소스 전극 Tras 및 드레인 전극 Trad는 반도체층 SMC의, 상기 소정 방향의 양단측의 상면에 설치되는 동시에, 일부가 채널 보호층 BLa의 상기 소정 방향의 양단측의 상면의 일부에 연장하여 설치되어 있다. 그리고, 소스 전극 Tras 및 드레인 전극 Trad는 해당 채널 보호층 BLa의 상면에서 이간하고, 대향하도록 설치되어 있다. 즉, 채널 보호층 BLa의 양단측에 있어서, 소스 전극 Tras 및 드레인 전극 Trad의 일부와 채널 보호층 BLa가 겹쳐져 있다(오버랩되어 있다).
마찬가지로, 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd도 박막 트랜지스터 TrA와 동일하게, 상기 소정 방향(x방향)을 따라 이간하고, 서로 대향하여 배치되어 있다. 소스 전극 Trbs 및 드레인 전극 Trbd는 반도체층 SMC의, 상기 소정 방향의 양단측의 상면에 설치되는 동시에, 일부가 채널 보호층 BLb의 상기 소정 방향의 양단측의 상면의 일부에 연장하여 설치되어 있다. 그리고, 소스 전극 Trbs 및 드레인 전극 Trbd는 해당 채널 보호층 BLb의 상면에서 이간하고, 대향하도록 설치되어 있다. 즉, 채널 보호층 BLb의 양단측에 있어서, 소스 전극 Trbs 및 드레인 전극 Trbd의 일부와 채널 보호층 BLb가 겹쳐져 있다(오버랩되어 있다).
소스 전극 Tras 및 드레인 전극 Trad와 반도체층 SMC의 사이에는 불순물층 OHM으로 이루어지는 오믹 콘택트층이 설치되고, 소스 전극 Tras 및 드레인 전극 Trad와 반도체층 SMC가 전기적으로 접속되어 있다. 마찬가지로, 소스 전극 Trbs 및 드레인 전극 Trbd와 반도체층 SMC의 사이에는 불순물층 OHM으로 이루어지는 오믹 콘택트층이 설치되고, 소스 전극 Trbs 및 드레인 전극 Trbd와 반도체층 SMC가 전기적으로 접속되어 있다.
그리고, 반도체층 SMC내의 적어도 채널 보호층 BLa, BLb의 하면측의 영역에는, 박막 트랜지스터 TrA 및 박막 트랜지스터 TrB의 동작 시에 있어서, 전류로로 되는 채널 영역이 형성된다. 이때, 박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad의 채널 보호층 BLa와의 겹쳐짐 영역(오버랩 영역)은 반도체층 SMC내의 채널 영역과 겹쳐지고, 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd의 채널 보호층 BLb와의 겹쳐짐 영역(오버랩 영역)은 반도체층 SMC내의 채널 영역과 겹쳐진다.
또, 이와 같은 박막 트랜지스터 TrA, TrB를 포함하는 기판(11)상에는 외적 환경에 의한 부식이나 손상으로부터 보호하기 위한 보호 절연막(13)이, 박막 트랜지스터 TrA, 박막 트랜지스터 TrB 및 게이트 절연막(12)을 피복하도록 설치되어 있다.
여기서, 박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad의 y방향의 치수(즉, 박막 트랜지스터 TrA의 채널 폭) Wca와, 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd의 y방향의 치수(즉, 박막 트랜지스터 TrB의 채널 폭) Wcb는 동일하게 되도록 설정되어 있다(Wca=Wcb).
또, 박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad, 및 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd는 모두 동일 층에 설치되고, 기판(11)상에 성막된 단일의 소스, 드레인 메탈층을 패터닝함으로써, 동일한 공정으로 일괄하여 형성된다.
또, 반도체층 SMC는 박막 트랜지스터 TrA에 있어서는 예를 들면, 채널 보호층 BLa와, 소스 전극 Tras 및 드레인 전극 Trad로 이루어지는 트랜지스터 형성영역 Rta의 평면 형상으로 조정하도록 설치되어 있다. 또, 반도체층 SMC는 박막 트랜지스터 TrB에 있어서는 채널 보호층 BLb와, 소스 전극 Trbs 및 드레인 전극 Trbd로 이루어지는 트랜지스터 형성영역 Rtb의 평면 형상으로 조정하도록 설치되어 있다.
그리고, 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터 TFT에 있어서는 도 1의 (a)에 나타내는 바와 같이, 박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad, 및 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd가, 박막 트랜지스터 TrA, TrB에 겸용되는 게이트 전극 Trg(또는 각 채널 보호층 BLa, BLb)의 폭방향(x방향)의 중심선 CL(도 1의 (b), (c)에 있어서는 단면의 중심선)을 기준으로 하여 반대의 위치에 배치되도록 설치되어 있다.
즉, 도 1의 (a)에 나타내는 바와 같이 박막 트랜지스터 TrA에 있어서는, 중심선 CL(또는 게이트 전극 Trg 및 채널 보호층 BLa)에 대해 도면 왼쪽측에 소스 전극 Tras가 설치되고, 도면 오른쪽측에 드레인 전극 Trad가 설치되어 있다. 한편, 박막 트랜지스터 TrB에 있어서는, 중심선 CL(또는 게이트 전극 Trg 및 채널 보호층 BLb)에 대해 도면 오른쪽측에 소스 전극 Trbs가 설치되고, 도면 왼쪽측에 드레인 전극 Trbd가 설치되어 있다.
부가해서, 본 구성예에 관한 반도체 장치에 적용되는 트랜지스터 TFT에 있어서는, 박막 트랜지스터 TrA의 소스 전극 Tras와 박막 트랜지스터 TrB의 소스 전극 Trbs가 소스 접속 배선 LNs를 통해 접속되어 있다.
여기서, 소스 접속 배선 LNs는 도 1의 (a)에 나타내는 바와 같이, 소스 전극 Tras 및 Trbs와 일체적으로 설치되고, 기판(11)상에 성막된 단일의 소스, 드레인 메탈층을 패터닝하고, 소스 전극 Tras 및 Trbs와 동일한 공정으로, 동일 층에 설치된 도체층으로부터 형성되는 제 1 접속 배선 LNs1, LNs3과, 소스 전극 Tras, Trbs와는 다른 층에 설치된 도체층으로부터 형성되고, 콘택트 홀 CHsa, CHsb를 통해, 각각 상기 제 1 접속 배선에 접속되어 있는 제 2 접속 배선 LNs2를 가지고 구성되어 있다.
소스 접속 배선 LNs의 제 2 접속 배선 LNs2는 예를 들면 상술한 게이트 전극 Trg와 동일 층이며, 제 1 접속 배선에 대해 하층측에 설치되고, 기판(11)상에 성막된 단일의 게이트 메탈층을 패터닝함으로써, 게이트 전극 Trg와 동일한 공정으로 일괄하여 형성된다.
또, 소스 접속 배선 LNs는 도 1의 (a), (b), (c)에 나타내는 바와 같이, 기판(11)상에 설정된 트랜지스터 형성영역 Rta, Rtb의 외부이며, 게이트 전극 Trg 및 게이트 접속 배선 LNg에 기판(11)의 상면의 면방향, 즉 도 1의 (a)에 나타내는 x방향과 y방향으로 연장하는 평면을 따른 방향에 대해 수직한 방향(도 1의 (b), (c)에 나타내는 IC방향)에 겹쳐지는 영역을 제외한 영역에 설치되고, 박막 트랜지스터 TrA의 소스 전극 Tras와 박막 트랜지스터 TrB의 소스 전극 Trbs가 트랜지스터 형성영역 Rta, Rtb의 외부에서 접속되어 있다.
박막 트랜지스터 TrA의 드레인 전극 Trad와 박막 트랜지스터 TrB의 드레인 전극 Trbd는 드레인 접속 배선 LNd를 통해 접속되어 있다.
여기서, 드레인 접속 배선 LNd는 드레인 전극 Trad 및 Trbd와 일체적으로 설치되고, 기판(11)상에 성막된 단일의 소스, 드레인 메탈층을 패터닝함으로써, 소스 전극 Tras 및 드레인 전극 Trad, 및 소스 전극 Trbs 및 드레인 전극 Trbd와 동일한 공정으로, 동일 층에 설치된 도체층으로부터 형성되는 제 3 접속 배선이다.
또, 드레인 접속 배선 LNd도 도 1의 (a), (b), (c)에 나타내는 바와 같이, 기판(11)상에 설정된 트랜지스터 형성영역 Rta, Rtb의 외부이며, 게이트 전극 Trg 및 게이트 접속 배선 LNg에 기판(11)의 상면의 면방향, 즉 도 1의 (a)에 나타내는 x방향과 y방향으로 연장하는 평면을 따른 방향에 대해 수직한 방향(도 1의 (b), (c)에 나타내는 IC방향)에 겹쳐지는 영역을 제외한 영역에 설치되고, 박막 트랜지스터 TrA의 드레인 전극 Trad와 박막 트랜지스터 TrB의 드레인 전극 Trbd가 트랜지스터 형성영역 Rta, Rtb의 외부에서 접속되어 있다.
그리고, 상술한 바와 같은 소자 구조를 갖는 트랜지스터 TFT는, 예를 들면 도 2의 (a), (b)에 나타내는 바와 같은 등가 회로에 의해 나타낼 수 있다. 즉, 본 구성예에 관한 트랜지스터 TFT는 박막 트랜지스터 TrA와 박막 트랜지스터 TrB가 병렬로 접속되는 동시에, 게이트 전극 Trg가 공통으로 접속된 회로 구성을 갖고 있으므로, 실질적으로 양자의 채널 폭 Wca, Wcb를 합계한 채널 폭 Wca+Wcb를 갖는 박막 트랜지스터와 동등한 구동 능력을 갖고 있다.
또한 상술한 구성예에 있어서는, 박막 트랜지스터 TrA의 소스 전극 Tras와 박막 트랜지스터 TrB의 소스 전극 Trbs를 접속하기 위한 소스 접속 배선 LNs에 있어서의 제 1 접속 배선 LNs1이, 소스 전극 Tras 및 소스 전극 Trbs와 동일 층에 설치된 도체층으로부터 형성되고, 박막 트랜지스터 TrA의 드레인 전극 Trad와 박막 트랜지스터 TrB의 드레인 전극 Trbd를 접속하기 위한 드레인 접속 배선 LNd가 드레인 전극 Trad 및 드레인 전극 Trbd와 동일 층에 설치된 도체층으로부터 형성되는 경우에 대해 설명했다. 그렇지만, 본 발명에 관한 반도체 장치에 적용되는 트랜지스터는 상술한 구성예에 나타낸 소자 구조에 한정되는 것이 아니다. 즉, 박막 트랜지스터 TrA의 소스 전극 Tras와 박막 트랜지스터 TrB의 소스 전극 Trbs를 접속하기 위한 소스 접속 배선 LNs에 있어서의 제 1 접속 배선 LNs1이, 소스 전극 Tras 및 소스 전극 Trbs와는 다른 도체층으로부터 형성되고, 박막 트랜지스터 TrA의 드레인 전극 Trad와 박막 트랜지스터 TrB의 드레인 전극 Trbd를 접속하기 위한 드레인 접속 배선 LNd가, 드레인 전극 Trad 및 드레인 전극 Trbd와는 다른 도체층으로부터 형성되는 것이라도 좋다.
또 상술한 구성예에 있어서는, 트랜지스터 TFT가 기판(11)상의 y방향에 인접하여 설치된 박막 트랜지스터 TrA와 박막 트랜지스터 TrB로 이루어지는 것으로 했지만, 이것에 한정되는 것이 아니다.
트랜지스터 TFT를 구성하는 박막 트랜지스터 TrA와 박막 트랜지스터 TrB가 상기와 같은 상호의 접속 관계를 갖고, 각 트랜지스터 소스 전극과 드레인 전극이 함께 동일한 방향을 따라 배치되어 있으면 좋다. 따라서, 예를 들면 도 3에 나타내는 바와 같이, 박막 트랜지스터 TrA와 박막 트랜지스터 TrB의 소스 전극과 드레인 전극이 x방향을 따라 배치되고, 각 트랜지스터가 x방향에 인접하여 설치되어 있는 것이라도 좋다. 마찬가지로, 박막 트랜지스터 TrA와 박막 트랜지스터 TrB의 소스 전극과 드레인 전극이 y방향을 따라 배치되고, 각 트랜지스터가 y방향에 인접하여 설치되고 있어도 좋다.
또한, 박막 트랜지스터 TrA와 박막 트랜지스터 TrB가 근접해서 배치되어 있는 것으로 했지만, 이것에 한정되는 것이 아니다. 박막 트랜지스터 TrA와 박막 트랜지스터 TrB가 상기와 같은 상호의 접속 관계를 갖고 있으면, 양자가 어느 정도 이간하여 배치되어 있고도 좋다.
요컨대, 본 발명에 관한 반도체 장치에 적용되는 트랜지스터는 박막 트랜지스터 TrA와 TrB의 소스 전극끼리, 드레인 전극끼리가 전기적으로 접속되어 있다. 그리고, 소스 전극끼리를 접속하는 접속 배선, 또는 드레인 전극끼리를 접속하는 접속 배선의 어느 한쪽이 소스, 드레인 메탈층과는 다른 도체층에 의한 접속 배선을 통해 서로 접속되어 있는 것이면 좋다.
따라서, 상술한 구성예에 나타낸 바와 같은 박막 트랜지스터 TrA와 TrB의 소스 전극끼리를 접속하기 위한 소스 접속 배선 LNs, 및 드레인 전극끼리를 접속하기 위한 드레인 접속 배선 LNd의 적어도 한쪽이, 소스, 드레인 메탈층과는 다른 도체층, 예를 들면 소스, 드레인 메탈층의 하층 또는 상층에 설치된 도체층에 의해 형성된 접속 배선에 접속되어 있는 것이라도 좋다. 또, 소스 접속 배선 LNs 및 드레인 접속 배선 LNd의 적어도 한쪽이, 해당 하층 또는 상층의 도체층인 것이라도 좋다. 또한, 이러한 소자 구조의 구성예는 후술하는 발광 소자로의 적용예에 있어서 자세하게 설명한다.
(작용 효과의 검증)
다음에, 상술한 반도체 장치(트랜지스터)에 있어서의 작용 효과에 대해, 비교예를 나타내어 자세하게 설명한다.
여기서는 본 발명에 관한 반도체 장치의 비교예로서, 일반적인 채널 스토퍼형의 역 스태거 구조를 갖는 박막 트랜지스터를 나타내고, 정렬 어긋남에 의한 영향을 검증한 후, 본 발명에 관한 반도체 장치(트랜지스터)의 작용 효과의 우위성에 대해 설명한다.
도 4의 (a), (b)는 본 발명에 관한 반도체 장치에 대한 비교예를 나타내는 개략 구성도이다.
도 4의 (a)는 비교예에 관한 반도체 장치(박막 트랜지스터)의 개략 평면도이다.
도 4의 (b)는 도 4의 (a)에 나타낸 평면 레이아웃을 갖는 반도체 장치(박막 트랜지스터)에 있어서의 ⅢB-ⅢB선(본 명세서에 있어서는 도 4의 (a) 중에 나타낸 로마 숫자의 「3」에 대응하는 기호로서 편의적으로 「Ⅲ」을 이용함.)을 따른 단면을 나타낸다.
여기서, 도 1의 (a), (b)와 동등한 구성에 대해서는 동일한 부호를 붙이고 설명을 간략화한다.
본 발명에 관한 반도체 장치에 대한 종래의 구성으로서의 비교예는 도 4의 (a), (b)에 나타내는 바와 같이, 절연성의 기판(11)상에 주지의 채널 스토퍼형의 역 스태거 구조를 갖는 박막 트랜지스터 TrC가 설치된 구성을 갖고 있다. 이 박막 트랜지스터 TrC에 있어서는, 소스 전극 Trcs와 드레인 전극 Trcd가 반도체층 SMC상에 설치되어 있는 동시에, 반도체층 SMC상에 설치된 채널 보호층 BLc의, 소스 전극 Trcs와 드레인 전극 Trcd가 대향하는 방향(x방향)의 양단측의 상면의 일부에, 불순물층 OHM을 통해 소스 전극 Trcs 및 드레인 전극 Trcd의 일부가 연장하여 설치된 구성을 갖고 있다. 즉, 비교예에 관한 박막 트랜지스터 TrC에 있어서는, 채널 보호층 BLc의 양단측에 있어서, 소스 전극 Trcs 및 드레인 전극 Trcd와 채널 보호층 BLc가 오버랩하(평면적으로 겹쳐짐)도록 설치되어 있다. 그리고, 반도체층 SMC내의 적어도 채널 보호층 BLc의 하면측의 영역에는 박막 트랜지스터 TrC의 동작 시에 있어서, 전류로로 되는 채널 영역이 형성된다. 이때, 소스 전극 Trcs 및 드레인 전극 Trcd의 오버랩 영역은 반도체층 SMC 중에 형성되는 채널 영역과 평면적으로 겹쳐진다.
여기서, 이 비교예에 관한 트랜지스터와 본 발명에 관한 트랜지스터 TFT의 비교를 위해, 박막 트랜지스터 TrC의 채널 폭 Wcc는 박막 트랜지스터 TrA 및 TrB의 채널 폭 Wca, Wcb의 합계로 설정되어 있는 것으로 한다(Wcc=Wca+Wcb). 즉, 박막 트랜지스터 TrA와 TrB로 이루어지는 트랜지스터 TFT와, 박막 트랜지스터 TrC는 동등한 구동 능력을 갖고 있는 것으로 한다.
도 5의 (a)～(d)는 비교예에 관한 박막 트랜지스터에 있어서의 정렬 어긋남과 그 영향을 설명하기 위한 도면이다.
도 5의 (a)～(c)는 비교예에 관한 박막 트랜지스터에 있어서의 정렬 어긋남에 의한 채널 보호층 BLc와, 소스 전극 Trcs, 드레인 전극 Trcd의 오버랩(평면적인 겹쳐짐)의 상태의 변화를 설명하기 위한 개략 평면도이다. 또한, 도 5의 (a)～(c)에 있어서는, 채널 보호층 BLc와 소스 및 드레인 전극 Trcs, Trcd가 오버랩하는 영역을 편의적으로 굵은 프레임으로 나타냈다.
도 5의 (d)는 정렬 어긋남에 의한 채널 보호층 BLc와 소스 및 드레인 전극 Trcs, Trcd의 오버랩의 상태의 변화에게 대한, 박막 트랜지스터 TrC의 소자 특성 (Vg-Ids 특성)의 변화를 나타내는 도면이다.
도 4의 (a), (b)에 나타낸 주지의 박막 트랜지스터 TrC에 있어서, 소스 전극 Trcs 및 드레인 전극 Trcd를 형성할 때에는 일반적으로 포토 마스크를 이용한 포토리소그래피법이 이용된다. 이때에, 설계된 패턴에 대한 포토 마스크의 위치 맞춤에 근소한 위치 어긋남이 생기거나, 기판(11)상에 형성된 각종의 막의 가공 치수가 기판상의 장소에 의해서 근소하게 다르거나, 제조 공정에 있어서의 기판(11)으로의 물리적, 화학적 처리 등에 의해 기판(11)에 근소한 휨이나 변형이 생기거나 하는 일이 있다. 그 결과, 도 5의 (a)～(c)에 나타내는 바와 같이, 소스 및 드레인 전극 Trcs, Trcd가 게이트 전극 Trg 또는 채널 보호층 BLc에 대해, 상하방향 또는 좌우방향 또는 그 양 방향으로 어긋나서 형성되는 정렬 어긋남이 생기는 일이 있다.
여기서, 설명을 간소화하기 위해 도 5의 (a)～(c)에 있어서는, 소스 및 드레인 전극 Trcs, Trcd의 정렬 어긋남이 채널 보호층 BLc에 대해 도면 좌우방향(도 4의 (a)에 나타내는 x방향)에 생긴 경우에 대해 설명한다. 도 5의 (a)는 소스 및 드레인 전극 Trcs, Trcd가 정렬 어긋남에 의해서, 채널 보호층 BLc에 대해 도면 왼쪽 방향으로 어긋난 경우를 나타내고, 도 5의 (c)는 소스 및 드레인 전극 Trcs, Trcd가 정렬 어긋남에 의해서, 채널 보호층 BLc에 대해 도면 오른쪽 방향으로 어긋난 경우를 나타낸다. 또, 도 5의 (b)는 소스 및 드레인 전극 Trcs, Trcd에 정렬 어긋남이 생기고 있지 않은 경우를 나타낸다.
그리고, 이와 같은 소스 및 드레인 전극 Trcs, Trcd의 정렬 어긋남이 생긴 경우에, 박막 트랜지스터의 소자 특성(Vg-Ids 특성)은 도 5의 (d)에 나타내는 바와 같이 변화된다.
또한, 여기서는 일례로서, n채널형의 어모퍼스 실리콘 박막 트랜지스터(n-ch TFT)에 있어서, 채널비(比) W/L=10, 드레인, 소스간 전압 Vds=10V로 설정한 경우의, 게이트 전압 Vg에 대한 드레인 전극 Trcd로부터 소스 전극 Trcs 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 관계를 나타낸다. 또, 도 5의 (d)에 있어서는, 소자 특성의 거동을 명확화하기 위해 세로축의 드레인ㆍ소스간 전류 Ids를 대수 눈금(log-scale; 로그 스케일)로 나타냈다.
도 5의 (b)에 나타내는 바와 같이, 정렬 어긋남이 생기고 있지 않은 박막 트랜지스터 TrC의 소자 특성(Vg-Id 특성)의 거동은 도 5의 (d)의 특성선 SPb에 나타내는 바와 같이, 게이트 전압 Vg=0V를 경계로 하여, 정(正)의 전압측인 온(ON) 영역에서는 드레인ㆍ소스간 전류 Ids가, 예를 들면 1.0×10-6A 정도의 전류값을 나타낸다. 부(負)의 전압측인 오프 영역에서는, 예를 들면 1.0×10-12A 정도의 전류값을 나타낸다.
한편, 도 5의 (a)에 나타낸 바와 같이, 소스 및 드레인 전극 Trcs, Trcd가 정렬 어긋남에 의해서 채널 보호층 BLc에 대해 도면 왼쪽 방향으로 어긋난 경우, 즉 소스 전극 Trcs측의 오버랩 치수가 작고, 드레인 전극 Trcd측의 오버랩 치수가 커지는 방향에 정렬 어긋남을 발생시킨 경우에는, 도 5의 (d)의 특성선 SPa에 나타내는 바와 같이, 박막 트랜지스터 TrC의 소자 특성은 게이트 전압 Vg가 정의 전압측인 온 영역에서, 드레인ㆍ소스간 전류(온 전류) Ids의 전류값이 상기 특성선 SPb에 비해 커지는 경향을 나타낸다.
한편, 도 5의 (c)에 나타낸 바와 같이, 소스 및 드레인 전극 Trcs, Trcd가 정렬 어긋남에 의해서 채널 보호층 BLc에 대해 도면 오른쪽 방향으로 어긋난 경우, 즉 소스 전극 Trcs측의 오버랩 치수가 크고, 드레인 전극 Trcd측의 오버랩 치수가 작아지는 방향에 정렬 어긋남을 발생시킨 경우에는, 도 5의 (d)의 특성선 SPc에 나타내는 바와 같이, 박막 트랜지스터 TrC의 소자 특성은 온 영역에서 드레인ㆍ소스간 전류(온 전류) Ids의 전류값이 상기 특성선 SPb에 비해 작아지는 경향을 나타낸다.
이와 같이, 소스 및 드레인 전극 Trcs, Trcd가 채널 보호층 BLc에 대해 도면 좌우방향으로 어긋나는 것에 의해, 드레인ㆍ소스간 전류(온 전류) Ids가 증감하게 된다.
이러한 박막 트랜지스터 TrC를 예를 들면, 전류 구동형의 발광 소자인 유기 EL 소자의 구동 트랜지스터로서 적용하고, 해당 유기 EL 소자와 해당 구동 트랜지스터를 갖는 복수의 화소를 표시 영역에 배열하여 설치한 표시 패널에 있어서, 각 화소의 유기 EL 소자의 발광 휘도는 대체로, 해당 화소의 구동 트랜지스터에 흐르는 드레인ㆍ소스간 전류 Ids의 전류값에 비례한다. 이 때문에, 표시 패널의 표시 영역의 면내에서 균일한 발광이 얻어지도록 하기 위해서는, 각 화소의 구동 트랜지스터(박막 트랜지스터)의 소정의 게이트 전압 Vg에 대한 드레인ㆍ소스간 전류 Ids의 전류값의 편차를 억제할 필요가 있다.
여기서, 소스 및 드레인 전극 Trcs, Trcd의 채널 보호층 BLc에 대한 정렬 어긋남의 값과 드레인ㆍ소스간 전류(온 전류) Ids의 전류값의 편차의 관계에 대해 검증한다.
도 6의 (a)～(d)는 박막 트랜지스터에 있어서의 소스 및 드레인 전극의, 채널 보호층 BLc에 대한 정렬 어긋남량과 드레인ㆍ소스간 전류의 전류값의 편차의 관계를 나타내는 도면이다.
여기서, 도 6의 (a), (b), (c)는 정렬 어긋남의 상태와 정렬 어긋남량의 관계를 설명하기 위한 도면이고, 소스 전극 Trcs와 드레인 전극 Trcd가 대향하는 방향을 x방향, 이것에 직교하는 채널 보호층 BLc의 긴쪽방향을 y방향이라고 한다. 그리고, 소스 전극 Trcs로부터 드레인 전극 Trcd를 향하는 방향을 x방향의 정(正)방향, 드레인 전극 Trcd로부터 소스 전극 Trcs를 향하는 방향을 x방향의 부(負)방향이라고 한다.
도 6의 (a)는 소스 및 드레인 전극 Trcs, Trcd가 채널 보호층 BLc에 대해 마이너스 x방향으로 어긋난 경우를 나타내고, 도 6의 (c)는 소스 및 드레인 전극 Trcs, Trcd가 채널 보호층 BLc에 대해 플러스 x방향으로 어긋난 경우를 나타낸다. 도 6의 (b)는 정렬 어긋남이 생기고 있지 않은 경우를 나타낸다.
도 6의 (b)에 나타내는 소스 전극 Trcs와 드레인 전극 Trcd의 정렬 어긋남이 생기고 있지 않을 때의, 대향하는 소스 전극 Trcs와 드레인 전극 Trcd의 사이의 중앙 위치에 그은 선을 기준선 SL이라고 한다. 그리고, 도 6의 (a)나 도 6의 (c)와 같이 정렬 어긋남이 발생했을 때의 소스 전극 Trcs와 드레인 전극 Trcd의 사이의 중앙에 그은 중앙선 SDC의, 상기 기준선 SL에 대한 x방향의 거리를 정렬 어긋남량이라고 한다. 도 6의 (a)에 나타내는 정렬 어긋남에 있어서는 정렬 어긋남량은 부의 값으로 되고, 도 6의 (c)에 나타내는 정렬 어긋남에 있어서는 정렬 어긋남량은 정의 값으로 된다.
다음에, 도 6의 (d)는 박막 트랜지스터에 있어서의 소스 및 드레인 전극의 상기 정렬 어긋남량과, 드레인ㆍ소스간 전류의 전류값 및 그 편차의 관계를 나타내는 도면이다.
여기서, 드레인ㆍ소스간 전류는 n채널형의 어모퍼스 실리콘 박막 트랜지스터 (n-ch TFT)가 게이트 절연막의 막두께 400㎚, 채널 보호막 BLc의 막두께 240㎚, 소스 전극 Trcs 및 드레인 전극 Trcd의 y방향의 폭에 대응하는 채널 폭 W=350㎛, 채널 보호막 BLc의 x방향의 폭에 대응하는 채널 길이 L=7.4㎛이며, 게이트 전압 Vg=5V, 드레인 전압 Vd=10V로 설정한 경우에, 소스 전극과 드레인 전극간에 흐르는 전류이다.
도 6의 (d)에 있어서, SP1은 상기 정렬 어긋남량에 대한 드레인(D)→소스(S) 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 변화 특성을 나타낸다.
SP2는 소스(S)→드레인(D) 방향에 흐르는 드레인ㆍ소스간 전류 Ids의 변화 특성을 나타낸다.
SP3은 정렬 어긋남량에 대한 SP1 및 SP2에 있어서의 드레인ㆍ소스간 전류 Ids의 전류값의 차의, 정렬 어긋남이 없을 때의 드레인ㆍ소스간 전류 Ids의 전류값에 대한 비율을 나타내고, 표시 패널의 표시 영역의 면내에 배열된 복수의 화소의 각각에 구동 트랜지스터로서 설치된 박막 트랜지스터에 흐르는 드레인ㆍ소스간 전류 Ids의, 정렬 어긋남에 의해 생기는 전류값의 편차의 정도를 나타내는 것이다. 즉, 정렬 어긋남은 소스 및 드레인 전극 Trcs, Trcd와 채널 보호층 BLc의 상대적인 위치 어긋남이기 때문에, 소정량의 정렬 어긋남이 있을 때, 구동 트랜지스터로서의 복수의 박막 트랜지스터에, 소스 및 드레인 전극 Trcs, Trcd가 채널 보호층 BLc에 대해 플러스 x방향으로 소정량의 정렬 어긋남이 생긴 박막 트랜지스터와, 마이너스 x방향으로 동량의 정렬 어긋남이 생긴 박막 트랜지스터가 혼재하고 있을 가능성이 있다. SP3은 이러한 경우에 생기는 각 박막 트랜지스터에 흐르는 드레인ㆍ소스간 전류 Ids의 전류값의 차의, 정렬 어긋남이 없을 때에 대한 비율을 나타내고 있다.
도 4 중, SP1, SP2에 나타내는 바와 같이, 정렬 어긋남이 없는 상태(정렬 어긋남량=0.0)에서는 드레인ㆍ소스간 전류 Ids는 동일 전류값을 나타낸다. 그리고, 정렬 어긋남량이 정부(正負) 양방향으로 커지는 것에 수반하여, 드레인(D)→소스 (S) 방향으로 흐르는 드레인ㆍ소스간 전류 Ids와, 소스(S)→드레인(D) 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 차가 커지고, 면내의 각 박막 트랜지스터에 흐르는 드레인ㆍ소스간 전류 Ids의 편차가 커진다.
이러한 특성을 갖는 박막 트랜지스터를 구동 트랜지스터로 하는 복수의 화소를, 상술한 바와 같이 표시 패널의 표시 영역에 배열하여 설치하고, 표시 영역의 면내에서 균일한 발광이 얻어지도록 하기 위해서는, 박막 트랜지스터의 소정의 게이트 전압 Vg에 대한 드레인 전류(온 전류) Id의 면내 편차가 대체로 ±10％거나 그것보다 작은 값으로 되도록 할 필요가 있다. 그러기 위해서는 도 4에 나타내는 바와 같이, 소스 및 드레인 전극의 정렬 어긋남량이 대체로 ±0.2㎛이거나 그것보다 작은 값으로 되도록 제어 할 필요가 있다.
그렇지만, 대면적의 표시 패널에 이용되는 기판에 있어서, 해당 기판의 전역에서, 소스 및 드레인 전극의 정렬 어긋남량을 ±0.2㎛이거나 그것보다 작은 값으로 제어하는 것은 현재의 제조 기술에서는 매우 곤란하다. 그 때문에, 각 박막 트랜지스터의 온 전류 특성의 편차가 ±10％보다 커지고, 제품 수율의 저하나, 표시 화질의 열화를 초래하고 있었다.
다음에, 본 발명의 구성예에 관한 트랜지스터 TFT에 대해, 상기와 마찬가지의 조건으로 소스 전극 Tras, Trbs, 및 드레인 전극 Trad, Trbd의 정렬 어긋남량에 대한 드레인ㆍ소스간 전류 Ids의 전류값에 대해 검증한다.
도 7의 (a), (b)～도 9의 (a), (b)는 본 발명의 구성예에 관한 트랜지스터 TFT에 있어서의 소스 및 드레인 전극의 정렬 어긋남량과 드레인 전류의 전류값의 관계를 나타내는 도면이다.
여기서, 도 7의 (a), (b)～도 9의 (a), (b)에 있어서, 소스 전극 Tras, Trbs 및 드레인 전극 Trad, Trbd의 정렬 어긋남량에 대한, 드레인(D)→소스(S) 방향으로 흐르는 드레인ㆍ소스간 전류 Ids, 및 소스(S)→드레인(D) 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 변화는, 도 6의 (d)에 나타낸 경우와 마찬가지로 SP1, SP2로 나타난다.
본 발명의 구성예에 관한 트랜지스터 TFT는 도 1의 (a), (b), 도 2의 (a), (b)에 나타낸 바와 같이, 박막 트랜지스터 TrA와 박막 트랜지스터 TrB가 병렬로 접속되는 동시에, 게이트 전극 Trg가 겸용된 구성을 갖고 있다.
부가해서, 상기 구성예에 관한 트랜지스터 TFT는 도 1의 (a), (b)에 나타낸 바와 같이, 박막 트랜지스터 TrA의 소스 전극 Tras 및 드레인 전극 Trad와, 박막 트랜지스터 TrB의 소스 전극 Trbs 및 드레인 전극 Trbd가 중심선 CL을 기준으로 하여, x방향으로, 서로 반대의 위치가 되도록 배치된 회로 구성을 갖고 있다.
이것에 의해, 본 발명의 구성예에 관한 트랜지스터 TFT의 박막 트랜지스터 TrA의, 드레인 전극 Trad로부터 소스 전극 Tras 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 정렬 어긋남량에 대한 변화 특성은 도 7의 (b)～도 9의 (b)에 나타낸 SP1로 된다. 또, 트랜지스터 TFT의 박막 트랜지스터 TrB의, 드레인 전극 Trbd로부터 소스 전극 Trbs 방향으로 흐르는 드레인ㆍ소스간 전류 Ids의 정렬 어긋남량에 대한 변화 특성은 도 7의 (b)～도 9의 (b)에 나타낸 SP2로 된다.
본 발명의 구성예에 관한 트랜지스터 TFT에 있어서, 도 7의 (a)에 나타내는 바와 같이, 정렬 어긋남이 없는 상태(정렬 어긋남량=0.0)에서는, 도 7의 (b)중, 화살표 P0로 나타내는 바와 같이, SP1, SP2에 있어서의 드레인 전류 Id는 동일 전류값을 나타내고, 트랜지스터 TFT의 온 전류로서, 이들의 합계인 대체로 4.6(=2.3+2.3)㎂의 전류가 흐른다.
한편, 도 8의 (a)에 나타내는 바와 같이, 정렬 어긋남이 x, y축의 정방향에 생기고, 그 어긋남량이 +1.0㎛인 경우에는, 도 8의 (b) 중 화살표 P1로 나타내는 바와 같이, 드레인 전류 Id는 SP1에 있어서 작고, SP2에 있어서 커진다. 그리고, 트랜지스터 TFT의 온 전류로서는 이들의 합계인 대체로 5.1(=1.7+3.4)㎂의 전류가 흐른다.
또, 도 9의 (a)에 나타내는 바와 같이, 정렬 어긋남이 x, y축의 부방향에 생기고, 그 어긋남량이 -1.0㎛인 경우에는, 도 9의 (b) 중 화살표 P2로 나타내는 바와 같이, 드레인 전류 Id는 SP1에 있어서 크고, SP2에 있어서 작아진다. 그리고, 트랜지스터 TFT의 온 전류 Id로서는 이들의 합계인 대체로 5.1(=3.4+1.7)㎂의 전류가 흐른다.
이러한 본 발명의 구성예에 관한 트랜지스터 TFT와, 비교예에 관한 박막 트랜지스터 TrC에 있어서의 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인 전류의 비교 결과를 도 10의 (a), (b)에 나타낸다.
여기서, 도 10의 (a)는 소스 및 드레인 전극의 정렬 어긋남량에 대한 드레인 전류 Id의 실측값의 비교 결과이다. 도 10의 (b)는 도 10의 (a)에 나타낸 실측값을, 정렬 어긋남이 생기고 있지 않을 때(정렬 어긋남량=0㎛)를 기준으로 하여 규격화한 드레인 전류의 비교 결과이다.
여기서, 도 10의 (a)에 있어서는 트랜지스터 TFT 및 박막 트랜지스터 TrC에 있어서, 채널 폭(트랜지스터 TFT에 있어서는 박막 트랜지스터 TrA, TrB의 합계의 채널 폭) W=700㎛, 채널 길이 L=7.4㎛, 게이트 전압 Vg=5V, 드레인 전압 Vd=10V로 설정한 경우의 드레인 전류 Id의 전류값을 나타낸다.
도 10의 (a), (b)에 나타내는 바와 같이, 비교예에 관한 박막 트랜지스터 TrC에 있어서는 소스 및 드레인 전극의 정렬 어긋남량이 ±1㎛ 정도 생기면, 드레인 전류(온 전류) Id가 최대로 50％ 정도 변동한다. 이것에 대해, 본 발명에 있어서는 드레인 전류(온 전류) Id의 변동이 최대로 10％ 정도로 억제된다.
따라서, 본 발명에 관한 박막 트랜지스터를 상술한 바와 같이, 대면적의 표시 패널에 있어서의 각 화소의 구동 트랜지스터에 적용한 경우에는 종래의 구성에 비해, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 박막 트랜지스터의 온 전류의 편차의 발생을 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있는 표시 장치를 실현할 수 있다.
또한, 본 발명의 구성예에 관한 트랜지스터 TFT에 있어서는, 도 1의 (a), (b)에 나타낸 바와 같이 기판(11)상에 트랜지스터 형성영역 Rta, Rtb를 근접시켜 설치하고, 박막 트랜지스터 TrA, TrB의 소스 전극끼리, 또 드레인 전극끼리를 상기 트랜지스터 형성영역 Rta, Rtb의 외부에 설치한 접속 배선으로 접속하는 소자 구조를 나타냈다.
여기서 레이아웃 설계상에서는, 상기의 트랜지스터 형성영역 Rta, Rtb 상호를 이간시켜 설정하고, 그 간극에 접속 배선을 설치하고, 소스 전극끼리, 또 드레인 전극끼리를 직접 접속하는 것도 생각된다. 그렇지만, 이러한 소자 구조에 있어서는 다음과 같은 문제를 갖고 있다.
제 1로, 트랜지스터 형성영역 Rta, Rtb 상호를 이간시키기 위해, 박막 트랜지스터 TrA, TrB를 포함하는 트랜지스터 TFT 전체의 형성 영역의 면적이 커진다. 특히, 그러한 트랜지스터를 실제로 표시 장치의 화소 등에 적용할 경우에 있어서는, 트랜지스터의 형성 면적이 커지는 것에 의해 화소의 개구율의 저하나 레이아웃 설계의 자유도가 제약되는 등의 문제가 생긴다. 또한, 본 발명의 구성예에 관한 트랜지스터 TFT를 표시 장치의 화소에 적용한 구성예에 대해서는 자세하게 후술한다.
제 2로, 인접하여 배치된 박막 트랜지스터 TrA, TrB의 게이트 전극은 단일의 도체층으로 이루어지고, 트랜지스터 형성영역 Rta와 Rtb의 간극에도 이 게이트 전극 Trg를 이루는 도체층이 연장하여 설치되게 된다. 여기서, 트랜지스터 형성영역 Rta와 Rtb의 간극에 접속 배선을 설치하면, 접속 배선과 게이트 전극 Trg를 이루는 도체층이 기판(11)의 상면의 면방향에 대해 수직한 방향으로 겹쳐져 배치되는 것에 의해, 접속 배선과 게이트 전극 Trg간의 기생 용량이 증가하게 된다. 이 기생 용량의 증가는 박막 트랜지스터 TrA, TrB의 동작에 영향을 주어, 표시 동작에 영향을 주어 버린다고 하는 폐해가 생긴다.
제 3으로, 특히 역 스태거 구조의 박막 트랜지스터에 있어서는, 반도체층이 게이트 전극의 형성층의 위쪽에 설치되기 때문에, 반도체층과 다른 배선층의 거리가 비교적 짧아지는 소자 구조를 갖고 있다. 여기서, 트랜지스터 형성영역 Rta와 Rtb의 간극에 접속 배선을 설치하면, 이 접속 배선이 박막 트랜지스터 TrA 또는 TrB의 채널 형성 영역의 비교적 근방에 설치되게 되는 경우가 있다. 그 경우, 접속 배선이 의사(擬似)적인 게이트 전극으로서 기능해버려(탑 게이트 효과), 채널 형성에 영향을 주고, 표시 동작에 영향을 주어 버린다고 하는 폐해가 생긴다.
이러한 문제에 대해 본 발명의 구성예에 있어서는, 트랜지스터 형성영역 Rta, Rtb의 외부에서 게이트 전극 Trg 및 게이트 접속 배선 LNg에, 연직방향에 겹쳐지지 않는 영역에서 박막 트랜지스터 TrA, TrB의 소스 전극끼리, 드레인 전극끼리를 접속하도록 하고 있다. 이것에 의해, 박막 트랜지스터 TrA, TrB를 극히 접근시켜 배치시킬 수 있고, 트랜지스터 TFT의 형성 영역이 대형화하는 것을 억제할 수 있는 동시에, 접속 배선에 의한 기생 용량의 증가나 탑 게이트 효과의 영향을 억제할 수 있다.
<발광 장치로의 적용예>
다음에, 상술한 구성예에 나타낸 반도체 장치(트랜지스터)를 적용 가능한 발광 장치(표시 장치) 및 화소에 대해 설명한다. 여기서, 이하에 나타내는 적용예에 있어서는, 유기 EL 소자를 갖는 복수의 화소가 2차원 배열된 유기EL 표시패널을 구비한 표시 장치에, 본 발명에 관한 트랜지스터를 적용하는 경우에 대해 설명한다.
(제 1 실시형태)
도 11의 (a), (b)는 본 발명에 관한 반도체 장치를 적용한 표시 장치의 제 1 실시형태를 나타내는 개략 구성도이다.
도 11의 (a)는 본 실시형태에 관한 표시 장치를 나타내는 개략 블록도이고, 도 11의 (b)는 본 실시형태에 관한 표시 장치에 적용되는 화소의 등가 회로도이다.
도 11의 (a)에 나타내는 바와 같이, 제 1 실시형태에 관한 표시 장치(발광 장치)(100)는 개략, 복수의 화소 PIX가 2차원 배열된 표시 패널(발광 패널)(110)과, 각 화소 PIX를 선택 상태로 설정하기 위한 선택 드라이버(선택 구동 회로)(120)와, 각 화소 PIX에 화상 데이터에 따른 계조 신호를 공급하기 위한 데이터 드라이버(신호 구동 회로)(130)와, 컨트롤러(140)를 구비하고 있다.
그리고, 본 실시형태에 관한 표시 패널(110)에 배열되는 화소 PIX는 도 11의 (b)에 나타내는 바와 같이, 발광 구동 회로 DC와, 전류 구동형의 발광 소자인 유기 EL 소자 OEL을 구비하고 있다.
발광 구동 회로 DC는 예를 들면 도 11의 (b)에 나타내는 바와 같이, 트랜지스터 Tr11과, 트랜지스터 Tr12A, Tr12B와, 커패시터 Cs를 구비하고 있다.
트랜지스터(선택 트랜지스터) Tr11은 게이트 단자가 선택 라인 Ls에 접속되고, 드레인 단자가 데이터 라인 Ld에 접속되고, 소스 단자가 접점 N11에 접속되어 있다.
트랜지스터(구동 트랜지스터) Tr12A, Tr12B는 각각, 게이트 단자가 접점 N11에 접속되고, 드레인 단자가 각 접점 N13, N14를 통해 고전위의 전원전압 Vsa가 인가된 전원 라인 La에 접속되고, 소스 단자가 접점 N12에 접속되어 있다.
커패시터 Cs는 접점 N11 및 접점 N12 사이에 접속되어 있다.
또, 유기 EL 소자(표시 소자) OEL은 애노드(양극; 애노드 전극으로 되는 화소 전극)가 상기발광 구동 회로 DC의 접점 N12에 접속되고, 캐소드(음극; 캐소드 전극으로 되는 대향 전극)가 소정의 저전위 전원(기준 전압 Vsc; 예를 들면 접지 전위 Vgnd)에 접속되어 있다.
여기서는, 트랜지스터 Tr11, Tr12A, Tr12B는 모두 n채널형의 박막 트랜지스터가 적용되어 있다. 또, 트랜지스터 Tr12A, Tr12B는 상술한 구성예에 나타낸 바와 같은 소자 구조를 갖는 박막 트랜지스터 TrA, TrB가 적용되어 있다.
화소 PIX에 접속되는 선택 라인 Ls는 표시 패널(110)의 행방향(도 11의 (a)의 좌우방향)에 배치되고, 선택 드라이버(120)에 접속되어 있다. 또, 데이터 라인 Ld는 표시 패널(110)의 열방향(도 11의 (a)의 상하방향)에 배치되고, 데이터 드라이버(130)에 접속되어 있다.
컨트롤러(140)는 표시 장치(100)의 외부로부터 공급되는 화상 데이터에 의거하여, 휘도계조 데이터를 포함하는 디지털 데이터로 이루어지는 표시 데이터를 생성해서 데이터 드라이버(130)에 공급한다.
또, 컨트롤러(140)는 화상 데이터에 의거해서 생성 또는 추출되는 타이밍 신호에 의거하여, 선택 드라이버(120) 및 데이터 드라이버(130)의 동작 상태를 제어하고, 표시 패널(110)에 있어서의 소정의 화상 표시 동작을 실행하기 위한 선택 제어 신호 및 데이터 제어 신호를 생성해서 출력한다.
그리고, 이러한 회로 구성을 갖는 화소 PIX를 구비한 표시 장치의 표시 구동 동작은 우선 소정의 선택 기간에, 선택 라인 Ls에 선택 레벨(하이(high) 레벨)의 선택 전압 Vsel을 인가하여 트랜지스터 Tr11을 온 동작시킨 상태(선택 상태)에서, 화상 데이터에 따른 전압값의 계조 전압 Vdata를 데이터 라인 Ld에 인가한다. 이것에 의해, 트랜지스터 Tr11을 통해 접점 N11에, 계조 전압 Vdata에 따른 전위가 인가된다. 이것에 의해, 트랜지스터 Tr12A, Tr12B의 드레인, 소스 사이에 계조 전압 Vdata에 따른 발광 구동 전류가 흐르고, 유기 EL 소자 OEL이 발광한다. 이때, 커패시터 Cs에는 계조 전압 Vdata에 의거한 전하가 축적(충전)된다.
다음에 비(非)선택 기간에 있어서, 선택 라인 Ls에 비선택 레벨(로(low) 레벨)의 선택 전압 Vsel을 인가하여 트랜지스터 Tr11을 오프 동작시킨다(비선택 상태). 이때, 커패시터 Cs에 축적된 전하가 유지되고, 접점 N11에 계조 전압 Vdata에 상당하는 전압이 인가되는 것에 의해, 트랜지스터 Tr12A, Tr12B의 드레인, 소스 사이에 상기의 발광 동작 상태(선택 기간)와 동등한 전류값의 발광 구동 전류가 흐르고, 유기 EL 소자 OEL은 발광 상태를 계속한다. 그리고, 이러한 표시 구동 동작을 표시 패널(110)의 모든 화소 PIX에 대해, 행마다 순차 실행하는 것에 의해, 원하는 화상 정보가 표시된다.
다음에, 상술한 바와 같은 회로 구성을 갖는 화소(발광 구동 회로 및 유기 EL 소자)의 구체적인 디바이스 구조(평면 레이아웃 및 단면 구조)에 대해 설명한다.
여기서는, 기판의 일면측에 설치된 유기 EL 소자 OEL의 유기 EL층에 있어서 발광한 광이, 투명한 기판을 투과하여 시야측(기판의 타면측)으로 출사(出射)되는 보텀 에미션형의 발광 구조를 갖는 유기EL 표시패널에 대해 나타낸다.
도 12는 본 실시형태에 관한 표시 장치에 적용되는 화소의 일례를 나타내는 평면 레이아웃 도면이다.
도 12에 있어서는, 도 11의 (b)에 나타낸 발광 구동 회로 DC의 각 트랜지스터 및 배선 등이 설치된 층을 주로 나타내고, 각 트랜지스터의 전극 및 각 배선층을 명료하게 하기 위해, 편의적으로 빗금을 실시해서 나타냈다. 여기서, 동일한 빗금을 실시한 전극 및 배선층은 동일층에 설치되어 있다. 또한, 동일층에 설치된 배선층은 예를 들면 절연막상 등의 1개의 층상에, 동시에 동일한 재료에 의해 형성된 배선층인 것을 의미하고 있고, 해당 배선층의 하층측의 층구조가 동일이라고는 할 수 없다.
도 13의 (a)～(c)는 본 실시형태에 관한 표시 장치에 적용되는 화소의 주요부 단면도를 나타낸다.
여기서는, 도 13의 (a)～(c)는 도 12에 나타낸 평면 레이아웃을 갖는 화소에 있어서의 ⅩⅡC-ⅩⅡC～ⅩⅡE-ⅩⅡE선(본 명세서에 있어서는 도 12 중에 나타낸 로마 숫자의 「12」에 대응하는 기호로서 편의적으로 「ⅩⅡ」를 이용함.)을 따른 단면을 나타낸다.
도 11의 (b)에 나타낸 화소 PIX는 구체적으로는 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 유리 등의 투명한 절연성의 기판(11)의 일면측(도 13의 상면측)에 설정된 화소 형성 영역 Rpx마다 설치되어 있다.
도 12에 나타낸 화소 PIX에 있어서, 화소 형성 영역 Rpx의 도면 위쪽 및 아래쪽의 가장자리변 영역에는 각각, 행방향(도면 좌우방향)에 선택 라인 Ls 및 전원 라인 La가 배치되어 있다. 한편, 화소 형성 영역 Rpx의 도면 왼쪽측의 가장자리변 영역에는 선택 라인 Ls 및 전원 라인 La에 직교하고, 열방향(도면 상하방향)에 데이터 라인 Ld가 배치되어 있다. 또, 도 12에 나타낸 화소 PIX에 있어서는, 예를 들면 도 13의 (a)～(c)에 나타내는 바와 같이, 화소 형성 영역 Rpx내의 EL소자 형성영역 Rel에게 개구부가 설치된 격벽층(14)이 설치되어 있다.
선택 라인 Ls는 예를 들면 도 12에 나타내는 바와 같이, 데이터 라인 Ld나 전원 라인 La보다 하층측(기판(11)측)에 설치되어 있다. 여기서, 선택 라인 Ls는 트랜지스터 Tr11의 게이트 전극 Tr11g와 동일층에 설치된 도체층으로부터 형성된다.
데이터 라인 Ld는 예를 들면 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 전원 라인 La보다 상층측에 설치되어 있다. 여기서, 데이터 라인 Ld는 콘택트 홀 CH11을 통해 트랜지스터 Tr11의 드레인 전극 Tr11d에 접속되어 있다.
전원 라인 La는 예를 들면 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 데이터 라인 Ld보다 하층측에 설치되어 있다. 전원 라인 La는 예를 들면 Tr12B의 소스 전극 Tr12bs와 동일층에 설치된 도체층으로부터 형성된다. 전원 라인 La는 각 콘택트 홀 CH13, CH15를 통해, 인출(pull-out) 배선 LNad, LNbd에 개별로 접속되어 있다.
트랜지스터 Tr11은 주지의 역 스태거 구조의 박막 트랜지스터 구조를 갖고, 도 12에 나타내는 바와 같이, 게이트 전극 Tr11g가 상기 선택 라인 Ls와 일체적으로 형성되고, 드레인 전극 Tr11d가 콘택트 홀 CH11을 통해 데이터 라인 Ld에 접속되어, 드레인 전극 Tr11d가 트랜지스터 Tr12A, Tr12B에 공통하는 게이트 전극 Tr12g에 접속되어 있다.
또한 도 12에 있어서, BL11은 채널 보호층이다.
또, 트랜지스터 Tr12A, Tr12B는 상술한 구성예에 나타낸 트랜지스터 TFT를 구성하는 박막 트랜지스터 TrA, TrB와 동등한 소자 구조를 갖고 있다.
트랜지스터 Tr12A, Tr12B는 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 단일의 도체층으로부터 형성되는 게이트 전극 Tr12g가 겸용되어 설치되어 있다. 구체적으로는, 게이트 전극 Tr12g는 트랜지스터 Tr12A의 제 1 게이트 전극 Tr12ga와, 트랜지스터 Tr12B의 제 2 게이트 전극 Tr12gb와, 게이트 접속 배선 Lng를 갖는다. 제 1 게이트 전극 Tr12ga가 트랜지스터 Tr12A의 채널 보호층 BLa에 상대하고, 게이트 절연막(12) 및 반도체층 SMC가 제 1 게이트 전극 Tr12ga와 채널 보호층 BLa의 사이에 끼워져 있다. 제 2 게이트 전극 Tr12gb가 트랜지스터 Tr12B의 채널 보호층 BLb에 상대하고, 게이트 절연막(12) 및 반도체층 SMC가 제 2 게이트 전극 Tr12gb와 채널 보호층 BLb의 사이에 끼워져 있다. 게이트 접속 배선 LNg는 트랜지스터 Tr12A와 Tr12B의 사이에 걸치는 영역에 배치되어 있다. 제 1 게이트 전극 Tr12ga와 제 2 게이트 전극 Tr12gb와 게이트 접속 배선 LNg가 도중에 끊어지지 않고 연결되어 있다. 제 1 게이트 전극 Tr12ga와 제 2 게이트 전극 Tr12gb와 게이트 접속 배선 LNg가 일체로 형성되어 있다. 제 1 게이트 전극 Tr12ga와 제 2 게이트 전극 Tr12gb와 게이트 접속 배선 LNg를 일체화한 것이 게이트 전극 Tr12g이다.
드레인 전극 Tr12ad, Tr12bd는 각각, 콘택트 홀 CH12, CH14를 통해 인출 배선 LNad, LNbd에 개별로 접속되고, 인출 배선 LNad, LNbd는 전원 라인 La를 통해 서로 도통되어 있다.
인출 배선 LNad, LNbd는 트랜지스터 Tr12A, Tr12B의 게이트 전극 Tr12g와 평면시(平面視)해서 겹쳐지는 영역을 제외한 영역에 설치되어 있다. 인출 배선 LNad, LNbd는 예를 들면, 데이터 라인 Ld와 동일층에 설치된 도체층으로부터 형성된다.
소스 전극 Tr12as, Tr12bs는 각각, 소스 전극 Tr12as, Tr12bs와 동일층에 설치된 도체층으로부터 형성되는 인출 배선 LNas, LNbs를 통해, 유기 EL 소자 OEL의 화소 전극(15)에 공통으로 접속되어 있다.
인출 배선 LNas, LNbs는 트랜지스터 Tr12A, Tr12B의 게이트 전극 Tr12g와 평면시해서 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
한편, 도 12에 있어서, BL12a, BL12b는 채널 보호층이다.
트랜지스터 Tr11 및 트랜지스터 Tr12A, Tr12B는 층간 절연막(13a) 및 보호 절연막(13b)에 피복되어 있다.
여기서, 인출 배선 LNas, LNbs 및 화소 전극(15)은 상기 구성예에 있어서의 소스 접속 배선 LNs에 대응하고, 인출 배선 LNad, LNbd 및 전원 라인 La는 상기 구성예에 있어서의 드레인 접속 배선 LNd에 대응하고 있다.
유기 EL 소자 OEL은 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 상기 화소 전극(애노드 전극)(15)과, 유기 EL층(발광 기능층)(16)과, 대향 전극(캐소드 전극)(17)을 순차 적층한 소자 구조를 갖고 있다.
여기서 본 실시형태에 있어서는, 유기 EL 소자 OEL은 보텀 에미션형의 발광 구조를 갖고 있으므로, 화소 전극(15)은 주석 도프(doped) 산화 인듐(ITO) 등의 투명한 전극 재료에 의해 형성되어 있다. 한편, 대향 전극(17)은 알루미늄 단체(單體)나 알루미늄 합금 등의 광반사율이 높은 전극 재료를 포함해서 형성되어 있다.
유기 EL층(16)은 도 12, 도 13의 (a)～(c)에 나타내는 바와 같이, 격벽층 (14)에 설치된 개구부에 의해 획정되는 EL소자 형성영역 Rel에 노출하는 화소 전극(15)상에 설치된다. 유기 EL층(16)은 예를 들면, 정공 주입층(또는, 정공 주입층을 포함하는 정공 수송층)(16a) 및 전자 수송성 발광층(16b)으로부터 형성된다. 대향 전극(17)은 기판(11)상에 배열된 각 화소 PIX의 화소 전극(15)에 대해 공통으로 대향하도록, 단일의 전극층(전면(solid) 전극)에 의해 형성되어 있다.
상술한 바와 같이 본 실시형태에 관한 화소 PIX에 있어서는, 구동 트랜지스터로 되는 트랜지스터 Tr12A, Tr12B의 소스 전극 Tr12as, Tr12bs가 소스 전극 Tr12as, Tr12bs와 동일층에 설치된 도체층으로부터 형성되는 인출 배선 LNas, LNbs를 통해, 화소 전극(15)을 통해 전기적으로 접속되어 있다.
또, 트랜지스터 Tr12A, Tr12B의 드레인 전극 Tr12ad, Tr12bd가 각각, 인출 배선 LNad, LNbd에 접속되어 있다. 그리고, 해당 인출 배선 LNad와 LNbd는 전원 라인 La를 통해 서로 전기적으로 접속되어 있다.
즉, 본 실시형태에 관한 화소 PIX에 적용되는 구동 트랜지스터는 트랜지스터 Tr12A와 Tr12B가 병렬로 접속되는 동시에, 단일의 도체층으로 이루어지는 게이트 전극 Tr12g가 겸용된 소자 구조를 갖고 있다.
여기서, 인출 배선 LNad, LNbd는 데이터 라인 Ld와 동일층에 설치된 도체층으로부터 형성되는 것이며, 드레인 전극 Tr12ad, Tr12bd의 상층에 평면적으로 겹쳐지도록 배치되어 있다.
또, 인출 배선 LNad, LNbd, LNas, LNbs는 트랜지스터 Tr12A, Tr12B의 게이트 전극 Tr12g와 평면시해서 겹쳐지는 영역을 제외한 영역에 설치되어 있다.
따라서, 본 실시형태에 있어서는, 화소 PIX의 구동 트랜지스터로서 본 발명에 관한 반도체 장치(트랜지스터)를 적용할 수 있으므로, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 트랜지스터의 온 전류의 편차를 억제하는 동시에, 접속 배선에 의한 기생 용량의 증가나 톱 게이트 효과의 영향을 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있는 표시 장치를 실현할 수 있다.
또, 이러한 트랜지스터 Tr12A, Tr12B로 이루어지는 구동 트랜지스터의 소자 구조에 있어서는, 드레인 전극 Tr12ad, Tr12bd 상호를 해당 드레인 전극 Tr12ad, Tr12bd와는 다른 층의 인출 배선 LNad, LNbd를 통해 접속하고 있다. 이것에 의해, 해당 드레인 전극 Tr12ad, Tr12bd과 인출 배선 LNad, LNbd를 평면적으로 겹쳐서 배치할 수 있다.
따라서, 트랜지스터 형성영역 바깥에서 소스 전극끼리, 및 드레인 전극끼리를 접속하는 배선을 배치하기 위한 접속 영역(이 경우는 소스, 드레인 방향의 영역)을 삭감 또는 삭제할 수 있으므로, 화소의 개구율을 유지 또는 향상시킬 수 있다.
(제 2 실시형태)
다음에, 본 발명에 관한 발광 장치를 적용한 표시 장치의 제 2 실시형태에 대해, 도면을 참조하여 설명한다.
도 14의 (a), (b)는 본 발명에 관한 반도체 장치가 적용되는 표시 장치의 제 2 실시형태를 나타내는 개략 구성도이다.
도 14의 (a)는 본 실시형태에 관한 표시 장치를 나타내는 개략 블록도이다.
도 14의 (b)는 본 실시형태에 관한 표시 장치에 적용되는 화소의 등가 회로도이다.
여기서, 상술한 제 1 실시형태와 동등한 구성에 대해서는, 동일 또는 동등한 부호를 붙이고 그 설명을 간략화한다.
도 14의 (a)에 나타내는 바와 같이, 제 2 실시형태에 관한 표시 장치(100)는 제 1 실시형태에 나타낸 구성에 더하여, 전원 드라이버(150)를 구비한 구성을 갖고 있다.
또, 본 실시형태에 관한 표시 패널(110)에 배열되는 화소 PIX는 상술한 제 1 실시형태와 마찬가지로, 예를 들면 도 14의 (b)에 나타내는 바와 같이, 발광 구동 회로 DC와, 유기 EL 소자 OEL을 구비하고 있다.
발광 구동 회로 DC는 예를 들면 도 14의 (b)에 나타내는 바와 같이, 트랜지스터 Tr21, Tr22와, 트랜지스터 Tr23A, Tr23B와, 커패시터 Cs를 구비하고 있다.
트랜지스터(선택 트랜지스터) Tr21은 게이트 단자가 선택 라인 Ls에 접속되고, 드레인 단자가 전원 라인 La에 접속되고, 소스 단자가 접점 N21에 접속되어 있다.
트랜지스터(선택 트랜지스터) Tr22는 게이트 단자가 선택 라인 Ls에 접속되고, 소스 단자가 데이터 라인 Ld에 접속되고, 드레인 단자가 접점 N22에 접속되어 있다.
트랜지스터(구동 트랜지스터) Tr23A, Tr23B는 각각, 게이트 단자가 접점 N21에 접속되고, 드레인 단자가 전원 라인 La에 접속되고, 소스 단자가 접점 N22에 접속되어 있다.
커패시터 Cs는 접점 N21과 접점 N22에 접속되어 설치되어 있다.
화소 PIX에 접속되는 전원 라인 La는 표시 패널(110)의 행방향(도 14의 (a)의 좌우방향)에 배치되고, 전원 드라이버(150)에 접속되어 있다.
또, 유기 EL 소자 OEL은 애노드(양극; 애노드 전극으로 되는 화소 전극)가 상기 발광 구동 회로 DC의 접점 N22에 접속되고, 캐소드(음극; 캐소드 전극으로 되는 대향 전극)가 소정의 저전위 전원(기준 전압 Vsc; 예를 들면, 접지 전위 Vgnd)에 접속되어 있다.
여기서, 본 실시형태에 있어서도, 트랜지스터 Tr23A, Tr23B는 상술한 구성예에 나타낸 바와 같은 소자 구조를 갖는 박막 트랜지스터 TrA, TrB가 적용되어 있다.
그리고, 이러한 회로 구성을 갖는 화소 PIX를 구비한 표시 장치의 표시 구동 동작은 우선 선택 기간에, 선택 라인 Ls에 선택 레벨(하이 레벨)의 선택 전압 Vsel을 인가하는 동시에, 전원 라인 La에 비발광 레벨(기준 전압 Vsc 이하의 전압; 예를 들면, 부전압)의 전원전압 Vsa를 인가한 상태(선택 상태)에서, 화상 데이터에 따른 부의 전압값의 계조 전압 Vdata를 데이터 라인 Ld에 인가한다. 이것에 의해, 트랜지스터 Tr22를 통해 접점 N22에, 계조 전압 Vdata에 따른 전위가 인가된다.
이것에 의해, 트랜지스터 Tr23A, Tr23B의 게이트, 소스간에 생긴 전위차에 따른 기입 전류가, 전원 라인 La로부터 트랜지스터 Tr23A, Tr23B, 트랜지스터 Tr22를 통해 데이터 라인 Ld 방향으로 흐른다. 이때, 커패시터 Cs에는 접점 N21 및 N22 사이에 생긴 전위차에 따른 전하가 축적된다.
이때, 유기 EL 소자 OEL의 애노드(접점 N22)에 인가되는 전위는 캐소드의 전위(기준 전압 Vsc)보다 낮아지기 때문에, 유기 EL 소자 OEL에는 전류가 흐르지 않고, 유기 EL 소자 OEL은 발광하지 않는다(비(非)발광 동작).
다음에, 상기 선택 기간 종료 후의 비선택 기간에 있어서, 선택 라인 Ls에 비선택 레벨(로 레벨)의 선택 전압 Vsel을 인가하여 트랜지스터 Tr21, Tr22를 오프 동작시킨다(비선택 상태). 이때, 커패시터 Cs에는 선택 기간에 축적된 전하가 유지되어 있으므로, 트랜지스터 Tr23A, Tr23B는 온 상태를 유지한다.
그리고, 전원 라인 La에 발광 레벨(기준 전압 Vsc보다 높은 전압)의 전원전압 Vsa를 인가하는 것에 의해, 전원 라인 La로부터 트랜지스터 Tr23A, Tr23B를 통해, 유기 EL 소자 OEL에 기입 전류와 대략 동등한 발광 구동 전류가 흐른다.
이것에 의해, 각 화소 PIX의 유기 EL 소자 OEL은 기입 동작시에 기입된 화상 데이터(계조 전압 Vdata)에 따른 휘도 계조로 발광하고, 표시 패널(110)에 원하는 화상 정보가 표시된다.
이와 같이, 본 실시형태에 있어서도 상술한 제 1 실시형태와 마찬가지로, 화소 PIX의 구동 트랜지스터인 트랜지스터 Tr23A, Tr23B에 본 발명에 관한 트랜지스터를 적용할 수 있다. 이것에 의해, 소스 및 드레인 전극의 정렬 어긋남에 기인하는 트랜지스터의 온 전류의 편차를 억제하는 동시에, 접속 배선에 의한 기생 용량의 증가나 톱 게이트 효과의 영향을 억제하고, 양호한 표시 화질을 갖는 동시에, 제품의 수율을 향상시킬 수 있는 표시 장치를 실현할 수 있다.
또한, 본 실시형태에 관한 표시 장치에 적용되는 화소 PIX의 구체적인 디바이스 구조(평면 레이아웃 및 단면 구조)에 대해서는 설명을 생략하지만, 상술한 제 1 실시형태에 나타낸 구조를 양호하게 적용할 수 있다.
또, 상술한 각 실시형태에 있어서는, 유기 EL 소자를 갖는 화소를 발광 구동하기 위한 발광 구동 회로에 적용한 경우에 대해 설명했지만, 본 발명에 관한 것은 이것에 한정되는 것이 아니다.
즉, 본 발명은 기판상에 배열되는 화소가 발광 소자 또는 표시 소자와, 이들을 구동하기 위한 스위칭 소자(박막 트랜지스터)를 갖는 것이면 양호하게 적용할 수 있는 것이고, 예를 들면, 액정 표시 패널 등의 다른 표시 방법에 의해 화상 정보를 표시하는 표시 패널에 적용하는 것이라도 좋다.
<전자기기로의 적용예>
다음에, 본 발명에 관한 반도체 장치(트랜지스터)를 구비한 발광 장치(표시 장치)를 적용한 전자기기에 대해 도면을 참조하여 설명한다.
상술한 바와 같은 표시 패널(110)이나 구동 드라이버(선택 드라이버(120), 데이터 드라이버(130), 전원 드라이버(150))를 구비하는 표시 장치(100)는, 예를 들면 디지털 카메라나 박형 텔레비전, PC, 휴대전화 등 여러 가지의 전자기기의 표시 디바이스로서 양호하게 적용할 수 있는 것이다.
도 15의 (a), (b)는 본 발명에 관한 발광 장치를 적용한 디지털 카메라의 구성예를 나타내는 사시도이다.
도 16은 본 발명에 관한 발광 장치를 적용한 박형 텔레비전의 구성예를 나타내는 사시도이다.
도 17은 본 발명에 관한 발광 장치를 적용한 PC의 구성예를 나타내는 사시도이다.
도 18은 본 발명에 관한 발광 장치를 적용한 휴대전화의 구성예를 나타내는 도면이다.
도 15의 (a), (b)에 있어서, 디지털 카메라(210)는 크게 나누어, 본체부 (211)와, 렌즈부(212)와, 조작부(213)와, 상술한 실시형태에 나타낸 반도체 장치를 구비한 표시 장치(100)를 적용한 표시부(214)와, 셔터 버튼(215)을 구비하고 있다. 이것에 의하면, 표시부(214)에 있어서의 각 화소의 구동 트랜지스터의 온 전류 특성의 편차를 억제하고, 제품의 수율을 향상시킬 수 있는 동시에, 양호한 표시 화질을 실현할 수 있다.
또 도 16에 있어서, 박형 텔레비전(220)은 크게 나누어, 본체부(221)와, 상술한 실시형태에 나타낸 반도체 장치를 구비한 표시 장치(100)를 적용한 표시부 (222)와, 조작용 컨트롤러(리모콘)(223)를 구비하고 있다. 이것에 의하면, 표시부 (222)에 있어서의 각 화소의 구동 트랜지스터의 온 전류 특성의 편차를 억제하고, 제품의 수율을 향상시킬 수 있는 동시에, 양호한 표시 화질을 실현할 수 있다.
또 도 17에 있어서, PC(230)는 크게 나누어, 본체부(231)와, 키보드(232)와, 상술한 실시형태에 나타낸 반도체 장치를 구비한 표시 장치(100)를 적용한 표시부 (233)를 구비하고 있다. 이 경우에 있어서도, 표시부(233)에 있어서의 각 화소의 구동 트랜지스터의 온 전류 특성의 편차를 억제하고, 제품의 수율을 향상시킬 수 있는 동시에, 양호한 표시 화질을 실현할 수 있다.
또 도 18에 있어서, 휴대전화(240)는 크게 나누어, 조작부(241)와, 수화구(242)와, 송화구(243)와, 상술한 실시형태에 나타낸 반도체 장치를 구비한 표시 장치(100)를 적용한 표시부(244)를 구비하고 있다. 이 경우에 있어서도, 표시부(244)에 있어서의 각 화소의 구동 트랜지스터의 온 전류 특성의 편차를 억제하고, 제품의 수율을 향상시킬 수 있는 동시에, 양호한 표시 화질을 실현할 수 있다.
또한, 상술한 각 전자기기에 있어서는, 본 발명에 관한 반도체 장치를 구비한 발광 장치를 표시 장치(표시 디바이스)로서 적용한 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것이 아니다.
본 발명에 관한 반도체 장치를 구비한 발광 장치는, 예를 들면 발광 소자를 갖는 복수의 화소가 한방향으로 배열된 발광소자 어레이를 구비하고, 감광체 드럼에 화상 데이터에 따라 발광소자 어레이로부터 출사된 광을 조사해서 노광하는 노광 장치에 적용되는 것이라도 좋다.
11; 기판 12; 게이트 절연막
100; 표시 장치 110; 표시 패널
SMC; 반도체층 BLa, BLb; 채널 보호층
TFT; 트랜지스터 TrA, TrB; 박막 트랜지스터
Tras, Trbs; 소스 전극 Trad, Trbd; 드레인 전극
LNs, LNd; 접속 배선 PIX; 화소
DC; 발광 구동 회로 OEL; 유기 EL 소자
100; 표시 장치 110; 표시 패널
SMC; 반도체층 BLa, BLb; 채널 보호층
TFT; 트랜지스터 TrA, TrB; 박막 트랜지스터
Tras, Trbs; 소스 전극 Trad, Trbd; 드레인 전극
LNs, LNd; 접속 배선 PIX; 화소
DC; 발광 구동 회로 OEL; 유기 EL 소자
Claims (19)
- 기판과,
상기 기판의 상면에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와,
상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과,
상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고,
상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되고,
상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 기판상에, 상기 제 1 방향에 직교하는 제 2 방향을 따라 인접하여 설치되어 있고,
상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선은 상기 기판상의 동일한 층에 설치된 단일의 도체층인 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 한쪽은 제 1 접속 배선과, 상기 제 1 접속 배선과 다른 층에 설치되며, 상기 제 1 접속 배선과 전기적으로 접속되는 제 2 접속 배선을 갖고,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 다른 쪽은 상기 제 1 접속 배선 또는 상기 제 2 접속 배선의 한쪽과 절연막을 통해 다른 층에 설치된 제 3 접속 배선을 갖고 있는 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 제 1 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층이고,
상기 제 2 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극의 하층측에 상기 절연막을 통해 설치된 도체층이고,
상기 제 3 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 역 스태거 구조의 박막 트랜지스터이고,
상기 제 2 접속 배선은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 제 1 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극의 상층측에 상기 절연막을 통해 설치된 도체층이고,
상기 제 3 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 역 스태거 구조의 박막 트랜지스터인 것을 특징으로 하는 반도체 장치. - 기판상에 배열된 복수의 화소를 갖는 발광 장치로서,
상기 각 화소는 발광 소자와, 해당 발광 소자에 접속되어 해당 발광 소자를 구동하는 구동 소자를 갖고,
상기 구동 소자는,
상기 기판의 상면에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와,
상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과,
상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고,
상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향과 반대 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되고,
상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있는 것을 특징으로 하는 발광 장치. - 제 8 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 기판상에, 상기 제 1 방향에 직교하는 제 2 방향을 따라 인접하여 설치되어 있고,
상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선은 상기 기판상의 동일한 층에 설치된 단일의 도체층인 것을 특징으로 하는 발광 장치. - 제 8 항에 있어서,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 한쪽은 제 1 접속 배선과, 상기 제 1 접속 배선과 다른 층에 설치되며, 상기 제 1 접속 배선과 전기적으로 접속되는 제 2 접속 배선을 갖고,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 다른 쪽은 상기 제 1 접속 배선 또는 상기 제 2 접속 배선의 한쪽과 절연막을 통해 다른 층에 설치된 제 3 접속 배선을 갖고 있는 것을 특징으로 하는 발광 장치. - 제 10 항에 있어서,
상기 제 1 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층이고,
상기 제 2 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극의 하층측에 상기 절연막을 통해 설치된 도체층이고,
상기 제 3 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 발광 장치. - 제 11 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 역 스태거 구조의 박막 트랜지스터이고,
상기 제 2 접속 배선은 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 발광 장치. - 제 10 항에 있어서,
상기 제 1 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극의 상층측에 상기 절연막을 통해 설치된 도체층이고,
상기 제 3 접속 배선은 상기 제 1 소스 전극과 상기 제 2 소스 전극, 또는 상기 제 1 드레인 전극과 상기 제 2 드레인 전극과 동일층에 설치된 도체층인 것을 특징으로 하는 발광 장치. - 제 13 항에 있어서,
상기 기판상에 설치되어 상기 각 화소에 접속되고, 상기 각 화소에 구동 신호를 공급하는 복수의 데이터 라인을 갖고,
상기 제 1 접속 배선은 상기 데이터 라인과 동일층에 설치된 도체층인 것을 특징으로 하는 발광 장치. - 제 13 항에 있어서,
각 데이터 라인보다 하층측에 설치되어 상기 각 화소에 접속되고, 상기 각 화소에 구동 전압을 공급하는 복수의 전원 라인을 갖고,
상기 제 2 접속 배선은 상기 전원 라인인 것을 특징으로 하는 발광 장치. - 제 8 항에 있어서,
상기 발광 소자는 유기 전계 발광 소자인 것을 특징으로 하는 발광 장치. - 전자기기 본체부와,
상기 전자기기 본체부로부터 화상 데이터가 공급되고, 해당 화상 데이터에 따라 구동되는 발광 장치를 구비하고,
상기 발광 장치는 기판과, 상기 기판의 상면에 배열된 복수의 화소를 갖고,
상기 각 화소는 발광 소자와 해당 발광 소자를 구동하는 구동 소자를 갖고,
상기 구동 소자는,
상기 기판상에 설치되고, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 게이트 전극을 갖는 제 1 트랜지스터, 및 제 2 소스 전극, 제 2 드레인 전극 및 제 2 게이트 전극을 갖는 제 2 트랜지스터와,
상기 제 1 소스 전극과 상기 제 2 소스 전극을 전기적으로 접속하는 소스 접속 배선과,
상기 제 1 드레인 전극과 상기 제 2 드레인 전극을 전기적으로 접속하는 드레인 접속 배선과,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 전기적으로 접속하는 게이트 접속 배선을 구비하고,
상기 제 1 소스 전극과 상기 제 1 드레인 전극은 제 1 방향을 따라 배치되고, 상기 제 2 소스 전극과 상기 제 2 드레인 전극은 상기 제 1 방향을 따라 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 반대의 순서로 배치되고,
상기 소스 접속 배선 및 상기 드레인 접속 배선은 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선에 대해 겹쳐지는 영역을 제외한 영역에 설치되어 있는 것을 특징으로 하는 전자 기기. - 제 17 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 기판상에, 상기 제 1 방향에 직교하는 제 2 방향을 따라 인접하여 설치되어 있고,
상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 게이트 접속 배선은 상기 기판상의 동일한 층에 설치된 단일의 도체층인 것을 특징으로 하는 전자 기기. - 제 17 항에 있어서,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 한쪽은 제 1 접속 배선과, 상기 제 1 접속 배선과 다른 층에 설치되며, 상기 제 1 접속 배선과 전기적으로 접속되는 제 2 접속 배선을 갖고,
상기 소스 접속 배선 및 상기 드레인 접속 배선의 다른 쪽은 상기 제 1 접속 배선 또는 상기 제 2 접속 배선의 한쪽과 절연막을 통해 다른 층에 설치된 제 3 접속 배선을 갖고 있는 것을 특징으로 하는 전자 기기.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010080460A JP4941572B2 (ja) | 2010-03-31 | 2010-03-31 | 半導体装置及び発光装置並びに電子機器 |
| JPJP-P-2010-080460 | 2010-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110110026A KR20110110026A (ko) | 2011-10-06 |
| KR101174588B1 true KR101174588B1 (ko) | 2012-08-16 |
Family
ID=44697164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110029050A KR101174588B1 (ko) | 2010-03-31 | 2011-03-30 | 반도체 장치, 및 발광 장치와 전자기기 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8410482B2 (ko) |
| JP (1) | JP4941572B2 (ko) |
| KR (1) | KR101174588B1 (ko) |
| CN (1) | CN102208411B (ko) |
| TW (1) | TWI440155B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103198785B (zh) * | 2012-01-04 | 2015-12-02 | 群康科技(深圳)有限公司 | 像素电路 |
| JP6225511B2 (ja) | 2013-07-02 | 2017-11-08 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
| CN209045572U (zh) | 2019-01-02 | 2019-06-28 | 北京京东方技术开发有限公司 | 薄膜晶体管、像素结构、显示基板、显示面板和显示装置 |
| CN112486061B (zh) * | 2020-11-23 | 2023-01-31 | 海光信息技术股份有限公司 | 电路结构、集成电路及电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001264818A (ja) | 1999-12-24 | 2001-09-26 | Matsushita Electric Ind Co Ltd | 液晶装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812923B2 (ja) * | 1985-10-23 | 1996-02-07 | ホシデン株式会社 | ピクセル駆動用トランジスタ |
| US5367179A (en) * | 1990-04-25 | 1994-11-22 | Casio Computer Co., Ltd. | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US5334859A (en) * | 1991-09-05 | 1994-08-02 | Casio Computer Co., Ltd. | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| JPH10289910A (ja) | 1997-04-15 | 1998-10-27 | Sharp Corp | 半導体装置の製造方法 |
| US6587160B2 (en) * | 1997-10-14 | 2003-07-01 | Samsung Electronics Co., Ltd. | Liquid crystal displays |
| US6469317B1 (en) * | 1998-12-18 | 2002-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| TW585009B (en) * | 2002-05-03 | 2004-04-21 | Ritdisplay Corp | Active-driving type organic electroluminescent device |
| US7049636B2 (en) * | 2002-10-28 | 2006-05-23 | Universal Display Corporation | Device including OLED controlled by n-type transistor |
| JP3870941B2 (ja) * | 2002-10-31 | 2007-01-24 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2005019211A (ja) * | 2003-06-26 | 2005-01-20 | Casio Comput Co Ltd | Ｅｌ表示パネル及びｅｌ表示パネルの製造方法 |
| WO2005062388A1 (en) * | 2003-12-19 | 2005-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP4379278B2 (ja) * | 2004-09-21 | 2009-12-09 | カシオ計算機株式会社 | トランジスタアレイ基板及びディスプレイパネル |
| EP2924498A1 (en) * | 2006-04-06 | 2015-09-30 | Semiconductor Energy Laboratory Co, Ltd. | Liquid crystal desplay device, semiconductor device, and electronic appliance |
-
2010
- 2010-03-31 JP JP2010080460A patent/JP4941572B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-30 KR KR1020110029050A patent/KR101174588B1/ko active IP Right Grant
- 2011-03-30 US US13/075,411 patent/US8410482B2/en active Active
- 2011-03-30 TW TW100110896A patent/TWI440155B/zh not_active IP Right Cessation
- 2011-03-31 CN CN2011100814190A patent/CN102208411B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001264818A (ja) | 1999-12-24 | 2001-09-26 | Matsushita Electric Ind Co Ltd | 液晶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110241002A1 (en) | 2011-10-06 |
| US8410482B2 (en) | 2013-04-02 |
| KR20110110026A (ko) | 2011-10-06 |
| TW201203488A (en) | 2012-01-16 |
| TWI440155B (zh) | 2014-06-01 |
| JP2011216523A (ja) | 2011-10-27 |
| JP4941572B2 (ja) | 2012-05-30 |
| CN102208411B (zh) | 2013-11-06 |
| CN102208411A (zh) | 2011-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10103213B2 (en) | Organic light emitting display device and method for manufacturing the same | |
| US10840319B2 (en) | Display device, method of manufacturing display device, and electronic apparatus | |
| US9716132B2 (en) | Display device and electronic apparatus | |
| US7968387B2 (en) | Thin film transistor and method of fabricating thin film transistor substrate | |
| KR20170049705A (ko) | 유기 발광 표시 장치 | |
| EP3188236A1 (en) | Thin film transistor substrate and display using the same | |
| US11942032B2 (en) | Display apparatus including power line comprising first power line in first direction and second power line in second direction | |
| KR102387791B1 (ko) | 유기전계 발광표시장치 및 그 제조방법 | |
| US7755142B2 (en) | Thin-film transistor and image display device | |
| KR101174588B1 (ko) | 반도체 장치, 및 발광 장치와 전자기기 | |
| US10868049B2 (en) | Display device and manufacturing method thereof | |
| US20090284147A1 (en) | Display apparatus | |
| JP2011191434A (ja) | 発光装置及びその製造方法並びに電子機器 | |
| US7605399B2 (en) | Thin film transistor | |
| JP5212683B2 (ja) | トランジスタパネル及びその製造方法 | |
| JP4482287B2 (ja) | アクティブマトリックス型の画像表示装置 | |
| US20220328597A1 (en) | Display substrate and display device | |
| CN114743989A (zh) | 阵列基板及显示面板 | |
| JP2012073371A (ja) | 発光装置及び電子機器 | |
| US11997895B2 (en) | Display device including first and second lower patterns and method of manufacturing the same | |
| KR100698695B1 (ko) | 발광 표시장치 및 그 제조방법 | |
| KR20190075443A (ko) | Oled 표시 장치의 제조 방법 | |
| KR20180061860A (ko) | 박막 트랜지스터 및 이를 이용한 표시패널 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170629 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180628 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190624 Year of fee payment: 8 |