KR100835032B1 - 디스플레이 패널 - Google Patents

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Abstract

디스플레이 패널은 적어도 한의 구동트랜지스터(23)를 포함하는 복수의 트랜지스터(21 - 23)를 가지는 트랜지스터 배치기판(50), 및 복수의 트랜지스터의 구동 트랜지스터(23)와 전기적으로 도통되는 복수의 픽셀전극을 포함한다. 복수의 발광층(20b)은 픽셀전극 상에 구비된다. 대향전극(20c)은 발광층 상에 구비된다. 복수의 배선(91) 각각은 서로 근접한 픽셀전극들 사이에 배치되고, 대향전극(20c)과 전기적으로 도통된다.
디스플레이 패널, 구동트랜지스터, 유지트랜지스터, 스위치 트랜지스터, 픽셀전극, 대향전극, 공통배선, 급전배선

Description

디스플레이 패널{DISPLAY PANEL}
본 발명은 하위-픽셀로서 발광소자를 사용하는 디스플레이 패널에 관한 것이다.
일본 특허출원 공개공보 제 8-330600 호에 기재된 바와 같이, 발광 소자의 역할을 하는 유기 전계발광 소자는 양극, 전계발광층, 및 음극이 이 순서대로 기판상에 적층된 구조로 층을 이루고 있다. 전압이 양극과 음극 사이에 인가될 때, 정공과 전자는 EL층에 유입되어 EL층에서 전계발광이 일어난다. 전계발광 소자의 기판 및 기판-측 전극은 광학적으로 투명하게 설계되어서, EL층을 지닌 기판에서 나온 EL층으로부터 빛은 하향 방출형이라 일컫는다. 반면에, EL층을 지닌 기판의 반대 측에서의 EL층으로부터 광이 출력하도록 설계된 전계발광 소자는 상향 방출형이라 일컫는다.
능동 매트릭스 구동형의 디스플레이 패널에서, 하나 또는 복수의 박막 트랜지스터는 1-도트 하위-픽셀 당 제공된다. 박막트랜지스터는 유기 전계발광 소자가 발광이 되도록 한다. 예를 들면, 일본 특허출원 공개공보 제 8-330600 호의 기재된 디스플레이 패널에서, 2 개의 박막 트랜지스트는 각 하위-픽셀로 제공된다. 능동 매트릭스 구동형의 디스플레이 패널을 제조에서, 트랜지스터 배치기판은 각 하위- 픽셀에 대해 박막트랜지스터를 패턴화함으로서 준비된다. 그 후, 유기 전계발광 소자는 각 하위-픽셀에 상응하는 트랜지스터 배치기판의 표면 상에서 패턴화된다. 박막트랜지스터를 패턴화하는 온도는 유기 전계발광 소자의 내열온도보다 더 높기때문에, 박막트랜지스터 패턴화 후에, 유기 전계발광이 패턴화된다.
박막트랜지스터는 각 하위-픽셀에 대해 패턴화된다. 이로써, 박막트랜지스터와 연결된 하부전극(예를 들면, 양극)은 각 하위-픽셀에 대해 독립적으로 형성되도록, 복수의 유기 전계발광 소자는 매트릭스에서 패턴화된다. 반면에, 대향전극(예를 들면, 음극)은 모든 유기 전계발광 소자에 의해 공유된 공통 전극으로서 전체 표면 상에 형성된다.
상술된 장치에서, EL층은 대향전극의 형성동안 열적/화학적 요인으로 손상될 수 있다. EL층의 손상을 억제하기 위해서는, 대향전극의 형성시간은 가능한 짤아야 된다. 그러나, 대향전극의 형성시간이 짧아질 때, 대향전극은 얇아진다. 유기 전계발광 소자가 상향 방출형 구조를 가질 때, 대향전극을 통과하는 동안 EL층으로부터 방출된 빛의 감소는 가능한 최소가 되도록, 대향전극은 가능한 얇은 것이 바람직하다.
그러나, 대향전극이 얇게 만들어질 때, 대향전극의 표면저항은 증가한다. 대향전극의 저항이 높아질 때, 대향전극의 전압은 평면에서 균일하게 될 수 없다. 이로써, 전압레벨차는 평면에서 두드러지게 된다. 더 상세하게, 대향전극이 공통전극으로서 전체표면 상에 형성되기 때문에, 소정 레벨의 전압이 모든 하위-픽셀전극에 인가되는 경우라도 발광도는 유기 전계발광 소자들 사이에서 변화한다. 이 때문에, 발광도는 평면상에 균일하지 않다.
본 발명은 상술된 문제들을 해결하기 위함이고, 그리고 대향전극이 얇아지는 경우라도 가능한 평면상에 대향전극의 전압을 가능한 균일해질 수 있도록 하는 것이 목적이다.
본 발명의 제 1 관점에 따른 디스플레이 패널은:
적어도 구동트랜지스터를 포함하는 복수의 트랜지스터를 가지는 트랜지스터 배치기판;
복수의 트랜지스터들 중 구동트랜지스터와 전기적으로 도통되는 복수의 픽셀전극;
각각의 픽셀전극 상에 각각 구비된 복수의 발광층;
발광층 상에 구비된 대향전극; 및
서로 근접한 픽셀전극들 사이에 각각 배치되고, 대향전극과 전기적으로 도통되는 복수의 배선;을 포함한다.
본 발명의 제 2 관점에 따른 디스플레이 패널은:
구동트랜지스터를 포함하는 복수의 트랜지스터를 가지는 트랜지스터 배치기판;
복수의 트랜지스터들 중 구동트랜지스터와 전기적으로 도통되는 복수의 픽셀전극;
각 픽셀전극 상에 각각 구비된 복수의 발광층;
발광층 상에 구비된 대향전극; 및
픽셀전극의 역할을 하는 제 2 도전층과는 다른 제 1 도전층, 복수의 트랜지스터의 소스 및 드레인의 역할을 하는 층, 및 게이트의 역할을 하는 층으로부터 형성되고, 서로 근접한 픽셀전극들 사이에 배치되며, 그리고 대향전극과 연결되는 복수의 배선;을 포함한다.
본 발명의 제 3 관점에 따른 디스플레이 패널은:
복수의 픽셀전극;
복수의 픽셀전극 상에 구비된 복수의 발광층;
복수의 발광층에 각각 구비된 대향전극;
복수의 픽셀전극과 전기적으로 각각 도통되는 복수의 구동트랜지스터;
복수의 구동트랜지스터 중 하나의 구동트랜지스터 드레인과 소스사이의 경로에 기입전류를 각각 공급하는 복수의 스위치 트랜지스터;
복수의 구동트랜지스터 중 하나의 구동트랜지스터 게이트 전압을 각각 유지하는 복수의 유지트랜지스터;
복수의 픽셀 전극들 중 근접한 2 개 사이에서 배치되고 대향전극과 전기적으로 각각 도통되는 복수의 공통배선; 및
공통배선의 겹침없이 배치되면서, 스위치 트랜지스터와 전기적으로 각각 도통되는 복수의 신호라인;을 포함한다.
도 1은 디스플레이(1)의 픽셀을 도시한 평면도이다;
도 2는 디스플레이(1)의 하위-픽셀(P) 등가회로의 도면이다;
도 3은 하위-픽셀(P)의 전극을 도시한 평면도이다;
도 4는 도 3의 Ⅳ-Ⅳ 선을 따른 단면도이다;
도 5는 도 3의 Ⅴ-Ⅴ 선을 따른 단면도이다;
도 6은 도 3의 Ⅵ-Ⅵ 선을 따른 단면도이다;
도 7은 디스플레이 패널의 배선구조를 도시한 개략적인 평면도이다;
도 8은 도 7에서 도시된 디스플레이 패널(1)의 구동방법을 설명하는 순서도이다;
도 9는 또 다른 패널의 배선구조를 도시한 개략적인 평면도이다;
도 10은 도 9에서 도시된 디스플레이 패널(1)의 구동방법을 설명하는 순서도이다;
도 11은 각 하위-픽셀의 구동트랜지스터(23)와 유기 EL소자(20)의 전류 대 전압 특성을 도시한 그래프이다;
도 12는 32-인치 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)의 최대 전압강하와 저항률(ρ)/ 단면적(S) 사이의 관계를 도시한 그래프이다;
도 13은 32-인치 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)의 단면적과 전류밀도 사이의 관계를 도시한 그래프이다;
도 14는 40-인치 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)의 최대 전압강하와 저항률(ρ)/ 단면적(S) 사이의 관계를 도시한 그래프이다;
도 15는 40-인치 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)의 단면 적과 전류밀도 사이의 관계를 도시한 그래프이다;
도 16은 디스플레이(1)의 수평방향에 연이어 배치된 적색 하위-픽셀(Pr), 녹색 하위-픽셀(Pg), 및 청색 하위-픽셀(Pb)을 포함하는 픽셀(3)의 개략적인 평면도이다;
도 17은 도 16에서 도시된 하위-픽셀(P)의 전극을 도시한 평면도이다;
도 18은 도 17에서 ⅩⅧ-ⅩⅧ 선을 따른 단면도이다;
도 19는 도 17에서 ⅩⅨ-ⅩⅨ 선을 따른 단면도이다;
도 20은 디스플레이 패널의 수정된 것을 갖는 배선구조를 도시한 개략적인 평면도이다; 그리고,
도 21은 디스플레이 패널의 또 다른 수정된 것을 갖는 배선구조를 도시한 개략적인 평면도이다.
본 발명에 따라서, 대향전극과 공통배선은 연결된다. 이 때문에, 대향전극 그 자체가 얇게 만들어지고 높은 저항을 갖는 경우라도, 대향전극의 전압은 평면상에서 균일하게 될 수 있다. 게다가, 상향 방출형 구조에서, 대향전극이 더 얇게 만들어지기 때문에, 대향전극을 통하는 동안 유기 EL층으로부터 발광은 거의 감소되지 않는다.
대향전극 아래에 형성된 공통배선은 트랜지스터의 게이트, 소스, 및 드레인을 독립적으로 패턴화시킨다. 이 때문에, 공통배선은 두껍게 될 수 있고 낮은 저항을 갖는다. 이로써, 대향전극의 전압은 평면에서 균일하게 될 수 있다.
본 발명을 수행하는 최적의 실시예는 첨부된 도면을 참조하여 이하에서 기술된다. 본 발명을 수행하는 기술적으로 바람직한 다양한 제한은 이하에서 기술되는 실시예에 첨가된다. 그러나, 본 발명의 기술요점 및 영역은 다음의 실시예 및 서술된 예에 국한되지 않는다. 다음의 설명에서, 용어 "전계발광"은 EL으로서 단축된다.
[디스플레이 패널의 평면 레이아웃]
도 1은 능동매트릭스 구동방법에 의해 동작되는 디스플레이 패널(1)의 픽셀을 도시한 개략적인 평면도이다. 디스플레이 패널(1)에서, 1-도트 적색 하위-픽셀(Pr), 1-도트 녹색 하위-픽셀(Pg), 그리고 1-도트 청색 하위-픽셀(Pb)은 하나의 픽셀(3)에 상응하는 수평방향으로 근처에 배치된다. 디스플레이 패널(1)에서, 픽셀(3)은 매트릭스에 배치된다. 하나의 열의 하위-픽셀이 같은 색상을 같도록 하위-픽셀(Pr, Pg, 및 Pb)은 수직방향(열 방향)으로 배치된다. 적색 하위-픽셀(Pr), 녹색 하위-픽셀(Pg), 그리고 청색 하위-픽셀(Pb)은 이 순서로 수평방향(행 방향)으로 반복적으로 배치된다. 하위-픽셀(Pr, Pg, 및 Pb)은 매트릭스 전 영역에 배치된다. 더욱 상세하게, n(n은 3의 정수배)과 상응하는 하위-픽셀(Pr, Pg, 및 Pb)이 수평방향으로 배치되면서, m(m은 자연수; m ≥ 2) 도트와 상응하는 하위-픽셀(Pr, Pg, 및 Pb)은 수직방향으로 전지역에 배치된다. 다음 설명에서, 적색 하위-픽셀(Pr), 녹색 하위-픽셀(Pg), 그리고 청색 하위-픽셀(Pb) 중 임의의 하나는 하위-픽셀(P)로 표현된다. 하위-픽셀(P)의 설명은 적색 하위-픽셀(Pr), 녹색 하위-픽셀(Pg), 그리고 청색 하위-픽셀(Pb) 모두를 적용시킨다. 하위-픽셀(P)에 첨가된 제 1 첨자는 디스플 레이 패널(1)의 상부로부터 순차적으로 표현되며, 그리고 제 2 첨자는 디스플레이 패널(1)의 좌측으로부터 순차적으로 표현된다. 더욱 상세하게, i는 1 내지 m 중의 임의의 자연수이고, 그리고 j는 1 내지 n의 임의의 자연수이다. 하위-픽셀 Pi ,j는 상부로부터 i번째 행 상에, 그리고 좌측으로부터 j번째 열 상에 위치된다.
신호라인(Yr)은 수직방향으로 적색 하위-픽셀(Pr)의 열을 따라 이동한다. 신호라인(Yg)은 수직방향으로 녹색 하위-픽셀(Pg)의 열을 따라 이동한다. 신호라인(Yb)은 수직방향으로 청색 하위-픽셀(Pb)의 열을 따라 이동한다. 신호라인(Yr)은 수직방향으로 픽셀(3)의 하나의 열의 적색 하위-픽셀(Pr)에 신호를 공급한다. 신호라인(Yg)은 수직방향으로 픽셀(3)의 하나의 열의 녹색 하위-픽셀(Pg)에 신호를 공급한다. 신호라인(Yb)은 수직방향으로 픽셀(3)의 하나의 열의 청색 하위-픽셀(Pb)에 신호를 공급한다. 다음 설명에서, 신호라인(Y)의 설명은 모든 신호라인(Yr,Yg, 및 Yb)을 적용시킨다. 신호라인(Y)에 첨가된 첨자는 디스플레이 패널(1)의 좌측으로부터 순차적으로 표현된다. 더욱 상세하게, 신호라인 Yj는 좌측으로부터 j번째 열이 된다. 공통배선(91)은 수직방향으로 각각의 적색 하위-픽셀(Pr) 열, 녹색 하위-픽셀(Pg) 열, 그리고 청색 하위-픽셀(Pb) 열을 따라 이동한다. 즉, 하나의 공통배선(91)은 수직방향으로 하위-픽셀(P)의 하나의 열과 상응하는 수직방향으로 이동한다.
하나의 주사라인(X), 하나의 공급라인(Z), 및 하나의 급전배선(90)은 수평방향의 픽셀(3)의 하나의 행과 상응하는 수평방향으로 이동한다. 상부 측으로부터 바 라봤을 때, 급전배선(90)은 공급라인(Z)과 겹친다. 주사라인(X)에 첨가된 첨자는 디스플레이 패널(1)의 상부로부터 순차적으로 표현된다. 공급라인(Z)에 첨가된 첨자는 디스플레이 패널(1)의 상부로부터 순차적으로 표현된다. 더욱 상세하게, 주사라인(Xi)은 상부로부터 i번째 행에 있으며, 그리고 공급라인(Zi)은 상부로부터 i번째 행에 있다.
하위-픽셀(Pr, Pg, 및 Pb)의 각 색상은 유기 EL소자(20)로부터 발산된 빛의 색상으로 판별된다(예를 들면, 도 2)(이후에 설명됨). 전체 디스플레이 패널(1)은 상부측으로부터 바라봤을 때, EL소자(20)의 양극인 복수의 하위-픽셀전극(20a)은 매트릭스에서 배치된다. 1-도트 하위-픽셀(P)은 하나의 하위-픽셀전극(20a)에 의해 판별된다. 전체 디스플레이 패널(1)에서, 하위-픽셀전극(20a)의 열은 도 7 또는 9에서 도시된 바와 같이, 신호라인 Y1 내지 Yn의 한 측을 따라 배치된다. 하위-픽셀전극(20a)의 열의 총수는 수직방향으로 n 이다. 각 하위-픽셀전극(20a)은 수평방향으로 양측 상에 공통배선(91)에 의해 둘러 쌓이게 된다. 이 때문에, 공통배선(91)의 수는 (n + 1)이다.
하술된 바와 같이, 상부 측에서 바라봤을 때, k번째 열(2 ≤ k ≤ n+1)의 공통배선(91)은 (k - 1)번째 열의 하위-픽셀(P)의 트랜지스터(22 및 23)를 덮는다.
[하위-픽셀의 회로배치]
하위-픽셀(Pr, Pg, 및 Pb)의 회로 배치는 도 2를 참조하면서 다음에 설명한다. 도 2는 i 번째 행 및 j 번째 열의 하위-픽셀(Pi ,j)의 등가회로도이다.
모든 하위-픽셀(Pr, Pg, 및 Pb)은 동일한 배치를 갖는다. 유기 EL소자(20), 제 1 내지 제 3 N-채널 비결정 실리콘 박막트랜지스터(간단하게, 이후부터는 트랜지스터라 칭함)(21, 22, 및 23), 및 캐패시터(24)는 1-도트 하위-픽셀(P)로 제공된다. 이하에서, 제 1 트랜지스터(21)는 스위치 트랜지스터라 일컫고, 제 2 트랜지스터(22)는 유지트랜지스터라 일컫으며, 그리고 제 3 트랜지스터는 구동트랜지스터(23)라 일컫는다.
스위치 트랜지스터(21)에서, 소스(21s)는 신호라인(Y)에 전기적으로 도통된다. 드레인(21d)은 유기 EL소자(20)의 하위-픽셀전극(20a)에, 구동트랜지스터(23)의 소스(23s)에, 그리고 캐패시터(24)의 상부전극(24B)에 전기적으로 도통된다. 게이트(21g)는 유지트랜지스터(22)의 게이트(22g)와 주사라인(X)에 전기적으로 도통된다.
유지트랜지스터(22)에서, 소스(22s)는 구동트랜지스터(23) 게이트(23g)와 캐패스터(24) 하부전극(24A)에 전기적으로 도통된다. 드레인(22d)은 구동트랜지스터(23) 드레인(23d)과 공급라인(Z)에 전기적으로 도통된다. 게이트(22g)는 스위치 트랜지스터(21) 게이트(21g)와 주사라인(X)에 전기적으로 도통된다.
구동트랜지스터(23)에서, 소스(23s)는 유기 EL소자(20)의 하위-픽셀전극(20a)에, 스위치 트랜지스터(21) 드레인(21d)에, 그리고 캐패스터(24) 전극(24B)에 전기적으로 도통된다. 드레인(23d)은 유지트랜지스터(22) 드레인(22d)과 공급라인(Z)에 전기적으로 도통된다. 게이트(23g)는 유지트랜지스터(22) 소스(22s)와 캐패시터(24) 하부전극(24A)에 전기적으로 도통된다.
유기 EL소자(20)의 음극역할을 하는 대향전극(20c)(하나의 연이은 공통 대향전극 또는 복수의 나누어진 대향전극)은 공통배선(91)과 전기적으로 도통된다. 대향전극(20c)은 모든 하위-픽셀(Pr, Pg, 및 Pb)에 의해 공유된 공통 전극이다. 이것은 후에 상세히 설명한다.
수직방향으로 열에 배치된 모든 적색 하위-픽셀(Pr)에서, 스위치 트랜지스터(21) 소스(21s)는 공통 신호라인(Yr)과 전기적으로 도통된다. 열에 수직방향으로 배치된 모든 녹색 하위-픽셀(Pg)에서, 스위치 트랜지스터(21) 소스(21s)는 공통 신호라인(Yg)과 전기적으로 도통된다. 열에 수직방향으로 배치된 모든 청색 하위-픽셀(Pb)에서, 스위치 트랜지스터(21) 소스(21s)는 공통 신호라인(Yb)과 전기적으로 도통된다.
수평방향의 하나의 행에 배치된 모든 하위-픽셀(Pr，Pg, 및 Pb)에서, 스위치 트랜지스터(21)의 게이트(21g)는 공통 주사라인(X)과 전기적으로 도통된다. 유지트랜지스터(22)의 게이트(22g)는 공통 주사라인(X)과 전기적으로 도통된다.
하위-픽셀(P)의 평면 레이아웃은 도 3을 참조하면서 설명한다. 도 3은 하위-픽셀(P)의 전극을 대부분 평면으로 도시한 것이다. 편의를 도모하기 위해, 도 3은 하위-픽셀전극(20a) 및 유기 EL소자의 대향전극(20c)을 도시하지 않았다.
도 3에 도시된 바와 같이, 상부 측에서 바라봤을 때, 스위치 트랜지스터(21)는 신호라인(Y)을 따라 배치된다. 유지트랜지스터(22)는 주사라인(X)을 따라 배치된다. 구동트랜지스터(23)는 신호라인(Y) 근처를 따라 배치된다.
상부 측에서 바라본 전체 디스플레이 패널(1)에서, 모든 하위-픽셀(Pr, Pg, 및 Pb)의 스위치 트랜지스터(21)만 집중적으로 봤을 때, 복수의 스위치 트랜지스터(21)는 매트릭스로 배치된다. 모든 하위-픽셀(Pr, Pg, 및 Pb)의 유지트랜지스터(22)만 집중적으로 봤을 때, 복수의 유지트랜지스터(22)는 매트릭스로 배치된다. 모든 하위-픽셀(Pr, Pg, 및 Pb)의 구동트랜지스터(23)만 집중적으로 봤을 때, 복수의 구동트랜지스터(23)는 매트릭스로 배치된다.
수직방향으로 적색 하위-픽셀(Pr) 열, 녹색 하위-픽셀(Pg) 열, 그리고 청색 하위-픽셀(Pb) 열에서, 수직방향으로 배치된 복수의 유지트랜지스터(22)는 공통배선(91)으로 덮인다. 수직방향으로 적색 하위-픽셀(Pr) 열, 녹색 하위-픽셀(Pg) 열, 그리고 청색 하위-픽셀(Pb) 열에서, 수직방향으로 배치된 복수의 유지트랜지스터(23)는 공통배선(91)으로 덮인다. 각 유지트랜지스터(22)는 공통배선(91)으로 전체가 덮이게 되거나, 또는 공통배선(91)을 더 좁게 구현하여 일부가 덮이게 될 수 있다.
[디스플레이 패널의 층 구조]
디스플레이 패널(1)의 층 구조는 도 4 내지 6을 참조하여 설명한다. 도 4는 도 3에서 Ⅳ-Ⅳ 선을 따른 단면도이다. 도 5는 도 3의 Ⅴ-Ⅴ 선을 따른 단면도이다. 도 6은 도 3의 Ⅵ-Ⅵ 선을 따른 단면도이다. 도 3은 1-도트 하위-픽셀(P)을 도시한다. 도 4 내지 도 6은 수평방향으로 근접한 2 개의 도트의 하위-픽셀(P)을 도시한다.
디스플레이 패널(1)은 광학적으로 투명한 절연기판(2) 상에 다양한 층들을 적층하여 형성된다. 절연기판(2)은 유연한 판 형상 또는 단단한 평면 형상을 가진 다.
제 1 내지 제 3 트랜지스터(21 내지 23)의 층 구조를 설명한다. 도 4에서 도시된 바와 같이, 스위치 트랜지스터(21)는 게이트(21g), 반도체막(21c), 채널보호막(21p), 불순물-도핑된 반도체막(21a 및 21b), 드레인(21d), 및 소스(21s)를 포함한다. 게이트(21g)는 절연기판(2) 상에 형성된다. 반도체막(21c)은 게이트(21g) 상에 형성된 게이트 절연막(31)의 일부를 통해 게이트(21g)를 마주보고 있다. 채널보호막(21p)는 반도체막(21c)의 중심부 상에 형성된다. 불순물-도핑된 반도체막(21a 및 21b)은 상호 이격되고 채널보호막(21p)의 일부가 겹치는 반도체막(21c)의 2 개의 말단 상에 형성된다. 드레인(21d)은 불순물-도핑된 반도체막(21a) 상에 형성된다. 소스(21s)는 불순물-도핑된 반도체막(21b) 상에 형성된다. 드레인(21d) 및 소스(21s)는 단일-층 구조를 갖든지, 또는 2 개 또는 그 이상의 층을 포함하는 층 구조를 갖는다.
구동트랜지스터(23)는 게이트(23g), 반도체막(23c), 채널보호막(23p), 불순물-도핑된 반도체막(23a 및 23b), 드레인(23d), 및 소스(23s)를 포함한다. 게이트(23g)는 절연기판(2) 상에 형성된다. 반도체막(23c)은 게이트(23g) 상에 형성된 게이트 절연막(31)의 일부를 통해 게이트(23g)를 마주보고 있다. 채널보호막(23p)은 반도체막(23c)의 중심부 상에 형성된다. 불순물-도핑된 반도체막(23a 및 23b)은 상호 이격되고 채널보호막(23p)의 일부가 겹치는 반도체막(23c)의 2 개의 말단 상에 형성된다. 드레인(23d)은 불순물-도핑된 반도체막(23a) 상에 형성된다. 소스(23s)는 불순물-도핑된 반도체막(23b) 상에 형성된다. 도 3에 도시된 바와 같이, 상부 측에서 바라봤을 때, 구동트랜지스터(23)는 채널폭이 크도록, 손가락 사이의 모양으로 형성된다. 드레인(23d) 및 소스(23s)는 단일-층 구조를 갖든지, 또는 2 개 또는 그 이상의 층을 포함하는 층 구조를 갖는다.
채널길이 방향에 평행한 면을 따른 유지트랜지스터(22)의 단면도는 설명하지 않는다. 채널폭 방향에 평행한 도 5의 단면도는 유지트랜지스터(22)의 게이트(22g), 반도체막(22c), 채널보호막(22p)을 도시한 것이다. 유지트랜지스터(22)는 구동트랜지스터(23)으로서 동일한 층 구조를 갖는다. 모든 하위-픽셀(Pr, Pg, 및 Pb), 스위치 트랜지스터(21), 유지트랜지스터(22), 및 구동트랜지스터(23)는 상술된 바와 같이 동일한 층 구조를 갖는다. 캐패시터(24)의 층 구조는 다음에 설명한다. 도 4에 도시된 바와 같이, 캐패시터(24)는 하부전극(24A) 및 상부전극(24B)을 포함한다. 하부전극(24A)은 절연기판(2) 상에 형성된다. 상부전극(24B)은 게이트 절연막(31)의 일부를 통해 하부전극(24A)을 마주보고 있다. 모든 하위-픽셀(Pr, Pg, 및 Pb), 캐패시터(24)는 상술된 바와 같이 동일한 층 구조를 갖는다.
트랜지스터(21 내지 23)와 캐패시터(24) 사이의 관계, 신호라인(Y), 주사라인(X), 및 공급라인(Z)은 도 4 내지 6을 참조하여 다음에 설명한다.
모든 하위-픽셀(Pr，Pg, 및 Pb)의 스위치 트랜지스터(21) 게이트(21g), 유지트랜지스터들(22) 게이트(22g), 구동트랜지스터(23) 게이트(23g), 캐패시터(24) 하부전극(24A), 및 모든 신호라인(Y)은 포토리소그래피 및 에칭을 사용하여 절연기판(2)의 전체면 상에 형성된 도전막을 패턴화함으로써 형성된다. 스위치 트랜지스터(21) 게이트(21g), 유지트랜지스터(22) 게이트(22g), 구동트랜지스터(23) 게이트 (23g), 캐패시터(24) 하부전극(24A), 및 모든 신호라인(Y)의 기초가 되는 도전막은 게이트 층으로 이후에 설명한다.
게이트절연막(31)은 모든 하위-픽셀(P)의 스위치 트랜지스터(21), 유지트랜지스터들(22), 구동트랜지스터(23), 및 캐패시터(24)에 공통막이며, 그리고 전체면 상에 형성된다. 이로써, 게이트절연막(31)은 스위치 트랜지스터(21) 게이트(21g), 유지트랜지스터(22) 게이트(22g), 구동트랜지스터(23) 게이트(23g), 캐패시터(24) 하부전극(24A), 및 신호라인(Y)을 덮는다.
모든 하위-픽셀(P)의 스위치 트랜지스터(21)의 드레인(21d)과 소스(21s), 유지트랜지스터(22)의 드레인(22d)과 소스(22s), 구동트랜지스터(23)의 드레인(23d)과 소스(23s), 캐패시터(24) 상부전극(24B), 및 모든 주사라인(X)과 공급라인(Z)은 포토리소그래피 및 에칭을 사용하여 게이트절연막(31)의 전체면 상에 형성된 도전막을 패턴화함으로써 형성된다. 스위치 트랜지스터(21)의 드레인(21d)과 소스(21s), 유지트랜지스터(22)의 드레인(22d)과 소스(22s), 구동트랜지스터(23)의 드레인(23d)과 소스(23s), 캐패시터(24)의 상부전극(24B), 주사라인(X), 공급라인(Z)의 기초가 되는 도전막은 드레인 층으로 이후에 설명한다.
도 1 및 도 3에서 도시된 바와 같이, 한 개의 콘택트 홀(92)은 게이트 절연막(31)에서 각 1-도트 하위-픽셀(P)마다 형성된다. 스위치 트랜지스터(21) 게이트(21g) 및 유지트랜지스터(22) 게이트(22g)는 콘택트 홀(92)을 통하여 주사라인(X)과 전기적으로 도통된다. 한 개의 콘택트 홀(94)은 게이트 절연막(31)에서 각 1-도트 하위-픽셀(P)마다 형성된다. 스위치 트랜지스터(21) 소스(21c)는 콘택트 홀(94) 을 통하여 신호라인(Y)과 전기적으로 도통된다. 한 개의 콘택트 홀(93)은 게이트 절연막(31)에서 각 1-도트 하위-픽셀(P)마다 형성된다. 유지트랜지스터(22) 소스(22s)는 구동트랜지스터(23) 게이트(23g)에, 그리고 캐패시터(24)의 하부전극(24A)에 전기적으로 도통된다.
도 4 내지 도 6에 도시된 바와 같이, 모든 하위-픽셀(P)의 스위치 트랜지스터(21), 유지트랜지스터(22), 구동트랜지스터(23), 그리고 주사라인(X)과 공급라인(Z)은 전체면 상에 형성된 보호절연막(32)으로 덮어지고, 질화실리콘 또는 산화실리콘으로 구성된다. 보호절연막(32)은 공급라인(Z)과 겹쳐진 부분에서 사각형으로 나누어지게 된다.
스위치 트랜지스터(21), 유지트랜지스터(22), 구동트랜지스터(23), 주사라인(X), 및 공급라인(Z)의 3차원 패턴화가 평탄화막(33)에 의해 제거될 수 있도록, 절연속성을 갖는 평탄화막(33)은 보호절연막(32) 상에 형성된다. 즉, 평탄화막(33)의 표면은 평평하다. 평탄화막(33)은 폴리이미드와 같은 감광성의 수지를 경화시킴으로 형성되고 절연속성을 갖는다. 평탄화막(33)은 공급라인(Z)과 겹쳐진 부분에서 사각형으로 나누어지게 된다. 절연기판(2)에서 평탄화막(33)까지의 층 구조는 트랜지스터 배치기판(50)이라 일컫는다. 이 실시예에서, 트랜지스터 배치기판(50)의 구조층은 보호절연막(32)과 평탄화막(33)을 포함하는 층으로 된 절연막으로부터 형성된다. 트랜지스터 배치기판(50)은 평탄화막(33)의 형성없이 보호절연막(32)을 포함할 수 있다. 트랜지스터 배치기판(50)의 표면층은 보호절연막(32)의 형성없이 평탄화막(33)을 포함할 수 있다. 또 다른 절연막은 보호절연막(32) 및 평탄화막(33) 상 에 형성될 수 있다.
절연기판(2)을 통하여 유기 EL소자(20)에 의해 방출된 빛을 출력하는 하부 방출형으로서의 디스플레이 패널(1)을 사용하기 위해, 즉, 디스플레이 스크린으로서 절연기판(2)을 사용하기 위해, 투명한 물질은 게이트절연막(31), 보호절연막(32), 및 평탄화막(33)에 사용된다.
수평방향으로 길게 늘어진 트렌치(34)는 공급라인(Z)과 겹치는 부분에서 보호절연막(32)과 평탄화막(33)에서 형성된다. 보호절연막(32)과 평탄화막(33)은 트렌지에 의해 사각형으로 나누어진다. 급전배선(90)이 트렌치에서 공급라인(Z)의 이동방향을 따라 형성되도록, 급전배선(90)은 트렌치에 매설된다. 이 구조로, 급전배선(90)은 공급라인(Z)과 전기적으로 도통된다. 이 때문에, 급전배선(90)은 하위-픽셀전극(20a) 아래에 위치하게 된다.
급전배선(90)은 언더코트로서 공급라인(Z)을 사용하여 전기도금에 의해 형성되어, 공급라인(Z)보다 훨씬 두꺼워진다. 급전배선(90)은 구리, 알루미늄, 금, 및 니켈 중 적어도 하나를 포함하는 것이 바람직하다.
평탄화막(33)의 표면，즉 트랜지스터 배치기판(50)의 표면상에는, 복수의 하위-픽셀전극(20a)이 매트릭스형태로 배치되어 있다．복수의 하위 픽셀전극(20a)은, 포토리소그래피 및 에칭을 사용하여, 평탄화막(33)의 전체 표면상에 형성된 투명 도전막을 패턴화하여 형성된다.
하위 픽셀전극(20a)은 유기 EL소자(20)의 양극으로서 기능하는 전극이다. 더 구체적으로, 하위 픽셀전극(20a)은 (하술될) 유기 EL층(20b)으로 정공이 효율적으 로 유입될 수 있도록 비교적 높은 일함수를 갖는 것이 바람직하다. 디스플레이 패널(1)이 하향 방출형 구조를 가질 때, 하위 픽셀전극(20a)은 예를 들면, 산화 인듐-주석(ITO), 산화 인듐-아연, 산화인듐(In2O3)，산화주석(SnO3)，산화아연(ZnO)，또는 산화 카드뮴-주석(CTO)으로 구성된 투명한 도전막으로부터 형성된다.
디스플레이 패널(1)이 하향 방출형으로 사용될 때, 하위 픽셀전극(20a)은 가시광에 대해 투과성을 갖는다. 절연 기판(2)과 반대측으로부터 유기 EL소자(20)에 의해 방출된 빛을 출력하기 위해 설계된 상향 방출형으로서 디스플레이 패널(1)을 사용하기 위해, 높은 도전성과 가시광 반사성을 갖는 반사막을 하위 픽셀전극(20a)과 평탄화막(33) 사이에 형성하는 것이 바람직하다. 대안적으로, 하위-픽셀전극(20a) 자체를 반사성 전극으로서 형성하는 것도 바람직하다.
도 6에 도시된 바와 같이, 하위 픽셀전극(20a)은 하위 픽셀전극(20a)의 기초로서 투명한 도전막을 에칭하여 패턴화된다. 투명한 도전막의 일부(51)는 급전배선(90) 상에도 남아있게 된다.
도 3에 도시된 바와 같이, 3개의 콘택트 홀(88)은 평탄화막(33)과 보호절연막(32)에서 각 1-도트 하위-픽셀(P)마다 형성된다. 하위-픽셀전극(20a)은 캐패시터(24)의 상부전극(24B), 스위치 트랜지스터(21) 드레인(21d), 및 콘택트 홀(88)을 통하여 구동트랜지스터(23)의 소스(23s)에 전기적으로 도통된다.
도 4 내지 도 6에서 도시된 바와 같이, 질화실리콘, 산화실리콘, 또는 여러 다른 절연물질로 구성하는 그물-형상의 절연막(52)은 평탄화막(33)의 표면 상에, 즉 트랜지스터 배치기판(50)의 표면 상에 패턴화된다. 더 상세하게, 절연막(52)은 하위-픽셀전극들(20a) 사이에 매설되는 그물 형상(격자 형성)으로 패턴화된다. 하위-픽셀전극(20a)의 주변외부는 절연막(52)으로 일부 덮이게 된다. 하위-픽셀전극(20a)의 대부분(중심부)은 절연막(52)으로 덮이지 않는다. 투명한 도전막의 잔여부(51)와 급전배선(90)은 절연막(52)으로 덮인다.
공통배선(91)은 수평방향으로 하위-픽셀전극들(20a) 근처 사이에 절연막(52) 상에 형성된다. 각 공통배선(91)은 수평방향으로 하위-픽셀전극들(20a) 근처 사이에 수직방향으로 이동한다. 각 하위-픽셀전극(20a)은 공통배선(91) 근처 사이에 공통배선(91)을 따라 배치된다. 공통배선(91)은 전기도금에 의해 형성되어, 대향전극(20c) 및 트랜지스터(21 내지 23)의 소스/드레인 전극과 게이트 전극보다 훨씬 두껍다. 이 때문에, 공통배선(91)은 유기 EL소자(20)의 유기 EL층(20b)으로부터 방출된 빛을 충분히 차폐시킨다. 상술된 바와 같이, 공통배선(91)은 유지트랜지스터(22)와 구동트랜지스터(23) 위에 위치된다. 공통배선(91)은 평탄화막(33)과 절연막(52)을 통해 유지트랜지스터(22)와 구동트랜지스터(23)를 덮는다. 즉, 상부 측에서 바라봤을 때, 유지트랜지스터(22)와 구동트랜지스터(23)는 공통배선(91)의 가장자리 내부에 배치된다.
발수성/발유성을 갖는 발액성(liquid repellent) 도전층(55)은 각 공통배선(91)의 표면 상에 형성된다. 발액성 도전층(55)은, [화학식 1]로 표현되는 트라이아질-트라이티올(triazyl-trithiol)의 티올(thiol) 그룹(-SH)의 수소 원자(H)가 감소되고 제거됨으로써 형성되며, 그리고 공통배선(91)의 표면에서 황(S) 원자를 산 화시켜 흡수함으로 형성된다.
Figure 112006083487088-pct00001
발액성 도전층(55)은 단분자막 층이다. 즉, 발액성 도전층(55)은 공통배선(91)의 표면 상에 규칙적으로 배치된 트라이아질-트라이티올 분자의 층으로 구성된 막이다. 이 때문에, 발액성 도전층(55)은 매우 낮은 저항 및 도전성을 갖는다. 발수성/발유성을 더 효과적으로 이루어내기 위해, 트라이아질-트라이티올의 하나 또는 2 개의 티올 그룹대용인 알킬 불소 그룹물질이 트라이아질-트라이티올 위치에 사용될 수 있다.
유기 EL소자(20)의 유기 EL층(20b)은 하위-픽셀전극(20a) 상에 형성된다. 유기 EL층(20b)은 넓은 의미에서 발광층이다. 유기 EL층(20b)은 유기 화합물로서의 발광재료(형광체)가 포함된다. 유기 EL층(20b)은, 하위 픽셀전극(20a)으로부터 정공수송층과 좁은 의미의 발광층이 순차적으로 형성되어 있는 2층 구조를 갖는다. 정공수송층은 도전성 고분자로서의　PEDOT(polythiophene; 폴리티오펜)와 불순물로서의 PSS(polystyrene sulfonate; 폴리스티렌 술폰산)으로 구성된다. 좁은 의미의 발광층은 폴리 플루오렌계 발광 물질로 구성된다.
적색 하위-픽셀(Pr)에서, 유기 EL층(20b)은 적색광을 방출한다. 녹색 하위-픽셀(Pg)에서, 유기 EL층(20b)은 녹색광을 방출한다. 청색 하위-픽셀(Pb)에서, 유기 EL층(20b)은 청색광을 방출한다.
유기 EL층(20b)은 각 하위-픽셀전극(20a)마다 독립적으로 구비된다. 상부 측으로부터 바라봤을 때, 복수의 유기 EL층(20b)은 매트릭스 형태로서 배치된다. 적색 하위-픽셀(Pr)이 수직방향으로 라인에 배치되기 때문에, 수직방향으로 라인에 배치된 복수의 하위-픽셀전극(20a)은 수직방향으로 기다란 띠 형태를 갖는, 적색발광에 대한 공통 유기 EL층(20b)으로 덮일 수 있다. 수직방향으로 근처에 배치된 복수의 하위-픽셀전극(20a)은 수직방향으로 기다란 띠 형태를 갖는, 녹색발광에 대한 공통 유기 EL층(20b)으로 덮일 수 있다. 수직방향으로 반대 측 상에 근처에 배치된 복수의 하위-픽셀전극(20a)은 수직방향으로 기다란 띠 형태를 갖는, 청색발광에 대한 공통 유기 EL층(20b)으로 덮일 수 있다.
유기 EL층(20b)은 발액성 도전층(55)의 형성 이후에 습식 도포법(예를 들어, 잉크젯 방법)에 의해 형성된다. 이 경우에서, 하위 픽셀전극(20a)에, 촉망받는 유기 EL층(20b)으로서의, 유기 화합물을 함유한 유기 화합물 함유액을 도포한다. 이 유기 화합물 함유액을 도포한 시점에서 액체면은 절연막(52)의 상부보다 높다. 공통배선(91)의 상부는 절연막(52)보다 훨씬 높고, 유기 화합물 함유액의 액체면은 수평방향으로 하위-픽셀전극(20a) 사이 근처에서 형성된다. 이로써, 유기 화합물 함유액은 공통배선(91)에 걸친 근처의 하위-픽셀(20a)에 누출되는 것을 막을 수 있게 된다. 이로써, 유기 EL층(20b)은 습식 코딩에 의해 다른 색상을 가질 수 있다. 그 후, 유기 화합물 함유액은 유기 EL층(20b)을 형성하기 위해 건조된다. 공통배선(91)의 상부는 유기 EL층(20b)의 표면보다 더 높다. 공통배선(91)은 유기 EL층(20b)보다 더 두껍다.
게다가, 발액성 도전층(55)의 발수성/발유성 때문에, 하위-픽셀전극(20a)에 도포된 유기 화합물 함유액은 하위-픽셀전극(20a) 주위를 극단적으로 두껍게 퇴적되지 않게 된다. 이로써, 유기 EL층(20b)은 균일한 두께로 형성될 수 있다..
유기 EL층(20b)은 상술된 2층 구조를 항상 구비할 필요는 없다. 이 외에도, 하위 픽셀전극(20a)으로부터 순차적으로 형성된 정공 수송층, 좁은 의미의 발광층, 및 전자 수송층을 포함하는 3층 구조가 사용될 수 있다. 또한, 좁은 의미의 발광층을 포함하는 1층 구조가 사용될 수도 있다. 상술된 층 구조 중의 하나에서 적당한 층들 사이에 삽입되는 전자 또는 정공 유입층을 갖는 층 구조가 사용될 수 있다.그 밖의 층 구조도 사용될 수도 있다.
유기 EL층(20b) 상에는 유기 EL소자(20)의 음극으로서 기능을 하는 대향전극(20c)이 형성된다. 대향전극(20c)은 모든 하위픽셀들(P)에 대해 전체표면 상에 공통적으로 형성된 공통전극이다. 급전배선(90)이 절연막(52)으로 덮이기 때문에, 급전배선(90)은 대향전극(20c)으로부터 절연된다. 반면에, 공통배선(91)은 발액성 도전층(55)으로 덮이기 때문에, 공통배선(91)은 대향전극(20c)과 전기적으로 도통된다.
대향전극(20c)은 하위 픽셀전극(20a)보다 일 함수가 낮은 물질로 형성되는데, 예를 들어, 단일 기판 또는 마그네슘, 칼슘, 리튬, 바륨, 인듐, 및 희토류 금 속 중에 적어도 하나를 포함하는 합금으로 형성되는 것이 바람직하다．대향전극(20c)은 상술한 다양한 물질의 층들이 적층된 층 구조를 가질 수 있으며, 또는 표면저항을 낮추기 위하여 상술한 다양한 물질의 층들 이외에도 산화되기 어려운 금속층을 퇴적한 적층구조를 가질 수도 있다. 하향 방출형 구조에서, 더 상세하게, 유기 EL층(20b)과 접하는 계면측 상에 구비되고, 낮은 일함수를 갖는 고순도 바륨층과, 바륨층을 덮도록 구비된 알루미늄층을 포함하는 층 구조나, 또는, 하측 상에 리튬층과, 상측 상에 알루미늄층을 포함하는 층 구조를 사용할 수 있다．또한, 상향 방출형 구조에서, 대향전극(20c)은 상술한 바와 같이 일함수가 낮은 박막과 이 박막 상에, 예를 들면 ITO로 구성된 투명 도전막을 갖는 투명전극일 수 있다.
밀봉 절연막(56)은 전체 대향전극(20c)을 덮기 위해, 대향전극(20c) 상에 형성된다. 밀봉 절연막(56)은 대향전극(20c)의 저하를 방지하도록 구비되는 무기 또는 유기막이다.
종래에, 상향 방출형 구조를 갖는 EL 디스플레이 패널에서, 대향전극(20c)과 상응하는 대향전극의 적어도 일부분은 저항값이 높은 금속 산화물 물질 등의 투명전극으로서 형성된다. 그런 금속물질은 두께만을 증가시킴으로써 표면저항을 충분히 감소시킬 수 있다. 물질이 두꺼워질 때, 광학 투과율은 필연적으로 감소하게 된다. 반대로 대향전극이 얇아질 때, 스크린 크기가 커짐에 따라, 면에서 균일한 전위를 얻는 것이 거의 불가능하고, 디스플레이 특성은 악화된다.
하지만, 본 실시예에서는, 낮은 저항을 갖는 복수의 공통배선(91)은 충분한 두께를 얻기 위해 구비된다. 이로써, 대향전극(20c)과 더불어 복수의 유기 EL소자 (20)의 음전극 전체의 표면저항값은 감소될 수 있고, 따라서 면내에 충분히 큰 전류가 균일하게 흐르는 것이 가능해 진다. 이 구조에서, 공통배선(91)은 음전극의 표면저항을 감소시킨다. 이 때문에, 대향전극(20c)을 얇게 형성하여 투과율을 향상시키는 것이 가능해진다.
급전배선(90)은 박막트랜지스터(21 내지 23)의 전극에 기초한 도전층외에 두꺼운 도전층으로부터 형성되고 공급라인(Z)과 전기적으로 도통된다. 이 때문에, 박막트랜지스터(21 내지 23)에 기초한 도전층만으로 형성된 공급라인(Z)에서 전압 강하에 의하여 나타나는 것으로서, 복수의 유기 EL소자(20)에서의 (후술될) 기입전류 또는 구동전류가 소정의 전류값에 이를 때까지의 지연되는 현상을 방지하고, 소자를 양호하게 구동하는 것이 가능해진다.
[디스플레이 패널 구동방법]
도 7은 디스플레이 패널(1)을 구동하기 위한 구조를 도시한 것이다. 주사라인(X1 내지 Xm)에 연결된 선택구동부(111)는 절연기판(2)의 제 1 주변부에 배치된다. 상호 전기적으로 절연된 급전배선(90)(공급라인 Z1 내지 Zm)에 연결된 급전구동부(112)는 제 1 주변부를 마주보는 절연기판(2)의 제 2 주변부에 배치된다.
디스플레이 패널(1)은 다음 방식에서 능동 매트릭스방법으로 구해질 수 있다. 도 8에서 도시된 바와 같이, 주사라인(X1 내지 Xm)에 연결된 선택구동부(111)는 이 순서대로(주사라인(X1)에서 주사라인(Xm)까지) 주사라인(X1 내지 Xm)에 하이 레벨의 이동펄스를 순차적으로 출력하여, 주사라인(X1 내지 Xm)을 순차적으로 선택한다. 급전구동부(112)는 급전배선(90)에 연결된다. 급전구동부(112)는, 선택구간 동안에, 급전배선(90)을 통해 공급라인(Z1 내지 Zm)에 연결된 구동트랜지스터(23)에 기입전류를 공급하기 위한 기입 급전전압(VL)을 인가한다. 급전구동부(112)는, 발광구간 동안에, 구동트랜지스터(23)를 통해 유기 EL소자(20)에 구동전류를 공급하기 위한 구동 급전전압(VH)을 인가한다. 급전구동부(112)는, (유기 EL소자(20)의 대향전극의 전압보다도 낮은) 로우 레벨의 기입 급전전압(VL)을, 선택구동부와 동기하여, 이 순서로(공급라인(Z1)에서 공급라인(Zm)까지) 공급라인(Z1 내지 Zm)에 순차적으로 출력하고, 이로써 공급라인(Z1 내지 Zm)을 순차적으로 선택한다. 선택구동부(111)가 주사라인(X1 내지 Xm)을 선택하고 있는 동안, 데이터 구동부는 소정 행의 구동트랜지스터(23)의 드레인과 소스사이의 경로를 통해 인출전류의 역할을 하는 기입전류(전류신호)를 모든 신호라인(Y1 내지 Yn)에 공급한다. 대향전극(20c)과 공통배선(91)들은 리드배선(95) 및 배선단자(Tc)를 통해 외부장치에 연결되며, 소정의 공통 전위(Vcom)(예를 들어, 접지 = 0 v)로 유지된다.
각각의 선택구간 동안에, 데이터 구동부 측의 전위는 급전배선(90)과 공급라인(Z1 내지 Zm)에 출력되는 기입 급전전압(VL) 이하가 된다. 기입 급전전압(VL)은 공통전위(Vcom)보다 이하의 전압값으로 설정된다. 이때, 유기 EL소자(20)로부터 신호라인(Y1 내지 Yn)까지는 어떠한 전류도 흐르지 않는다. 도 2에 도시된 바와 같이, 그레이 레벨과 상응하는 전류값을 갖는 기입전류 (인출전류)가 화살표(A)에 의한 바와 같이, 데이터 구동부로부터 신호라인(Y1 내지 Yn)에 공급된다. 픽셀회로(Pi, j)에서, 급전배선(90)과 공급라인(Zi)으로부터 구동트랜지스터(23)의 드레인과 소스사이의 경로와 스위치 트랜지스터(21)의 드레인과 소스사이의 경로를 경유하여 신호라인(Yj)까지 기입전류 (인출전류)가 흐른다. 구동트랜지스터(23)의 드레인과 소스사이의 경로를 통해 흐르는 전류의 전류값은 데이터 구동부에 의해 일의적으로 제어된다. 데이터 구동부는 외부에서 입력된 그레이 레벨에 따라 기입전류(인출전류)의 전류값을 설정한다. 기입전류(인출전류)가 흐르는 동안, i번째 행의 각 하위-픽셀(Pi, 1 내지 Pi, n)의 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전압은, 구동트랜지스터(23)의 Vg-Ids 특성의 시간상 변동에 관계없이, 신호라인(Y1 내지 Yn)에 흐르는 기입전류(인출전류)의 전류값, 즉, 구동트랜지스터(23)의 드레인(23d)과 소스(23s) 사이에서 흐르는 기입전류(인출전류)의 전류값에 따라 강제적으로 설정된다. 이 전압의 레벨에 상응하는 크기의 전하가 캐패시터(24)에 저장되며, 기입전류(인출전류)의 전류값은 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전압레벨로 전환된다. 그 후의 발광구간에서는, 주사라인(Xi)은 로우 레벨이 되고, 스위치 트랜지스터(21)와 유지트랜지스터(22)는 꺼지게 된다. 캐패시터(24)의 전극(24A) 측의 전하는 OFF 상태로 유지트랜지스터(22)에 의해 한정되고, 플로우팅 상태가 설정된다. 이로써, 구동트랜지스터(23)의 소스(23s)의 전압이 선택구간으로부터 발광구간으로 천이될 때에 변동이 될지라도, 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전위차는 유지된다. 발광구간에서, 공급라인(Zi) 및 이에 연결된 급전배선(90)의 전위는, 유기 EL소자(20)의 대향전극(20c)의 전위(Vcom)보다 더 높은 구동 급전전압(VH)과 동일해 진다. 이로써, 공급라인(Zi) 및 이에 연결된 급전배선(90)으로부터 유기 EL소자(20)까지 구동전류가 구동트랜지스터(23)를 통해 화살표(B)의 방향으로 흐르게 된다. 이로써, 유기 EL소자(20)는 발광하게 된다. 구동전류의 전류값은 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전압에 의존한다. 이 때문에, 발광구간에서의 구동전류의 전류값은 선택구간에서의 기입전류(인출전류)의 전류값과 동일해진다.
도 9는 또 다른 구동방법에 의해 디스플레이 패널(1)을 구동하는 구조를 도시한 것이다. 도 9에 도시된 바와 같이, 주사라인(X1 내지 Xm)에 연결된 선택구동부(111)는 절연기판(2)의 제 1 주변부에 배치된다. 서로 전기적으로 도통되고 급전배선(90)과 일체화된 리드배선(109)은 제 1 주변부를 마주보는 절연기판(2)의 제 2 주변부에 배치된다. 제 1 및 제 2 주변부에 직각을 이룬 제 3 및 제 4 주변부에 위치한 단자부(109a 및 109b) 둘 다로부터 클럭신호를 리드배선(109)이 각각 수신한다.
디스플레이 패널(1)의 또 다른 능동 매트릭스 구동방법을 설명한다. 도 10 에 도시된 바와 같이, 외부발진회로는 클럭신호를 단자부(109a 및 109b)로부터 리드배선(109)을 통한 급전배선(90) 및 공급라인(Z1 내지 Zm)에 출력한다. 선택구동부 (111)는 하이 레벨의 쉬프트 펄스를 이 순서로(주사라인(X1)에서 주사라인(Xm)까지) 주사라인(X1 내지 Xm)에 순차적으로 출력하고, 이로써 주사라인(X1 내지 Xm)을 순차적으로 선택한다. 선택구동부(111)가 하이 레벨의 쉬프트 펄스, 즉 주사라인(X1 내지 Xm) 중 하나의 주사라인의 ON을 출력하는 동안, 발진신호로부터의 클럭신호는 로우 레벨로 된다. 선택구동부(111)가 주사라인(X1 내지 Xm)을 선택할 때, 데이터 구동부는 기입전류로서 인출전류(전류신호)를 구동트랜지스터(23)의 드레인-소스 경로를 통해 모든 신호라인(Y1 내지 Yn)에 공급한다. 대향전극(20c) 및 급전배선(90)은 소정의 공통 전위(Vcom)(예를 들어, 접지 = 0 V)로 유지된다.
주사라인(X1)의 선택구간에서, 쉬프트 펄스는 i번째 행의 주사라인(Xi)에 출력되어, 스위치 트랜지스터(21)와 유지트랜지스터(22)들은 켜지게 된다. 각각의 선택구간에서, 데이터 구동부 측의 전위는 급전배선(90) 및 공급라인(Z1 내지 Zm)에 출력되는 클럭신호 이하이다. 로우 레벨의 클럭신호는 공통전위(Vcom) 이하의 값으로 설정된다. 이때, 유기 EL소자(20)로부터 신호라인(Y1 내지 Yn)까지 어떠한 전류도 흐르지 않게 된다. 도 2에 도시된 바와 같이, 그레이 레벨에 상응하는 전류값을 갖는 기입전류(인출전류)가 화살표(A)에 의해 나타난 바와 같이, 데이터 구동부로부터 신호라인(Y1 내지 Yn)에 공급된다. 하위-픽셀(Pi,j)에서는, 급전배선(90)과 공급라인(Zi)에서부터 구동트랜지스터(23)의 드레인과 소스사이의 경로 및 스위치 트랜지스터(21)의 드레인과 소스사이의 경로를 거쳐 신호라인(Yj)까지 기입전류(인출전류)가 흐른다. 구동트랜지스터(23)의 드레인과 소스 사이의 경로를 통해 흐르는 전류의 전류값은 데이터 구동부에 의해 일의적으로 제어된다. 데이터 구동부는 외부로부터 입력된 그레이 레벨에 따라 기입전류(인출 전류)의 전류값을 설정한다. 기입전류(인출전류)가 흐르는 동안, i번째 행의 각 픽셀 회로(Pi,1 내지 Pi,n)의 구동트랜지스터(23)의 게이트(23g)와 소스(23s)의 전압은 신호라인(Y1 내지 Yn, 등)을 흐르는 기입전류(인출 전류)의 전류값, 즉 트랜지스터(23)의 Vg-Ids 특성에서 시간상 변동에 상관없이 구동트랜지스터(23)의 드레인(23d)과 소스(23s) 사이를 흐르는 기입전류(인출전류)의 전류값에 따라 강제로 설정된다. 이러한 전압의 레벨에 상응하는 크기를 갖는 전하들은 캐패시터(24)에 저장됨으로써, 기입전류(인출전류)의 전류값은 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전압 레벨로 전환된다. 순차적 발광구간동안, 주사라인(Xi)은 로우 레벨로 바뀜으로써, 스위치 트랜지스터(21)와 유지트랜지스터(22)는 꺼진다. 캐패시터(24)의 전극(24A)측 상의 전하들은 OFF 상태로 유지트랜지스터(22)에 의해 한정되고, 플로우팅 상태가 설정된다. 이로써, 구동트랜지스터(23)의 소스(23s) 전압이 선택구간부터 발광구간까지 천이될 시점에서 조절되더라도, 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전위차는 유지된다. 선택구간동안, 어떤 행도 선택되지 않은 구간에서는, 즉 클럭신호가 하이 레벨이고, 급전배선(90)과 공급라인(Zi)의 전위가 유기 EL소자(20)의 대향전극(20c)과 급전배선(90)의 전위(Vcom)보다 더 크며, 구동전류는 급전배선(90)과 더 높은 전위를 지닌 공급라인(Zi)으로부터 구동트랜지스터(23)의 드레인과 소스사이의 경로를 통해 화살표(B)방향을 따라 유기 EL소자(20)로 흐른다. 이로써, 유기 EL소자는 발광하게 된다. 구동전류의 전류값은 구동트랜지스터(23)의 게이트(23g)와 소스(23s) 사이의 전압에 의존한다. 이 때문에, 발광구간동안 구동전류의 전류값은 선택구간동안 기입전류(인출 전류)의 전류값과 같다. 선택구간에서, 어떤 행이 선택된 구간동안, 즉 클럭 신호가 로우 레벨이고, 급전배선(90)의 전위 및 공급라인(Zi)은 대향전극(20c)과 급전배선(90)의 전위(Vcom) 이하이다. 이로써, 아무런 구동전류도 유기 EL소자(20)로 흐르지 않고, 발광도 일어나지 않는다.
앞서 설명한 구동 방법 중 하나에서, 스위치 트랜지스터(21)는 신호 라인(Yj)과 구동트랜지스터(23) 소스(23s) 사이의 전류를 켜거나(선택구간) 또는 끄는(발광구간) 기능을 한다. 유지트랜지스터(22)는 선택구간에서 구동트랜지스터(23)의 소스(23s)와 드레인(23d) 사이에 전류를 공급하고, 그리고 발광구간에서 트랜지스터(23)의 게이트(23g)와 소스(23s) 사이에서 인가된 전압을 유지할 수 있도록 기능한다. 공급라인(Z) 및 급전배선(90)이 발광구간에서 하이 레벨로 있을 때, 구동트랜지스터(23)는 그레이 레벨과 상응하는 크기를 갖는 전류를 유기 EL소자(20)에 공급함으로써, 유기 EL소자(20)를 구동하도록 기능한다.
상술된 바와 같이, 급전배선(90)으로 흐르는 전류의 크기는 하나의 열의 공급라인(Zi)에 연결된 n 개의 유기 EL소자(20)로 흐르는 구동전류의 크기의 합과 같다. VGA 또는 그 이상의 픽셀을 사용하는 동영상 구동을 위한 선택구간이 설정될 때, 각 급전배선(90)의 기생 캐패시턴스는 증가한다. 박막 트랜지스터의 게이트 전극 또는 소스/드레인 전극을 형성하는 박막으로부터 형성된 배선의 저항은 너무 높아서 기입전류(구동전류)는 n 개의 유기 EL소자(20)로 공급될 수 없다. 본 실시예에서, 급전배선(90)은 하위-픽셀(P1 ,1 내지 Pm ,n)의 박막 트랜지스터의 게이트 전극 또는 소스/드레인 전극과는 다른 도전층에 의해 공급라인(Z)과 연결된다. 이 때문에, 급전배선(90)에 의한 전압 강하는 작다. 짧은 선택구간일지라도, 기입전류(인출전류)는 어떤 지연도 없이 충분히 공급될 수 있다. 급전배선(90)이 두꺼워짐으로 인해, 급전배선(90)의 저항은 더 낮아지기 때문에 급전배선(90)은 좁게 만들어질 수 있다. 하향 방출형 구조에서, 급전배선(90)이 공급라인(Z)과 겹쳐지기 때문에, 픽셀 개구비의 감소는 최소화될 수 있다.
이와 유사하게, 발광구간에서 급전배선(91)으로 흐르는 구동전류의 크기는 선택구간에서 급전배선(90)을 흐르는 기입전류(인출전류)의 것과 같다. 공통배선(91)이 하위-픽셀(P1 ,1 내지 Pm ,n)의 박막 트랜지스터의 게이트 전극 또는 소스/드레인 전극과는 다른 도전층을 사용하기 때문에, 공통배선(91)은 충분히 두껍게 만들 수 있고, 그리고 그 저항도 더 낮출 수 있다. 게다가, 대향전극(20c) 자체가 얇아지고 그 저항이 증가할지라도, 대향전극(20c)의 전압은 평면에서 균일하게 될 수 있다. 이로써, 동일한 전위가 모든 하위-픽셀전극(20a)에 인가되더라도, 유기 EL층(20b)의 발광도는 거의 동일하고, 평면내의 발광도는 균일하게 될 수 있다. 디스플레이 패널(1)이 상향 방출형으로서 사용될 때, 대향전극(20c)은 더 얇게 만들어질 수 있다. 이로써, 유기 EL층(20b)으로부터 방출된 빛은 대향전극(20c)을 통과하면서 거의 저하되지 않는다. 게다가, 공통배선(91)이 수평방향으로 근처의 하위-픽셀전극들(20a) 사이에 각각 구비되기 때문에, 상부 측에서 바라봤을 때, 픽셀 개구비의 감소도 최소화될 수 있다.
구동트랜지스터(23) 및 유지트랜지스터(22)는 광-차폐 효과를 갖는다. 그러나, 상부 측에서 바라봤을 때, 구동트랜지스터(23) 및 유지트랜지스터(22)는 광-차폐 공통배선(91)과 겹쳐지기 때문에, 픽셀 개구비의 감소는 최소화될 수 있다.
k번째 열(2 ≤ k ≤ n+1)의 공통배선(91)은 (k - 1)번째 열의 하위-픽셀(P)의 트랜지스터(22, 23)를 덮는다. 즉, 상부 측에서 바라봤을 때, 유기 EL층(20b)은 트랜지스터(22, 23)의 드레인과 소스사이의 경로와 겹쳐지지 않는다. 이 때문에, 트랜지스터(22, 23)의 드레인과 소스사이의 경로에서 트랜지스터(22 및 23)의 반도체막(22c, 23c)까지 유기 EL층(20b)으로부터의 빛은 거의 들어가지 못한다. 이로써, 반도체막(22c 및 23c)에서 투사광에 의해 트랜지스터의 조절이 억제될 수 있다. 특히, 구동전류를 유기 EL소자(20)에 공급하는 구동트랜지스터(23)는 투사광에 의해 정확한 휘도 그레이 레벨을 얻을 수 있다. 이로써, 본 실시예의 구조로, 정확한 휘도 그레이 레벨이 표현될 수 있다.
[급전배선 및 공통배선의 폭, 단면적, 및 저항률]
디스플레이 패널(1)의 급전배선 및 공통배선의 폭, 단면적, 및 저항률을 설명한다. 디스플레이 패널(1)이 WXGA(768×1366)와 상응하는 하위-픽셀을 가질 때, 급전배선(90)과 공통배선(91)의 원하는 폭과 단면적이 정해진다. 도 11은 각 하위- 픽셀의 구동트랜지스터(23)와 유기 EL소자(20)의 전류-전압 특성을 나타내는 그래프이다.
도 11을 참조하면, 세로좌표는 하나의 구동트랜지스터(23)의 소스(23s)와 드레인(23d) 사이를 흐르는 기입전류의 전류값, 또는 하나의 유기 EL소자(20)의 양극과 음극 사이를 흐르는 구동전류의 전류값을 나타낸다. 가로좌표는 하나의 구동트랜지스터(23)의 드레인(23d)과 소스(23s) 사이의 전압레벨을 나타낸다(하나의 구동트랜지스터(23)의 게이트(23g)와 드레인(23d) 사이의 전압이기도 함). 도 11을 참조하면, 직선(Ids_max)은 최고 휘도 그레이 레벨(가장 밝은 디스플레이)에 대한 기입전류와 구동전류를 나타낸다. 일점쇄선(Ids_mid)은 최고 휘도 그레이 레벨과 최저 휘도 그레이 레벨 사이의 중간 휘도 그레이 레벨에 대한 기입전류와 구동전류를 나타낸다. 이점쇄선(Vpo)은 구동트랜지스터(23)의 비포화영역(선형영역)과 포화영역 사이의 임계값, 즉 핀치-오프 전압을 나타낸다. 삼점쇄선(Vds)은 구동트랜지스터(23)의 소스(23s)와 드레인(23d) 사이를 흐르는 기입전류를 나타낸다. 점선(Iel)은 유기 EL소자(20)의 양극과 음극 사이를 흐르는 구동전류를 나타낸다.
전압(VP1)은 최고 휘도 그레이 레벨에 대한 구동트랜지스터(23)의 핀치오프 전압이다. 전압(VP2)은 최고 휘도 그레이 레벨용 기입전류가 흐를 때, 구동트랜지스터(23)의 드레인-대-소스 전압이다. 전압(VELmax)(전압 VP4-전압 VP3)은 유기 EL소자(20)가 최고 휘도 그레이 레벨의 구동전류에 의해 발광할 때 양극-대-음극 전압이고, 이는 최고 휘도 그레이 레벨용 기입전류와 같은 전류값을 갖는다. 전압(전압 VP2')은 중간 휘도 그레이 레벨에 대해 기입전류가 흐를 때, 구동트랜지스터 (23)의 드레인-대-소스 전압이다. 전압(전압 VP4'-전압 VP3')은 유기 EL소자(20)가 중간 휘도 그레이 레벨의 구동전류에 의해 빛을 방출할 때 양극-대-음극 전압이고, 이는 중간 휘도 그레이 레벨용 기입전류와 같은 전류값을 갖는다.
포화영역에서 구동트랜지스터(23)와 유기 EL소자(20)를 구동하기 위하여, (발광구간에서 급전배선(90)의 구동 급전 전압(VH))에서 (발광구간에서 공통배선(91)의 전압 (Vcom))을 감산하여 얻어진 값(VX)은 다음의 [수학식 1]를 만족하고,
VX = Vpo + Vth + Vm + VEL
여기서, Vth(= VP2 - VP1, 최고 휘도용)는 구동트랜지스터(23)의 임계전압이고, VEL(= VEmax, 최고 휘도용)은 유기 EL소자(20)의 양극-대-음극 전압이고, 그리고 Vm은 그레이 레벨에 따라 대체되는 허용가능전압이다.
도 11로부터 명백한 바와 같이, 전압(VX)은, 휘도 그레이 레벨이 더 높을 수록, 트랜지스터(23)의 드레인과 소스 사이에서 필요한 전압(Vpo + Vth)이 더 높아지고, 뿐만 아니라 유기 EL소자(20)의 양극과 음극 사이에서 필요한 전압(VEL)도 더 높아진다. 이로써, 휘도 그레이 레벨이 높아짐에 따라 허용가능전압(Vm)은 낮아진다. 최소 허용가능전압(Vmmin)은 VP3-VP2 이다.
유기 EL소자(20)는 낮거나 높은 분자량의 어떤 EL 물질이라 할지라도 시간이 경과함에 따라 점차 열악하게 되고 그 저항은 증가하게 된다. 10,000 시간 후 양극-대-음극 전압이 초기 상태에 비해 약 1.4 배인 것이 확인되었다. 즉, 휘도 그레이 레벨이 변하지 않더라도 전압(VEL)은 시간의 경과를 따라 상승한다. 초기 구동상태 의 허용전압(Vm)이 가능한한 높을 때, 동작은 장기간에 걸쳐 안정적이다. 따라서, 전압(VEL)이 8 V 이상, 더욱 바람직하게는 13 V 이상이 되도록 전압(VX)이 설정된다.
허용전압(Vm)은 유기 EL소자(20)의 저항 증가량 뿐만 아니라, 급전배선(90)에 의한 전압 강하도 포함한다.
전압 강하가 급전배선(90)의 배선 저항 때문에 클 경우, EL 디스플레이 패널(1)의 전력 소비는 상당히 증가한다. 이로써, 급전배선(90)의 전압 강하는 1 V 이하로 설정하는 것이 특히 바람직하다.
한의 하위-픽셀(P)의 행-방향 길이에 따른 픽셀 폭(Wp), 행 방향으로의 하위-픽셀의 갯수(1366)는 고려되어 정해진다. 이러한 경우에서, 급전배선(90)의 총 길이는 32 인치의 패널 크기를 갖는 디스플레이 패널(1)에 대해 706.7 mm이고, 40 인치에 대해 895.2 mm 이다. 급전배선(90)과 공통배선(91)의 라인 폭(WL)이 클 경우, 유기 EL층(20b)의 면적은 구조적으로 줄어든다. 게다가, 다른 배선에 대한 오버랩 기생 캐패시턴스도 만들어지고, 전압 강하도 더 커진다. 이것을 방지하기 위하여, 급전배선(90) 및 공통배선(91)의 라인 폭(WL)은 하위-픽셀 폭(Wp)의 1/5 이하로 억제되는 것이 바람직하다. 이것을 고려하면, 라인 폭(WL)은 32 인치의 패널 크기를 갖는 디스플레이 패널(1)에 대해 34 ㎛ 이하이고, 40 인치에 대해 44 ㎛ 이하이다. 급전배선(90)과 공통배선(91)의 최대 두께(Hmax)는 트랜지스터(21 내지 23)의 최소 공정 크기(4 ㎛)의 1.5 배이고, 즉, 가로세로비가 고려되어 결정될 때 6 ㎛ 이다. 급전배선(90)과 공통배선(91)의 최대 단면적(Smax)은 32 인치에 대해 204 ㎛2 이고, 40 인치에 대해 264 ㎛2 이다.
최대 전류가 흐르도록 하기 위해 32 인치 디스플레이 패널(1)이 최대로 발광될 때, 급전배선(90)과 공통배선(91)의 최대 전압 강하를 1 V 이하로 만들기 위하여, 급전배선(90)과 공통배선(91)의 배선 저항률(ρ)/ 단면적(S)은 도 12에 도시된 바와 같이 4.7 Ω/cm 이하로 설정되어야 한다. 도 13은 32-인치 디스플레이 패널(1)의 급전배선과 공통배선의 단면적과 전류 밀도 사이의 상관관계를 도시한 것이다. 상술된 급전배선(90)과 공통배선(91)이 최대 단면적(Smax)을 가질 때 허용되는 저항률은 32 인치에서 9.6 μΩcm 이며, 40 인치에 대해서는 6.4 μΩcm 이다.
최대 전류의 흐름을 만들기 위해 40 인치 디스플레이 패널(1)이 최대로 발광할 때, 급전배선(90)과 공통배선(91)의 최대 전압 강하를 1 V 이하로 만들기 위하여, 급전배선(90)과 공통배선(91)의 배선 저항률(ρ)/ 단면적(S)은 도 14에 도시된 바와 같이 2.4 Ω/cm 이하로 설정되어야 한다. 도 15는 40 인치 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)의 단면적과 전류 밀도 사이의 상관관계를 도시한 것이다.
EL 디스플레이 패널이 급전배선(90)과 공통배선(91)에서의 오류로 인하여 동작을 멈추는 오류까지의 중간시간(Median Time to Failure, MTF)은 [수학식 2]을 만족한다.
MTF = Aexp(Ea/KbT)/ρJ2
여기서, Ea는 활성 에너지, KbT = 8.617 ×10-5 eV 이고, ρ는 급전배선(90)과 공통배선(91)의 저항률이고, 그리고 J는 전류 밀도이다.
급전배선(90)과 공통배선(91)의 오류까지의 중간시간(MTF)은 저항률 또는 전자이동의 증가로 인해 판별된다. 급전배선(90) 및 공통배선(91)은 Al-기반 물질(Al 단일 구조 또는 AlTi 또는 AlNd와 같은 합금)로 정해지고, 연산이 10,000 시간의 MTF 및 85 ℃의 동작 온도에 대해 수차례에 걸쳐 이루어질 때, 전류 밀도(J)는 2.1 ×104 A/cm2 이하이어야 한다. 급전배선(90) 및 공통배선(91)이 Cu로 정해질 때, 전류 밀도(J)는 2.8 ×106 A/cm2 이하이어야 한다. Al 합금에서 Al을 제외한 물질은 Al 보다 낮은 저항률을 갖는 것으로 가정한다.
이와 같은 것들을 고려하면, 32-인치 디스플레이 패널(1)에서, Al-기반 급전배선(90)과 공통배선(91)의 단면적(S)은, 도 12에 도시된 바와 같이, 10,000시간에 대해 완전 발광 상태에서 어떠한 오류도 방지하기 위하여 57 ㎛2 이상이어야 한다. Cu로 만들어진 급전배선(90)과 공통배선(91)의 단면적(S)은, 도 13에 도시된 바와 같이 0.43 ㎛2 이상이어야 한다.
40-인치 디스플레이 패널(1)에서, Al-기반 급전배선(90)과 공통배선(91)의 단면적(S)은, 도 14에 도시된 바와 같이 10,000시간에 대해 완전 발광상태에서 어 떠한 오류도 방지하기 위하여 92 ㎛2 이상이어야 한다. Cu로 만들어진 급전배선(90)과 공통배선(91)의 단면적(S)은, 도 15에 도시된 바와 같이 0.69 ㎛2 이상이어야 한다.
상술된 바와 같이, Al-기반 물질의 저항률이 4.00 μΩcm 가정할 때, 32 인치 디스플레이 패널(1)에서, Al-기반 급전배선(90)과 공통배선(91)의 배선 저항률(ρ)/ 단면적(S)은 4.7 Ω/cm 이하이다. 이로써, 최소 단면적(Smin)은 85.1 ㎛2 이다. 급전배선(90) 및 공통배선(91)의 라인 폭(WL)이 34 ㎛ 이하이기 때문에, 상술한 바와 같이, 급전배선(90) 및 공통배선(91)의 최소 두께(Hmin)는 2.50 ㎛ 이다.
40-인치 디스플레이 패널(1)에서, Al-기반 급전배선(90)과 공통배선(91)의 배선 저항률(ρ)/ 단면적(S)은 상술한 바와 같이 2.4 Ω/cm 이하이다. 이로써, 최소 단면적(Smin)은 167 ㎛2 이다. 급전배선(90) 및 공통배선(91)의 라인폭(WL)이 44 ㎛ 이하이기 때문에, 상술한 바와 같이, 급전배선(90) 및 공통배선(91)의 최소 두께(Hmin)는 3.80 ㎛ 이다.
상술한 바와 같이, Cu의 저항은 2.10 μΩcm로 가정할 때, 32-인치 디스플레이 패널(1)에서, Cu로 만들어진 급전배선(90) 및 공통배선(91)의 배선 저항률(ρ)/단면적(S)은 4.7 Ω/cm 이하이다. 이로써, 최소 단면적(Smin)은 44.7 ㎛2 이다. 급전배선(90) 및 공통배선(91)의 라인폭(WL)이 34 ㎛ 이하이기 때문에, 상술한 바와 같이, 급전배선(90) 및 공통배선(91)의 최소 두께(Hmin)는 1.31 ㎛ 이다.
40 인치-디스플레이 패널(1)에서, Cu로 만들어진 급전배선(90) 및 공통배선(91)의 배선 저항률(ρ)/ 단면적(S)은 상술한 바와 같이 2.4 Ω/cm 이하이다. 이로써, 최소 단면적(Smin)은 87.5 ㎛2 이다. 급전배선(90) 및 공통배선(91)의 라인폭(WL)이 44 ㎛ 이하이기 때문에, 상술한 바와 같이, 급전배선(90) 및 공통배선(91)의 최소 두께(Hmin)는 1.99 ㎛ 이다.
이로써, 디스플레이 패널(1)이 낮은 전력소비로 동작하게끔 하기 위하여, 급전배선(90)과 공통배선(91)의 전압강하는 1 V 이하로 정하는 것이 바람직하다. 그와 같은 조건을 설정하기 위하여, 급전배선(90)과 공통배선(91)이 Al-기반 물질로 만들어진 32 인치 디스플레이 패널(1)에서, 두께(H)는 2.5 내지 6.0 ㎛ 이고, 폭(WL)은 14.1 내지 34.0 ㎛ 이고, 그리고 저항률은 4.0 내지 9.6 μΩcm이다. 급전배선(90)과 공통배선(91)이 Al-기반 물질로 만들어진 40 인치 디스플레이 패널(1)에서, 두께(H)는 3.8 내지 6.0 ㎛ 이고, 폭(WL)은 27.8 내지 44.0 ㎛ 이고, 그리고 저항은 4.0 내지 9.6 μΩcm이다.
일반적으로, Al-기반 급전배선(90)과 공통배선(91)에 대해, 두께(H)는 2.5 내지 6.0 ㎛ 이고, 폭(WL)은 14.1 내지 44.0 ㎛ 이고, 그리고 저항률은 4.0 내지 9.6 μΩcm이다.
급전배선(90)과 공통배선(91)이 Cu로 만들어진 32-인치 패널(1)에서, 두께(H)는 1.31 내지 6.00 ㎛ 이고, 폭(WL)은 7.45 내지 34.00 ㎛ 이고, 그리고 저항률은 2.1 내지 9.6 μΩcm이다. 급전배선(90)과 공통배선(91)이 Cu로 만들어진 40 인 치 패널에서, 두께(H)는 1.99 내지 6.00 ㎛ 이고, 폭(WL)은 14.6 내지 44.0 ㎛ 이고, 그리고 저항률은 2.1 내지 9.6 μΩcm이다.
일반적으로, Cu로 만들어진 급전배선(90)과 공통배선(91)에 대해, 두께(H)는 1.31 내지 6.00 ㎛ 이고, 폭(WL)은 7.45 내지 44.00 ㎛ 이고, 그리고 저항률은 2.1 내지 9.6 μΩcm이다.
이로써, Al-기반 물질 또는 Cu가 급전배선(90)과 공통배선(91)을 위해 사용될 때, EL 디스플레이 패널(1)의 급전배선(90)과 공통배선(91)은 1.31 내지 6.00 ㎛의 두께(H), 7.45 내지 44.00 ㎛의 폭(WL), 그리고 2.1 내지 9.6 μΩcm의 저항률을 갖는다.
상술한 바와 같이, 대향전극(20c)의 표면 상에 구비된 공통(91)은 트랜지스터(21 내지 23)의 전극과는 다른 층으로부터 형성된다. 이로써, 공통배선(91)은 두껍게 만들어질 수 있고 낮은 저항을 가질 수 있다. 낮은 저항을 가지는 공통배선(91)은 대향전극(20c)에 전기적으로 도통된다. 이 때문에, 대향전극(20c) 자체가 얇아지고 그 저항이 증가할 때에도, 대향전극(20c)의 전압은 평면에서 균일해질 수 있다. 이로써, 같은 전위가 모든 하위-픽셀전극(20a)에 인가될지라도, 유기 EL층(20b)의 발광도는 거의 같고, 평면에서 발광도는 균일해질 수 있다.
디스플레이 패널(1)이 상향 방출형으로 사용될 때, 대향전극(20c)은 더 얇게 만들어질 수 있다. 이로써, 유기 EL층(20b)으로부터 방출된 빛은 대향전극(20c)을 통해 통과하는 동안 거의 감소하지 않는다. 게다가, 상부 측에서 바라봤을 때, 공통배선(91)이 수직 방향으로 근접한 하위 픽셀전극들(20a) 사이에 구비되기 때문 에, 픽셀 개구비의 감소는 최소화될 수 있다.
급전배선(90)은 평탄화막(33)에서 트렌치에 매설되고, 그리고 보호절연막(32)은 트랜지스터(21 내지 23)의 전극과는 다른 층으로부터 형성된다. 이로써, 급전배선(90)은 두껍게 만들어질 수 있고 낮은 저항을 가진다. 낮은 저항을 가지는 급전배선(90)은 얇은 공급라인(Z) 상에 형성된다. 이 때문에, 공급라인(Z)에서 전압 강하는 억제될 수 있고, 공급라인(Z) 및 급전배선(90)에서 신호 지연은 억제될 수 있다. 예를 들면, 디스플레이 패널(1)의 크기가 급전배선(90) 없이 증가될 때, 평면에서 발광도는 공급라인(Z)에서 전압 강하로 인해 변할 수 있거나, 또는 어떤 유기 EL소자(20)는 발광할 수 없다. 그러나, 본 실시예에서, 낮은 저항을 가지는 급전배선(90)이 공급라인(Z)에 전기적으로 도통되기 때문에, 평면에서 발광도가 변화하는 것을 방지하고, 발광할 수 없는 유기 EL소자(20)를 제거할 수 있다.
급전배선(90)은 저항을 감소시키기 위해 두껍게 만들어지기 때문에, 급전배선(90)은 좁게 만들어질 수 있다. 게다가, 상부 측에서 바라봤을 때, 좁은 급전배선(90)은 수직방향으로 근처의 하위-픽셀전극들(20a) 사이에 구비되기 때문에, 픽셀 개구비에서의 감소는 최소화될 수 있다.
발약성 도전층(55)이 각각의 공통배선(91)의 표면 상에 형성되기 때문에, 유기 EL층(20b)은 습식 코팅에 의해 다른 색상을 가질 수 있다.
[제 1 변형]
본 발명은 상술된 실시예에 국한되지 않고, 본 발명의 요지와 권리범위의 일탈없이 다양한 수정 및 변형이 만들어질 수 있다.
상술한 실시예에서, 트랜지스터(22, 23)는 공통배선(91)으로 덮인다. 도 16 내지 21에서 도시된 디스플레이 패널(1A)에 의해 정해진 바와 같이, 공통배선(91)보다 다 넓은 각각의 (n + 1) 공통배선(91A)을 구성함으로써 (k - 1) 번째 열의 하위-픽셀(P)의 트랜지스터(22 및 23) 이외에도, k번째 열(2 ≤ k ≤ n)의 공통배선(91A)은 k번째 열의 하위-픽셀(P)의 스위치 트랜지스터(21)와 k번째 열의 신호라인(Yk)을 덮을 수 있다. 제 1 열의 공통배선(91A)은 제 1 열의 하위-픽셀(P)의 스위치 트랜지스터(21)와 제 1 열의 신호라인(Yk)을 덮는다. (n + 1)번째 열의 공통배선(91A)은 n번째 열의 하위-픽셀(P)의 트랜지스터(22 및 23)를 덮는다. 이 구조로, 상부 측으로 바라봤을 때, 유기 EL층(20b)은 트랜지스터(21 내지 23)의 드레인과 소스사이의 경로를 겹치지 않는다. 이 때문에, 유기 EL층(20b)으로부터의 빛은 트랜지스터(21 내지 23)의 드레인과 소스사이의 경로로부터 트랜지스터(21 내지 23)의 반도체막(21c 내지 23c)까지 거의 들어가지 못한다. 이로써, 투사광에 의한 트랜지스터(21 내지 23)의 조절은 억제될 수 있다. 도 16은 수평방향으로 연이어 배치된 적색 하위-픽셀(Pr), 녹색 하위-픽셀(Pg), 및 청색 하위-픽셀(Pb)의 개략적인 평면도이다. 도 17은 1-도트 하위-픽셀(P)을 도시한 것이다. 도 18은 도 17에서 ⅩⅧ-ⅩⅧ 선을 따른 단면도이다. 도 19는 도 17에서 ⅩⅨ-ⅩⅨ 선을 따른 단면도이다. 도 20은 여기서 변형된 디스플레이 패널(1)의 배선구조를 도시한 개략적인 평면도이다. 도 21은 여기서 변형된 또 다른 디스플레이 패널(1)의 배선구조를 도시한 개략적인 평면도이다. 도 7에서 제 1 디스플레이 패널(1)과 같이, 도 20에서 도시된 디스플레이 패널(1)은 도 8에서 도시된 파형차트에 따라 동작된다. 도 9에서 제 2 디스플레이 패널(1)과 같이, 도 21에서 도시된 디스플레이 패널(1)은 도 10에서 도시된 파형차트에 따라 동작된다. 근접한 트랜지스터(21 내지 23) 및 근접한 신호라인(Y)은 공통배선(91A)의 가장자리내부에 배치된다. 상술된 실시예의 디스플레이(1)에 따른 동일 참조 수는 디스플레이(1A)에서 동일한 구성 소자로 지목되며, 그리고 그 설명은 생략한다.
[제 2 변형]
상술된 실시예에서, 트랜지스터(21 내지 23)는 N-채널 전계 효과 트랜지스터로서 설명되었다. 트랜지스터(21 내지 23)는 P-채널 전계 효과 트랜지스터일 수 있다. 이러한 경우에, 트랜지스터(21 내지 23)의 소스(21s, 22s, 및 23s)와 트랜지스터(21 내지 23)의 드레인(21d, 22d, 및 23d) 사이의 관계는 도 2에서 도시되는 회로도에서 역전된다. 예를 들면, 구동트랜지스터(23)가 P-채널 전계 효과 트랜지스터일 때, 구동트랜지스터(23)의 드레인(23d)은 유기 EL소자(20)의 하위-픽셀전극(20a)에 전기적으로 도통된다. 소스(23s)는 공급라인(Z)에 전기적으로 도통된다.
[제 3 변형]
상술한 실시예에서, 3 개 트랜지스터(21 내지 23)는 1-도트 픽셀마다 구비된다. 본 발명은 1-도트 하위-픽셀(P)마다 하나 이상의 구동트랜지스터를 가진 어떠한 디스플레이 패널에도 적용될 수 있고, 능동 구동 방법에 의해 이러한 트랜지스터들을 사용하여 구동될 수 있다.
[제 4 변형]
상술한 실시예에서, 신호라인(Y)은 게이트층으로부터 패턴화된다. 대신, 신호라인(Y)은 드레인층으로부터 패턴화될 수 있다. 이러한 경우에, 주사라인(X) 및 공급라인(Z)은 게이트층으로부터 패턴화되고, 신호라인(Y)은 주사라인(X) 및 공급라인(Z) 상에 배치된다.
[제 5 변형]
적색 하위-픽셀(Pr)의 유기 EL층(20b), 녹색 하위-픽셀(Pg)의 유기 EL층(20b), 및 청색 하위-픽셀(Pb)의 유기 EL층(20b)은 수직방향으로 각 열에 대한 이러한 순서로 반복되어 배치된다. 그러나, 이들이 언제나 이러한 순서로 배치될 필요는 없다.
[제 6 변형]
상술한 실시예에서, 대향전극(20c)은 유기 EL층(20)의 음극으로서 사용되고, 하위-픽셀전극(20a)은 유기 EL소자(20)의 양극으로서 사용된다. 그러나, 대향전극(20c)은 유기 EL소자(20)의 양극으로서 사용될 수 있으며, 그리고 하위-픽셀전극(20a)은 유기 EL소자(20)의 음극으로 사용될 수 있다.
[제 7 변형]
상술한 실시예에서, 유지트랜지스터(22)의 드레인(22d)은 공급라인(Z)과 연결된다. 그러나, 본 발명은 이것에 국한되지 않는다. 유지트랜지스터(22)의 드레인(22d)은 주사라인(X)과 연결될 수 있으며, 그리고 구동트랜지스터(23)의 드레인(23d)과 전기적으로 도통될 수 있다.
모순이 없는 경우, 상술한 복수의 변형이 조합되어질 수 있다.

Claims (20)

  1. 구동트랜지스터를 포함하는 복수의 트랜지스터를 가지는 트랜지스터 배치기판;
    복수의 상기 트랜지스터들 중 상기 구동트랜지스터와 전기적으로 도통되는 복수의 픽셀전극;
    상기 픽셀전극 상에 각각 구비된 복수의 발광층;
    상기 발광층 상에 구비된 대향전극; 및
    서로 근접한 상기 픽셀전극들 사이에 각각 배치되고, 상기 대향전극과 전기적으로 도통되는 복수의 배선;을 포함하는 것을 특징으로 하는 디스플레이 패널.
  2. 제 1 항에 있어서,
    각각의 상기 배선은 상기 구동트랜지스터 상에 배치된 것을 특징으로 하는 디스플레이 패널.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 대향전극은 상호 근접한 상기 픽셀전극들 사이에서도 형성되는 것을 특징으로 하는 디스플레이 패널.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 대향전극은 상기 픽셀전극 상에서 상기 배선 상까지 연이어 형성된 것을 특징으로 하는 디스플레이 패널.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 배선의 상부의 레벨이 상기 발광층의 표면 레벨보다 높은 것을 특징으로 하는 디스플레이 패널.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 배선의 두께가 상기 대향전극의 두께 보다 두꺼운 것을 특징으로 하는 디스플레이 패널.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 배선의 두께가 상기 픽셀전극의 두께보다 두꺼운 것을 특징으로 하는 디스플레이 패널.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 배선의 두께가 복수의 상기 트랜지스터의 소스/드레인 전극 및 게이트 전극의 두께보다 두꺼운 것을 특징으로 하는 디스플레이 패널.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 배선은 불투명한 것을 특징으로 하는 디스플레이 패널.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 픽셀전극은 투명한 것을 특징으로 하는 디스플레이 패널.
  11. 제 1 항 또는 제 2 항에 있어서,
    복수의 상기 트랜지스터는 발광구간에서 상기 구동트랜지스터의 게이트 전압을 유지하는 각각의 유지트랜지스터를 포함하는 것을 특징으로 하는 디스플레이 패널.
  12. 제 1 항 또는 제 2 항에 있어서,
    복수의 상기 트랜지스터는 상기 구동트랜지스터의 드레인과 소스사이의 경로에 기입전류를 공급하는 각각의 스위치 트랜지스터를 포함하는 것을 특징으로 하는 디스플레이 패널.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 구동트랜지스터와 전기적으로 각각 도통되는 복수의 급전배선을 포함하는 것을 특징으로 하는 디스플레이 패널.
  14. 제 13 항에 있어서,
    상기 급전배선은 상기 배선과 직각으로 연장된 것을 특징으로 하는 디스플레 이 패널.
  15. 제 13 항에 있어서,
    상기 급전배선은, 상기 트랜지스터 상에 구비된 절연막에 형성된 트랜치내에 구비되는 것을 특징으로 하는 디스플레이 패널.
  16. 제 1 항 또는 제 2 항에 있어서,
    공급되는 상기 기입전류를 상기 구동트랜지스터에 공급하는 각각의 신호라인을 포함하는 것을 특징으로 하는 디스플레이 패널.
  17. 제 16 항에 있어서,
    상기 각 신호라인은 상기 배선의 겹침없이 상기 배선을 따라 구비되는 것을 특징으로 하는 디스플레이 패널.
  18. 구동트랜지스터를 포함하는 복수의 트랜지스터를 가지는 트랜지스터 배치기판;
    복수의 상기 트랜지스터들중 상기 구동트랜지스터와 전기적으로 도통되는 복수의 픽셀전극;
    상기 픽셀전극 상에 각각 구비된 복수의 발광층;
    상기 발광층 상에 구비된 대향전극; 및
    복수의 배선으로서, 이것은 상기 픽셀전극의 역할을 하는 제 2 도전층과는 다른 제 1 도전층, 복수의 상기 트랜지스터의 소스 및 드레인의 역할을 하는 층, 및 게이트의 역할을 하는 층으로 형성되고, 서로 근접한 상기 픽셀전극들 사이에 배치되며, 상기 대향전극과 연결되는 복수의 배선;을 포함하는 것을 특징으로 하는 디스플레이 패널.
  19. 복수의 픽셀전극;
    복수의 상기 픽셀전극 상에 구비된 복수의 발광층;
    복수의 상기 발광층에 각각 구비된 대향전극;
    복수의 상기 픽셀전극과 전기적으로 각각 도통되는 복수의 구동트랜지스터;
    복수의 상기 구동트랜지스터 중 하나의 구동트랜지스터 드레인과 소스사이의 경로에 기입전류를 각각 공급하는 복수의 스위치 트랜지스터;
    복수의 상기 구동트랜지스터 중 하나의 구동트랜지스터 게이트 전압을 각각 유지하는 복수의 유지트랜지스터;
    복수의 상기 픽셀 전극들 중 근접한 2 개 사이에서 배치되고 상기 대향전극과 전기적으로 각각 도통되는 복수의 공통배선; 및
    상기 공통배선의 겹침없이 배치되면서, 상기 스위치 트랜지스터와 전기적으로 각각 도통되는 복수의 신호라인;을 포함하는 것을 특징으로 하는 디스플레이 패널.
  20. 제 19 항에 있어서,
    상기 공통 배선이, 상기 픽셀전극의 역할을 하는 도전층, 상기 구동트랜지스터의 소스 및 드레인의 역할을 하는 도전층, 및 상기 구동트랜지스터 게이트의 역할을 하는 도전층과는 다른 도전층으로부터 형성된 것을 특징으로 하는 디스플레이 패널.
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