KR20180003971A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20180003971A
KR20180003971A KR1020160143011A KR20160143011A KR20180003971A KR 20180003971 A KR20180003971 A KR 20180003971A KR 1020160143011 A KR1020160143011 A KR 1020160143011A KR 20160143011 A KR20160143011 A KR 20160143011A KR 20180003971 A KR20180003971 A KR 20180003971A
Authority
KR
South Korea
Prior art keywords
data line
common voltage
wiring
gate
voltage wiring
Prior art date
Application number
KR1020160143011A
Other languages
English (en)
Other versions
KR102596381B1 (ko
Inventor
이찬호
정영민
신승환
강규태
서대영
이소영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Publication of KR20180003971A publication Critical patent/KR20180003971A/ko
Application granted granted Critical
Publication of KR102596381B1 publication Critical patent/KR102596381B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 화소의 개구율 감소 없이 RC 딜레이를 줄일 수 있는 표시장치를 제공한다. 본 발명에 따른 표시장치는 게이트 전극, 게이트 전극 상에 구비된 복수 개의 절연막들, 및 복수 개의 절연막들 상에 구비된 게이트 배선과 화소 전극을 포함한다. 게이트 배선은 복수 개의 절연막들을 관통하는 게이트 콘택홀을 통해 게이트 전극에 접속된다.

Description

표시장치{DISPLAY DEVICE}
본 명세서는 영상을 표시하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시패널(Plasma Display Panel), 유기발광 표시장치(Organic Light Emitting Display Device)와 같은 여러가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터 배선들 및 게이트 배선들을 포함한다. 또한, 표시패널은 데이터 배선들과 게이트 배선들의 교차부에 형성되어 게이트 배선들에 게이트 신호들이 공급될 때 데이터 배선들의 데이터 전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 시장의 수요에 따라 화상의 표시 품질을 더욱 높인 UHD(Ultra High Definition) 표시장치가 개발되고 있다. UHD 표시장치는 4K(3840×2160) 및 8K(7680×4320)의 해상도를 지원한다. 이를 위해, 4K의 해상도를 지원하는 UHD 표시장치는 3840×2160 개의 화소를 포함하며, 8K의 해상도를 지원하는 UHD 표시장치는 7680×4320개의 화소를 포함한다.
또한, 최근에는 3D 영상을 표시하거나 더 나은 품질의 화상을 표시하기 위해 120Hz의 프레임 주파수로 구동하는 표시장치가 제품화되고 있다. 8K의 해상도를 지원하는 UHD 표시장치를 120Hz의 프레임 주파수로 구동하는 경우, 1 수평기간이 1.8us에 불과하다. 1 수평기간은 1 수평 배선에 배치된 화소들이 데이터 전압을 충전할 수 있는 기간을 나타낸다.
또한, 65인치 이상의 대화면 표시장치에 UHD를 적용하는 경우 RC 딜레이로 인해 실질적인 데이터 전압 충전 시간은 더욱 줄어들 수 있다. 이를 개선하기 위해, 박막 트랜지스터의 채널 폭을 넓게 설계할 수 있으나, 이 경우 화소의 개구율이 감소하는 문제가 있다.
본 실시예는 화소의 개구율 감소 없이 RC 딜레이를 줄이는 표시장치를 제공한다.
본 실시예는 개구율을 향상시키는 표시장치를 제공한다.
본 실시예는 라인 저항을 줄이는 표시장치를 제공한다.
실시예들에 따른 표시장치는 둘 이상의 화소들을 포함한다.
일측면에서, 화소들 중 특정 화소는, 기판 상에 구비된 게이트 전극, 게이트 전극 상에 구비된 복수 개의 절연막들, 및 복수 개의 절연막들 상에 구비된 게이트 배선과 화소 전극을 포함할 수 있다. 게이트 배선은 복수 개의 절연막들을 관통하는 게이트 콘택홀을 통해 게이트 전극에 접속될 수 있다.
게이트 배선은 불투명 금속층과 상기 불투명 금속층 상에 구비된 투명 금속층을 포함하고, 투명 금속층은 상기 화소 전극과 동일한 물질로 이루어질 수 있다.
다른 측면에서, 화소들 중 다른 특정 화소는, 기판 상에 구비된 보조 데이터 배선, 보조 데이터 배선 상에 배치된 복수 개의 절연막들 및 복수 개의 절연막들 중 하나의 절연막 상에 배치된 데이터 배선을 포함할 수 있다. 데이터 배선은 복수 개의 절연막들을 관통하는 데이터 배선 콘택홀을 통해 보조 데이터 배선에 접속할 수 있다.
본 발명의 실시예는 게이트 배선의 설계 자유도를 높일 수 있으므로, 게이트 배선의 저항을 줄일 수 있다. 따라서, 본 발명의 실시예는 화소의 개구율 감소 없이 RC 딜레이를 줄일 수 있다.
또한, 본 실시예는 게이트 배선에 형성된 기생 용량을 줄일 수 있다. 따라서, 본 실시예는 화소의 개구율 감소 없이 RC 딜레이를 줄일 수 있다.
또한 본 실시예는 콘택홀의 개수를 줄이므로 전체적으로 개구율을 향상시킬 수 있다.
또한 본 실시예는 배선의 라인 저항을 낮출 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 일 예시도면이다.
도 2는 본 발명의 실시예에 따른 표시패널의 표시 영역의 일부를 보여주는 평면도이다.
도 3은 도 2의 I-I'의 단면도이다.
도 4는 도 2의 Ⅱ-Ⅱ'의 단면도이다.
도 5는 도 2의 Ⅲ-Ⅲ'의 단면도이다.
도 6은 다른 실시예에 따른 표시패널의 표시영역의 일부를 보여주는 평면도이다.
도 7은 도 6의 제1공통 전압 배선 및 제2공통 전압 배선, 공통 전극의 배치를 도시한 평면도이다.
도 8은 또 다른 실시예에 따른 표시패널의 표시영역의 일부를 보여주는 평면도이다.
도 9는 도 8의 IV-IV'의 단면도이다.
도 10은 또 다른 실시예에 따른 표시패널의 표시영역의 다른 일부를 보여주는 평면도이다.
도 11은 도 10의 V-V'의 단면도이다.
도 12는 도 8 및 도 10의 제1공통 전압 배선 및 제2공통 전압 배선, 공통 전극, 데이터 배선의 배치를 도시한 평면도이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정 되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항 목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 표시장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 일실시예에 따른 표시장치를 보여주는 일 예시도면이다.
도 1을 참조하면, 일실시예에 따른 표시장치는 표시패널(100), 게이트 구동부(200), 디스플레이 드라이버(display driver, 310), 및 연성필름(330)을 포함한다.
표시패널(100)은 기판(110)과 대향기판(180)을 포함한다. 기판(110)은 박막 트랜지스터가 구비된 박막 트랜지스터 기판일 수 있다. 대향기판(180)은 기판(110)과 마주보도록 배치된다. 대향기판(180)은 컬러 필터가 구비된 컬러 필터 기판일 수 있으나, 이에 한정되지 않는다. 예를 들어, 컬러 필터가 박막 트랜지스터 상에 구비되는 COT(Color filter on transistor) 구조인 경우, 대향기판(180)은 봉지기판일 수 있다. 기판(110)은 대향기판(180)보다 크게 형성될 수 있으며, 이로 인해 기판(110)의 일부는 대향기판(180)에 의해 덮이지 않고 노출될 수 있다.
표시패널(100)의 표시영역(DA)에는 게이트 배선들, 데이터 배선들 및 화소 영역들이 배치된다. 게이트 배선들과 데이터 배선들은 서로 교차하게 배치된다. 예를 들어, 게이트 배선들은 제1 방향(X축 방향)으로 배치되고, 데이터 배선들은 제2 방향(Y축 방향)으로 배치될 수 있다. 화소 영역들은 게이트 배선들과 데이터 배선들의 교차부들에 배치된다. 표시영역(DA)에 구비된 화소들은 영상을 표시한다. 이러한 표시패널(100)에 대한 자세한 설명은 도 2 내지 도 5을 참조하여 후술한다.
게이트 구동부(200)는 디스플레이 드라이버(310)로부터 입력되는 게이트 제어신호에 따라 게이트 배선들에 게이트 신호들을 공급한다. 게이트 구동부(200)는 표시패널(100)의 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NDA)에 GIP(gate driver in panel) 방식으로 형성되거나, 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(100)의 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NDA)에 부착될 수도 있다.
디스플레이 드라이버(310)는 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 디스플레이 드라이버(310)는 타이밍 신호에 기초하여 게이트 구동부(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 데이터 배선들에 데이터 전압들의 공급을 제어하기 위한 소스 제어신호를 발생한다. 디스플레이 드라이버(310)는 게이트 제어신호를 게이트 구동부(200)에 공급한다.
디스플레이 드라이버(310)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 배선들에 공급한다. 디스플레이 드라이버(310)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(330)에 실장될 수 있다.
기판(110)의 크기는 대향기판(180)의 크기보다 크기 때문에, 기판(110)의 일부는 대향기판(180)에 의해 덮이지 않고 노출될 수 있다. 대향기판(180)에 의해 덮이지 않고 노출된 기판(110)의 일부에는 패드들이 형성될 수 있다. 패드들은 데이터 배선들과 접속된 데이터 패드들과 게이트 구동부(200)에 접속된 게이트 패드들을 포함한다. 연성필름(330)에는 패드들과 디스플레이 드라이버(310)를 연결하는 도전성 배선들이 형성될 수 있다. 연성필름(330)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(330)의 도전성 배선들이 연결될 수 있다.
도 2는 일 실시예에 따른 표시패널의 표시영역의 일부를 보여주는 평면도이다. 도 3은 도 2의 I-I'의 단면도이다. 도 4는 도 2의 Ⅱ-Ⅱ'의 단면도이다. 도 5는 도 2의 Ⅲ-Ⅲ'의 단면도이다.
도 2 내지 도 5를 참조하면, 일실시예에 따른 표시패널(100)은 기판(110), 대향기판(180), 및 액정층(190)을 포함한다.
기판(110)은 유리기판 또는 플라스틱 기판일 수 있다. 예를 들어, 기판(110)은 TAC(triacetyl cellulose) 또는 DAC(diacetyl cellulose) 등과 같은 셀룰로오스 수지, 노르보르넨 유도체(Norbornene derivatives) 등의 COP(cyclo olefin polymer), COC(cyclo olefin copolymer), PMMA(poly(methylmethacrylate)) 등의 아크릴 수지, PC(polycarbonate), PE(polyethylene) 또는 PP(polypropylene) 등의 폴리올레핀(polyolefin), PVA(polyvinyl alcohol), PES(poly ether sulfone), PEEK(polyetheretherketone), PEI(polyetherimide), PEN(polyethylenenaphthalate), PET(polyethyleneterephthalate) 등의 폴리에스테르(polyester), PI(polyimide), PSF(polysulfone), 또는 불소 수지(fluoride resin) 등을 포함하는 시트 또는 필름일 수 있으나, 이에 한정되지 않는다.
기판(110) 상에는 게이트 전극(GE), 제1 공통 전압 배선(131), 제1 절연막(121), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE), 데이터 배선(DL), 제2 절연막(123) 및 제3 절연막(125)이 구비된다. 또한, 기판(110) 상에는 게이트 배선(GL), 제2 공통 전압 배선(133), 공통 전극(140), 및 화소 전극(150)이 구비된다. 여기서, 게이트 전극(GE), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE)은 표시패널(100)의 박막 트랜지스터(T)로 기능한다. 박막 트랜지스터(T)는 각 화소에 전기적 신호를 전달하고, 제어하는 스위칭 역할을 한다.
게이트 전극(GE)은 기판(110) 상에 구비된다. 게이트 전극(GE)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 공통 전압 배선(131)은 게이트 전극(GE)과 동일한 층에 구비된다. 즉, 제1 공통 전압 배선(131)은 게이트 전극(GE)과 마찬가지로 기판(110) 상에 구비된다. 제1 공통 전압 배선(131)은 제2 공통 전압 배선(133)을 사이에 두고, 공통 전극(140)과 접속된다. 제1 공통 전압 배선(131)은 공통 전극(140)으로 액정을 구동하기 위한 공통 전압(Vcom)을 인가한다.
일예로 제1 공통 전압 배선(131)과 게이트 전극(GE)은 서로 접촉하지 않을 수 있다. 예를 들어, 제1 공통 전압 배선(131)은 데이터 배선(DL)과 나란한 제2 방향(Y축 방향)으로 구비될 수 있다. 게이트 전극(GE)은 제1 공통 전압 배선(131)과 소정의 간격 이격되어 배치되며, 아일랜드(Island) 형태로 구비될 수 있다. 이러한, 제1 공통 전압 배선(131)과 게이트 전극(GE)은 동일한 공정을 이용하여, 동시에 구비될 수 있다. 또한, 제1 공통 전압 배선(131)과 게이트 전극(GE)은 동일한 물질로 이루어질 수 있다.
기판(110) 상에는 복수 개의 절연막들(120)이 구비된다. 복수 개의 절연막들(120) 중 제1 절연막(121)은 게이트 전극(GE)과 제1 공통 전압 배선(131) 상에 구비된다. 제1 절연막(121)은 게이트 전극(GE)과 반도체층(ACT)을 절연시키는 기능을 한다. 제1 절연막(121)은 제1 공통 전압 배선(131)과 반도체층(ACT)을 절연 시키는 기능을 한다. 이에 따라, 제1 절연막(121)은 게이트 전극(GE) 및 제1 공통 전압 배선(131)을 덮으며 기판(110) 전면에 구비될 수 있다. 이러한, 제1 절연막(121)은 게이트 절연막일 수 있다. 제1 절연막(121)은 무기절연물질 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다.
반도체층(ACT)은 제1 절연막(121) 상에 구비된다. 반도체층(ACT)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon) 또는 산화물 반도체로 형성될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 반도체층(ACT) 상에 구비된다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(ACT) 상에서 서로 이격되어 배치된다. 소스 전극(SE) 및 드레인 전극(DE)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있지만, 이에 한정되지 않는다.
일실시예에 따른 표시장치는 게이트 전극(GE)이 반도체층(ACT)의 하부에 위치하는 하부 게이트(바텀 게이트, bottom gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않을 수 있다. 즉, 박막 트랜지스터(T)들은 게이트 전극(GE)이 반도체층(ACT)의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식 또는 게이트 전극(GE)이 반도체층(ACT)의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수도 있다.
또한, 박막 트랜지스터(T)는 비정질실리콘 박막 트랜지스터(a-Si TFT), 다결정 실리콘 박막 트랜지스터(poly-Si TFT), 산화물 박막 트랜지스터(Oxide TFT)등이 될 수 있다. 또한, 상기 트랜지스터들은 N형, 또는 P형 박막 트랜지스터가 될 수도 있다.
소스 전극(SE) 및 드레인 전극(DE)이 구비될 때, 기판(110) 상의 제2 방향(Y축 방향)으로 데이터 배선(DL)이 구비된다. 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 구비된다. 데이터 배선(DL)은 도 2와 같이 소스 전극(SE)과 연결되어 있으며, 드레인 전극(DE)과 이격되어 구비된다. 이 경우, 데이터 배선(DL)은 게이트 전극(GE)과 중첩되지 않도록 구비된다. 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 공정을 이용하여, 동시에 구비될 수 있다. 데이터 배선(DL)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질로 이루어 질 수 있다. 데이터 배선(DL)의 하부에는 박막트랜지스터(T)를 구성하는 반도체층(ACT)과 동일한 물질의 반도체층(ACT)이 배치될 수 있으나 이에 제한되지 않는다. 이 데이터 배선(DL)의 하부에 위치하는 반도체층(ACT)은 데이터 배선이 소스 전극(SE) 및 드레인 전극(DE)과 동일한 공정을 이용하여 형성되는 공정 중에 남겨진 것이다.
데이터 배선(DL)은 이 후 공정에서 구비되는 화소 전극(150)의 형상에 따라, 직선 형상을 가질 수 있다. 그러나, 이에 한정되지 않으며 화소 전극(150)의 형상에 따라, 적어도 하나 이상의 굴곡을 가지는 지그재그 형상(zig-zag shape)으로 구비될 수도 있다.
복수 개의 절연막들(120) 중 제2 절연막(123)은 소스 전극(SE)과 드레인 전극(DE) 상에 구비된다. 또한, 제2 절연막(123)은 데이터 배선(DL) 상에 구비된다. 제2 절연막(123)은 소스 전극(SE), 드레인 전극(DE) 및 데이터 배선(DL)을 보호하는 기능을 한다. 제2 절연막(123)은 예를 들어, 무기절연물질 SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층 으로 이루어 질 수 있으나, 이에 한정되지 않는다.
복수 개의 절연막들(120) 중 제3 절연막(125)은 제2 절연막(123) 상에 구비 된다. 제3 절연막(125)은 박막 트랜지스터(T)가 마련되어 있는 기판(110)의 상부를 평탄하게 해주는 기능을 한다. 제3 절연막(125)은 유기절연물질 예를 들어, 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin)등으로 이루어질 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에 따른 복수 개의 절연막들(120)은 상술한 제1 절연막(121), 제2 절연막(123) 및 제3 절연막(125)을 포함하여 구성된다. 이러한, 복수 개의 절연막들(120)에는 절연막들(120)을 관통하여, 게이트 전극(GE)을 노출시키는 게이트 콘택홀(CNT1)이 구비된다. 또한, 복수 개의 절연막들(120)에는 절연막들(120)을 관통하여, 제1 공통 전압 배선(131)을 노출시키는 공통 배선 콘택홀(CNT2)이 구비된다. 또한, 복수 개의 절연막들(120)에는 절연막들(120) 중 제2 절연막(123) 및 제3 절연막(125)을 관통하여 드레인 전극(DE)을 노출시키는 화소 콘택홀(CNT3)이 구비된다.
게이트 배선(GL)은 제3 절연막(125) 상에 구비된다. 게이트 배선(GL)은 박막 트랜지스터(T)에 게이트 신호를 인가한다. 이를 위해, 게이트 배선(GL)은 게이트 콘택홀(CNT1)을 통하여 게이트 전극(GE)에 접속된다.
본 발명의 일 실시예에 따른 게이트 배선(GL)은 불투명 금속층(GL1)과 투명 금속층(GL2)을 포함할 수 있다. 불투명 금속층(GL1)은 게이트 콘택홀(CNT1)을 통하여 게이트 전극(GE)에 접속된다. 불투명 금속층(GL1)은 후술하는 제2 공통 전압 배선(133)과 동일한 층에 구비될 수 있다. 또한, 불투명 금속층(GL1)은 제2 공통 전압 배선(133)과 동일한 공정을 통하여, 동시에 구비될 수 있다. 이러한, 불투명 금속층(GL1)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있지만, 이에 한정되지 않는다.
투명 금속층(GL2)은 불투명 금속층(GL1) 상에 구비된다. 투명 금속층(GL2)은 불투명 금속층(GL1)의 상부 전면을 덮도록 구비될 수 있으나, 이에 한정되지 않는다. 투명 금속층(GL2)은 불투명 금속층(GL1)을 사이에 두고 제1 전압 배선(131)과 전기적으로 연결된다. 투명 금속층(GL2)은 화소 전극(150)과 동일한 공정을 통하여, 동시에 구비될 수 있다. 또한, 투명 금속층(GL2)은 화소 전극(150)과 동일한 물질로 구비될 수 있다.
게이트 배선(GL)은 투명 금속층(GL2) 및 불투명 금속층(GL1)을 포함하는 이중 레이어로 구성된다. 따라서, 본 발명의 실시예는 단일 레이어와 비교하여, 게이트 배선(GL)의 저항을 줄일 수 있는 효과를 가진다.
제2 공통 전압 배선(133)은 게이트 배선(GL)과 동일한 층에 구비된다. 제2 공통 전압 배선(133)은 게이트 배선(GL)과 마찬가지로 제3 절연막(125) 상에 구비된다. 제2 공통 전압 배선(133)은 게이트 배선(GL)과 나란한 제1 방향(X축 방향)으로 구비된다. 즉, 제1 공통 전압 배선(131)은 데이터 배선(DL)과 나란한 제2 방향(Y축 방향)으로 구비되고, 제2 공통 전압 배선(133)은 게이트 배선(GL)과 나란한 제1 방향(X축 방향)으로 구비된다. 이에 따라, 제2 공통 전압 배선(133)과 제1 공통 전압 배선(131)은 메시(Mesh) 구조를 가지도록 배치될 수 있다.
제2 공통 전압 배선(133)은 복수의 절연막들(120) 모두를 관통하여 제1 공통 전압 배선(131)을 노출시키는 공통 배선 콘택홀(CNT2)을 통해 제1 공통 전압 배선(131)과 접속된다. 제2 공통 전압 배선(133)은 게이트 배선(GL)의 불투명 금속층(GL1)과 동일한 층에 구비될 수 있다. 제2 공통 전압 배선(133)은 게이트 배선(GL)의 불투명 금속층(GL1)과 동일한 공정을 통하여, 동시에 구비될 수 있다. 또한, 제2 공통 전압 배선(133)은 불투명 금속층(GL1)과 동일한 물질로 이루어질 수 있다.
공통 전극(140)은 제2 공통 전압 배선(133) 상에 구비된다. 공통 전극(140)은 제2 공통 전압 배선(133)의 상부 전면을 덮도록 구비될 수 있으나, 이에 한정되지 않는다. 공통 전극(140)은 제2 공통 전압 배선(133)을 통하여, 제1 공통 전압 배선(131)과 전기적으로 연결될 수 있다. 이에 따라, 공통 전극(140)으로는 액정을 구동하기 위한 공통 전압(Vcom)이 인가될 수 있다.
공통 전극(140)은 화소 전극(150)과 동일한 층에 구비될 수 있다. 즉, 공통 전극(140)은 화소 전극(150)과 동일한 공정을 통하여, 동시에 구비될 수 있다. 또한, 공통 전극(140)은 화소 전극(150)과 동일한 물질로 형성될 수 있다. 공통 전극(140)은 화소 전극(150)의 형상에 따라, 직선 형태로 구비될 수 있다. 그러나, 이에 한정되지 않으며, 공통 전극(140)은 화소 전극(150)의 형상에 따라 적어도 하나 이상의 굴곡을 가지는 지그재그 형상(zig-zag shape)으로 형성될 수 있다.
화소 전극(150)은 제3 절연막(125) 상에 구비된다. 복수 개의 절연막들(120) 중 제2 절연막(123) 및 제3 절연막(125)에는 드레인 전극(DE)을 노출시키는 화소 콘택홀(CNT3)이 구비된다. 화소 전극(150)은 화소 콘택홀(CNT3)을 통해 드레인 전극(DE)과 접속된다.
본 발명의 실시예에 따른 화소 전극(150)은 직선 형태로 구비될 수 있다. 그러나 이에 한정되지 않으며, 본 발명의 실시예에 따른 화소 전극(150)은 적어도 하나 이상의 굴곡을 가지는 지그재그 형상(zig-zag shape)으로 형성될 수 있다. 또한, 화소 전극(150)은 핑거 패턴(finger pattern)을 가지도록 형성될 수 있다. 이 경우, 공통 전극(140)은 화소 전극(150)의 형태에 따라 핑거 패턴(finger pattern)을 가지도록 형성될 수 있다. 이러한, 화소 전극(150)은 예를 들어, 인듐 틴 옥사이드(ITO: Indium Tin Oxide)와 같은 투명 전도성 물질로 형성될 수 있다.
대향기판(180)은 기판(110)과 마주보도록 배치된다. 기판(110)과 마주보는 대향기판(180)의 일면 상에는 블랙 매트릭스(BM: Black Matrix)(181), 컬러 필터(CF: Color Filter)(182), 및 오버코팅층(185)이 구비된다. 컬러 필터(182)는 표시패널(100)에서 컬러를 구현하기 위해 사용된다. 컬러 필터(182)에는 R(Red), G(Green), B(Blue) 패턴이 형성되어 있다.
블랙 매트릭스(181)는 컬러 필터(182)의 R(Red), G(Green), B(Blue) 패턴 사이에 각각 위치되어, 상기 R(Red), G(Green), B(Blue)의 빛을 구분하거나, 차단하는 기능을 수행한다. 블랙 매트릭스(181)는 유기절연물질 예를 들면, 카본 블랙(carbon black)이나 흑색 안료 중 어느 하나를 포함한 아크릴(Acryl), 에폭시(Epoxy) 또는 폴리이미드(Polyimide) 수지 등의 착색된 유기계 수지 등으로 이루어 질 수 있으나, 반드시 이에 한정되는 것은 아니다.
오버코팅층(185)은 블랙 매트릭스(181) 및 컬러 필터(182)가 구비되어 있는 대향기판(180)의 상부 전면을 덮는다. 오버코팅층(185)은 대향기판(180)의 상부를 평탄화 시키는 기능을 수행한다. 오버코팅층(185)은 예를 들어, 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중 하나 이상의 물질로 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에서는 대항기판(180)의 일면 상에 블랙 매트릭스(181)와 컬러 필터(182)가 형성되어 있는 구조를 일 예로 하여 본 발명이 설명되었으나 이에 한정되지 않는다. 즉, 본 발명의 실시예는 박막 트랜지스터 기판(110)에 컬러 필터가 구비된 COT구조로 형성될 수도 있다. 이 경우, 대향기판(180) 상에는 별도의 구성이 형성되지 않을 수도 있다. 예를 들어, 본 발명이 COT 구조인 경우, 제2 절연막(123)과 제3 절연막(125) 사이에 컬러 필터가 구비될 수 있다. 이 경우, 게이트 콘택홀(CNT1), 공통 배선 콘택홀(CNT2) 및 화소 콘택홀(CNT3) 각각은 복수 개의 절연막들(120)과 함께 컬러 필터를 관통하여 구비될 수 있다.
액정층(190)은 기판(110)과 대향기판(180) 사이에 구비되어 공통 전극(140)과 화소 전극(150) 사이의 전계에 의해서 그 배열방향이 조절된다. 액정층(190)은 기판(110) 상에 액정들이 적하됨으로써, 구비될 수 있다. 본 발명의 실시예에 따른 표시장치는 수평 전계에 의해서 액정층의 배열 상태가 조절되는 IPS(In-plane switching) 모드 일 수 있다.
상술한 본 발명의 실시예는 게이트 배선(GL)을 화소 전극(150)과 동일한 층에 구비하고, 게이트 콘택홀(CNT1)을 통해 박막 트랜지스터(T)의 게이트 전극(GE)에 연결한다. 이에 따라, 본 발명의 실시예는 게이트 배선(GL)의 설계 자유도를 높일 수 있으므로, 게이트 배선(GL)의 저항을 줄일 수 있다. 따라서, 본 발명의 실시예는 화소의 개구율 감소 없이 RC 딜레이를 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시예는 게이트 배선(GL)을 화소 전극(150)과 동일한 층에 구비함으로써, 게이트 배선(GL)과 데이터 배선(DL) 사이의 거리를 늘릴 수 있다. 이에 따라, 본 발명의 실시예는 게이트 배선(GL)에 형성된 기생 용량을 줄일 수 있다. 따라서, 본 발명의 실시예는 화소의 개구율 감소 없이 RC 딜레이를 줄일 수 있는 효과가 있다.
도 6은 다른 실시예에 따른 표시패널의 표시영역의 일부를 보여주는 평면도이다.
도 6을 참조하면, 다른 실시예에 따른 표시패널(400)은 도 2 내지 도 5를 참조하여 설명한 표시패널(100)과 전체적인 구성이 실질적으로 동일할 수 있으나, 각 구성요소들의 형상이나 모양, 배치가 일부 상이할 수 있다.
구체적으로, 다른 실시예에 따른 표시패널(400)에서 기판(410) 상에는 게이트 전극(GE), 제1 공통 전압 배선(431), 소스 전극(SE) 및 드레인 전극(DE), 데이터 배선(DL)이 구비된다. 또한, 기판(410) 상에는 게이트 배선(GL), 제2 공통 전압 배선(433), 공통 전극(440), 및 화소 전극(450)이 구비된다.
제1 공통 전압 배선(431)은 제2 공통 전압 배선(433)을 사이에 두고, 공통 전극(440)과 접속된다. 제1 공통 전압 배선(431)은 공통 전극(440)으로 액정을 구동하기 위한 공통 전압(Vcom)을 인가한다.
제1 공통 전압 배선(431)은 데이터 배선(DL)과 나란한 제2 방향(Y축 방향)으로 구비될 수 있다. 게이트 전극(GE)은 제1 공통 전압 배선(431)과 소정의 간격 이격되어 배치되며, 아일랜드(Island) 형태로 구비될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)이 구비될 때, 기판(410) 상의 제2 방향(Y축 방향)으로 데이터 배선(DL)이 구비된다. 데이터 배선(DL)은 도 6과 같이 소스 전극(SE)과 연결되어 있으며, 드레인 전극(DE)과 이격되어 있다. 데이터 배선(DL)은 화소 전극(450)의 형상에 따라, 적어도 하나 이상의 굴곡을 가지는 지그재그 형상(zig-zag shape)으로 구비될 수 있다.
소스 전극(SE)의 형상은 U자 형상이고, 드레인 전극(DE)의 형상은 l자 형상일 수 있다. l자 형상의 드레인 전극(DE)은 U자 형상의 소스 전극(SE)에 의해 감싸일 수 있다.
다른 실시예에 따른 표시패널(400)에서 도 2 내지 도 5를 참조하여 설명한 일 실시예에 따른 표시패널(100)과 동일하게 제1 절연막(미도시), 제2 절연막(미도시) 및 제3 절연막(미도시)을 포함하는 복수개의 절연막(미도시)을 포함할 수 있다. 다른 실시예에 따른 표시패널(400)에서, 복수 개의 절연막들(미도시)에는 게이트 전극(GE)을 노출시키는 게이트 콘택홀(CNT1)이 구비된다. 또한, 복수 개의 절연막들(미도시)에는 제1 공통 전압 배선(431)을 노출시키는 공통 배선 콘택홀(CNT2)이 구비된다. 또한, 복수 개의 절연막들(미도시)에는 드레인 전극(DE)을 노출시키는 화소 콘택홀(CNT3)이 구비된다.
게이트 배선(GL)은 게이트 콘택홀(CNT1)을 통하여 게이트 전극(GE)에 접속된다. 게이트 배선(GL)은 불투명 금속층(GL1)과 투명 금속층(GL2)을 포함할 수 있다. 불투명 금속층(GL1)은 게이트 콘택홀(CNT1)을 통하여 게이트 전극(GE)에 접속된다. 투명 금속층(GL2)은 불투명 금속층(GL1) 상에 구비된다. 투명 금속층(GL2)은 불투명 금속층(GL1)의 상부 전면을 덮도록 구비될 수 있으나, 이에 한정되지 않는다. 다른 실시예에 따른 표시패널(400)는 단일 레이어와 비교하여, 게이트 배선(GL)의 저항을 줄일 수 있는 효과를 가진다.
제2 공통 전압 배선(433)은 게이트 배선(GL)과 나란한 제1 방향(X축 방향)으로 구비된다. 즉, 제1 공통 전압 배선(431)은 데이터 배선(DL)과 나란한 제2 방향(Y축 방향)으로 구비되고, 제2 공통 전압 배선(433)은 게이트 배선(GL)과 나란한 제1 방향(X축 방향)으로 구비된다. 이에 따라, 제2 공통 전압 배선(433)과 제1 공통 전압 배선(431)은 메시(Mesh) 구조를 가지도록 배치될 수 있다.
제2 공통 전압 배선(433)은 복수의 절연막들(미도시) 모두를 관통하여 제1 공통 전압 배선(431)을 노출시키는 공통 배선 콘택홀(CNT2)을 통해 제1 공통 전압 배선(431)과 접속된다. 제2 공통 전압 배선(433)은 게이트 배선(GL)의 불투명 금속층(GL1)과 동일한 층에 구비될 수 있다.
공통 전극(440)은 제2 공통 전압 배선(433) 상에 구비된다. 공통 전극(440)은 제2 공통 전압 배선(433)의 상부 전면을 덮도록 구비될 수 있으나, 이에 한정되지 않는다. 공통 전극(440)은 제2 공통 전압 배선(433)을 통하여, 제1 공통 전압 배선(431)과 전기적으로 연결될 수 있다. 이에 따라, 공통 전극(440)으로는 액정을 구동하기 위한 공통 전압(Vcom)이 인가될 수 있다.
공통 전극(440)은 화소 전극(450)과 동일한 층에 구비될 수 있다. 즉, 공통 전극(440)은 화소 전극(450)과 동일한 공정을 통하여, 동시에 구비될 수 있다. 또한, 공통 전극(440)은 화소 전극(450)과 동일한 물질로 형성될 수 있다.
공통 전극(440)은 화소 전극(450)의 형상에 따라 적어도 하나 이상의 굴곡을 가지는 지그재그 형상(zig-zag shape)으로 형성될 수 있다. 화소 전극(450)은 핑거 패턴(finger pattern)을 가지도록 형성될 수 있다. 이 경우, 공통 전극(440)은 화소 전극(450)의 형태에 따라 핑거 패턴(finger pattern)을 가지도록 형성될 수 있다. 다른 실시예에 따른 표시패널(400)는 수평 전계에 의해서 액정층의 배열 상태가 조절되는 IPS(In-plane switching) 모드일 수 있다.
화소 전극(450)은 화소 콘택홀(CNT3)을 통해 드레인 전극(DE)과 접속된다.
도 7은 도 6의 제1공통 전압 배선 및 제2공통 전압 배선, 공통 전극의 배치를 도시한 평면도이다.
도 7은 다른 실시예에 따른 표시패널(400)에서 제1 방향(X축 방향)으로 9개(X1 내지 X9)와 제2방향(Y축 방향)으로 3개(Y1 내지 Y3)의 총 27개의 화소들(Pxy, x=1~9, y=1~3)을 도시하고 있다.
특정 화소, 예를 들어 제1 방향(X축 방향)으로 5번째(X5)와 제2방향(Y축 방향)으로 2번째(Y2)의 화소(P52)에서, 제1 공통 전압 배선(431)은 제2 공통 전압 배선(433)을 사이에 두고, 공통 배선 콘택홀(CNT2)를 통해 공통 전극(440)과 접속된다. 전술한 바와 같이 제2 방향(Y축 방향)의 제2 공통 전압 배선(433)과 제1 방향(X축 방향)의 제1 공통 전압 배선(431)은 메시(Mesh) 구조를 가지도록 배치될 수 있다. 공통 전극(440)은 제2 공통 전압 배선(433) 상에 구비된다.
전술한 특정 화소의 제1 공통 전압 배선(431)은 제1방향(X축 방향)에 양쪽에 인접한 다른 두개의 화소들(P42, P62)의 제1 공통 전압 배선(431)과 데이터 배선들(DL)을 가로질러 제1연결패턴들(431a, 431b)을 통해 연결되어 있다.
또한, 전술한 특정 화소(P52)의 제1 공통 전압 배선(431)은 제2방향(Y축 방향)의 아래쪽에 인접한 다른 화소(P53)의 제1 공통 전압 배선(431)과 게이트 배선(GL)을 가로질러 제2연결패턴(431c)을 통해 연결되어 있다.
또한, 전술한 특정 화소(P52)의 제1방향(X축 방향)의 좌측에 인접한 화소(P42)의 제1 공통 전압 배선(431)은 제2방향(Y축 방향)의 위쪽에 위치하는 화소(P41)의 제1공통 전압 배선(431)과 게이트 배선(GL)을 가로질러 제2연결패턴(431c)을 통해 연결되어 있다.
또한, 전술한 특정 화소(P52)의 제1방향의 양쪽에 인접한 두개의 화소들(P42, P62)은 제1 공통 전압 배선(431)이 공통 전극(440)과 접속하는 공통 배선 콘택홀(CNT2)을 포함하고 있지 않다.
도 7에 도시한 바와 같이, 일반적으로 제1 방향(X축 방향)으로 X+1번째 내지 X+3번째의 화소 구조가 제1방향으로 반복되고, 제2방향으로 반복될 수 있다. 다만, 제2방향의 아래쪽에 위치하는 제1 방향(X축 방향)으로 X+2번째 내지 X+4번째의 화소 구조가 제1 방향(X축 방향)으로 X+1번째 내지 X+3번째의 화소 구조와 동일한 구조를 갖게 된다.
인접한 3개의 화소들 중 하나의 특정 화소만 제1 공통 전압 배선(431)이 공통 배선 콘택홀(CNT2)을 통해 공통 전극(440)과 접속하고 다른 두개의 화소들의 제1 공통 전압 배선(431)은 특정 화소의 제1 공통 전압 배선(431)과 연결되므로, 공통 배선 콘택홀(CNT2)의 개수를 1/3으로 줄일 수 있는 효과가 있다. 따라서 다른 실시예에 따른 표시패널(400)은 공통 배선 콘택홀(CNT2)의 개수를 줄이므로 전체적으로 개구율을 향상시킬 수 있다.
도 8은 또 다른 실시예에 따른 표시패널의 표시영역의 일부를 보여주는 평면도이다.
도 8을 참조하면, 또 다른 실시예에 따른 표시패널(500)은 도 6 및 도 7을 참조하여 설명한 표시패널(400)과 전체적인 구성이 실질적으로 동일할 수 있으나, 각 구성요소들의 형상이나 모양, 배치가 일부 상이할 수 있다.
구체적으로, 또 다른 실시예에 따른 표시패널(500)에서 기판(510) 상에는 게이트 전극(GE), 제1 공통 전압 배선(531), 소스 전극(SE) 및 드레인 전극(DE), 데이터 배선(DL)이 구비된다. 또한, 기판(510) 상에는 게이트 배선(GL), 제2 공통 전압 배선(533), 공통 전극(540), 및 화소 전극(550)이 구비된다.
제1 공통 전압 배선(531)은 데이터 배선(DL)과 나란한 제2 방향(Y축 방향)으로 구비될 수 있다. 데이터 배선(DL)의 상부 또는 하부에 데이터 배선(DL)과 동일한 방향으로 보조 데이터 배선(DL1)이 추가로 배치된다. 보조 데이터 배선(DL1)은 데이터 배선(DL)과 중첩되어 상부 또는 하부에 위치할 수 있으나, 일부 중첩되거나 중첩되지 않을 수도 있다. 게이트 전극(GE)은 제1 공통 전압 배선(531)과 소정의 간격 이격되어 배치되며, 아일랜드(Island) 형태로 구비될 수 있다.
도 9는 도 8의 IV-IV'의 단면도이다.
도 9를 참조하면, 또 다른 실시예에 따른 표시패널(500)에서 도 2 내지 도 5를 참조하여 설명한 일 실시예에 따른 표시패널(100)과 동일하게 기판(510) 상에는 제1절연막(521), 제2절연막(523), 제3절연막(525)를 포함하는 복수의 절연막들(520)이 배치된다.
기판(510) 상에 제1 공통 전압 배선(531)과 보조 데이터 배선(DL1)이 배치된다. 다시 말해 보조 데이터 배선(DL1)은 제1 공통 전압 배선(531)과 동일한 층에 위치하고 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
제1 공통 전압 배선(531) 및 보조 데이터 배선(DL1) 상에 제1 절연막(521)이 배치된다. 제1절연막(521) 상에 데이터 배선(DL)이 배치된다. 보조 데이터 배선(DL1)과 데이터 배선(DL)은 도 10 및 도 11을 참조하여 후술하는 바와 같이 데이터 배선 콘택홀(CNT4)을 통해 서로 접촉할 수 있다. 데이터 배선(DL)의 폭(W2)이 보조 데이터 배선(DL1)의 폭(W1)보다 클 수 있으나 이에 제한되지 않는다.
또 다른 실시예에 따른 표시패널(500)에서, 제1 내지 제3절연막들(531, 533, 535)에는 제1 공통 전압 배선(531)을 노출시키는 공통 배선 콘택홀(CNT2)이 구비된다.
제3절연막(525) 상에 제2 공통 전압 배선(533)과 공통 전극(540)이 배치된다. 제2 공통 전압 배선(533)은 제1 내지 제3절연막들(531, 533, 535) 모두를 관통하여 제1 공통 전압 배선(531)을 노출시키는 공통 배선 콘택홀(CNT2)을 통해 제1 공통 전압 배선(531)과 접속된다. 공통 전극(540)은 제2 공통 전압 배선(533)을 통하여, 제1 공통 전압 배선(531)과 전기적으로 연결될 수 있다.
도 8에 도시한 바와 같이, 또 다른 실시예에 따른 표시패널(500)의 표시영역에서, 인접한 3개의 화소들(P1, P2, P3) 중 하나의 특정 화소(P1)에서만 제1 공통 전압 배선(531)은 제2 공통 전압 배선(533)을 사이에 두고, 공통 배선 콘택홀(CNT2)를 통해 공통 전극(540)과 접속된다. 인접한 3개의 화소들(P1, P2, P3) 중 다른 두개의 화소들(P2, P3)은 제1 공통 전압 배선(531)이 공통 전극(540)과 접속된 공통 배선 콘택홀(CNT2)을 포함하고 있지 않다.
또한, 인접한 3개의 화소들(P1, P2, P3) 각각의 제1 공통 전압 배선(531)은 제2방향(Y축 방향)의 아래쪽에 인접한 다른 화소의 제1 공통 전압 배선(531)과 게이트 배선(GL)을 가로질러 제2연결패턴(531c)을 통해 연결되어 있다.
인접한 3개의 화소들(P1, P2, P3) 중 하나의 특정 화소(P1)만 제1 공통 전압 배선(531)이 공통 배선 콘택홀(CNT2)을 통해 공통 전극(540)과 접속하고 인접한 3개의 화소들(P1, P2, P3) 각각의 제1 공통 전압 배선(531)은 제2방향(Y축 방향)의 아래쪽에 인접한 다른 화소의 제1 공통 전압 배선(531)과 게이트 배선(GL)을 가로질러 제2연결패턴(531c)을 통해 연결되므로, 공통 배선 콘택홀(CNT2)의 개수를 1/3으로 줄일 수 있는 효과가 있다. 따라서 다른 실시예에 따른 표시패널(500)은 공통 배선 콘택홀(CNT2)의 개수를 줄이므로 전체적으로 개구율을 향상시킬 수 있다.
도 10은 또 다른 실시예에 따른 표시패널의 표시영역의 다른 일부를 보여주는 평면도이다.
도 10에 도시한 바와 같이, 또 다른 실시예에 따른 표시패널(500)의 표시영역에서, 인접한 3개의 화소들(P4, P5, P6) 각각은 제1 공통 전압 배선(531)이 공통 전극(540)과 접속된 공통 배선 콘택홀(CNT2)을 포함하고 있지 않다.
또한, 인접한 3개의 화소들(P4, P5, P6) 각각의 제1 공통 전압 배선(531)은 제2방향(Y축 방향)의 아래쪽에 인접한 다른 화소의 제1 공통 전압 배선(531)과 게이트 배선(GL)을 가로질러 제2연결패턴(531c)을 통해 연결되어 있다.
인접한 3개의 화소들(P4, P5, P6) 중 하나의 특정 화소(P4)에서만 보조 데이터 배선(DL1)은 제1내지 제3절연막(521, 523, 525)을 관통하는 데이터 배선 콘택홀(CNT4)을 통해 데이터 배선(DL)과 접속한다.
보조 데이터 배선(DL1)은 특정 화소(P4)에서 제1 공통 전압 배선(531) 방향으로 연장된 연장부(DL1a)를 포함한다. 보조 데이터 배선(DL1)의 연장부(DL1a)는 보조 데이터 배선(DL1)과 중첩되는 데이터 배선(DL)으로부터 제1 공통 전압 배선(531) 방향으로 돌출되어 있다. 보조 데이터 배선(DL1)의 연장부(DL1a)는 데이터 배선 콘택홀(CNT4)을 통해 노출되어 있다. 제1절연막(521) 상에 위치하는 데이터 배선(DL)도 데이터 배선 콘택홀(CNT4)을 통해 노출되어 있다. 연결부재(CP)는 데이터 배선 콘택홀(CNT4)을 통해 데이터 배선(DL)과 접속하고 동시에 보조 데이터 배선(DL1)과 접속하는 연결부재(CP)가 추가로 배치된다.
도 11은 도 10의 V-V'의 단면도이다.
도 11을 참조하면, 기판(510) 상에 보조 데이터 배선(DL1)이 배치되고, 제1절연막(521)이 보조 데이터 배선(DL1) 상에 배치된다. 제1절연막(521) 상에 데이터 배선(DL)이 배치된다. 데이터 배선(DL) 상에 제2절연막(523) 및 제3절연막(525)이 배치된다.
또 다른 실시예에 따른 표시패널(500)에서, 제1 내지 제3절연막들(521, 523, 525)에는 보조 데이터 배선(DL1)과 데이터 배선(DL)의 일부를 노출시키는 데이터 배선 콘택홀(CNT4)이 구비된다. 데이터 배선 콘택홀(CNT4)은 전술한 바와 같이 보조 데이터 배선(DL1)의 연장부(DL1a)와 중첩되어 위치하며 보조 데이터 배선(DL1)의 연장부(DL1a)의 일부를 노출시킨다.
제3절연막(525) 상에 제1연결부재(CP1)와 제2연결부재(CP2)를 포함하는 연결부재(CP)가 배치된다. 제1연결부재(CP1)는 게이트 배선(GL)의 불투명 금속층(GL1) 및 제2 공통 전압 배선(533)과 동일한 층에 위치하고 동일한 물질로 동일한 공정으로 형성될 수 있다. 제2연결부재(CP2)는 게이트 배선(GL)의 투명 금속층(GL2), 화소 전극(550) 및 공통 전극(540)과 동일한 층에 위치하고 동일한 물질로 동일한 공정으로 형성될 수 있다.
연결부재(CP)는 데이터 배선 콘택홀(CNT4)에 위치한다. 연결부재(CP)는 데이터 배선 콘택홀(CNT4)을 통해 데이터 배선(DL)과 접속하고 동시에 보조 데이터 배선(DL1)과 접속한다. 다시 말해 연결부재(CP)와 데이터 배선(DL), 보조 데이터 배선(DL1)은 데이터 배선 콘택홀(CNT4)을 통해 삼중 접속되어 있다.
따라서, 데이터 배선(DL)은 보조 데이터 배선(DL1)과 전기적으로 연결되어 있다. 보조 데이터 배선(DL1)과 데이터 배선(DL)이 제1방향(X축 방향)으로 상하로 배치되고 데이터 배선 콘택홀(CNT4)을 통해 전기적으로 연결되므로 보조 데이터 배선(DL1)과 데이터 배선(DL)의 라인 저항을 낮출 수 있다.
도 12는 도 8 및 도 10의 제1공통 전압 배선 및 제2공통 전압 배선, 공통 전극, 데이터 배선의 배치를 도시한 평면도이다.
도 12는 다른 실시예에 따른 표시패널(500)에서 제1 방향(X축 방향)으로 9개(X1 내지 X9)와 제2방향(Y축 방향)으로 9개(Y1 내지 Y9)의 총 81개(Pxy, x=1~9, y=1~9)의 화소들을 도시하고 있다. 설명의 편의를 위해, 도 12에서 데이터 배선은 데이터 배선 콘택홀(CNT4)이 위치하는 화소들에만 도시하였으나, 제1방향으로 모든 화소들에 데이터 배선들이 배치된다.
9*9개의 화소들(Pxy, x=1~9, y=1~9) 중 9개의 화소들(Pxy, x=y)은 도 10 및 도 11을 참조하여 설명한 바와 같이, 보조 데이터 배선(DL1) 상에 배치된 복수 개의 절연막들(521, 523, 525) 중 하나의 절연막 상에 배치된 데이터 배선(DL)을 포함하고, 데이터 배선(DL)이 상기 복수 개의 절연막들(521, 523, 525)을 관통하는 데이터 배선 콘택홀(CNT4)을 통해 보조 데이터 배선(DL1)에 접속하는 특정 화소(도 10에서 P4)일 수 있다.
또한 전술한 특정 화소(Pxy, x=y)으로부터 제1방향(X축 방향)으로 좌측으로 3번째 또는 6번째에 위치하는 화소들(Px1y1, x1=x-3 또는 x-6, y1=y) 및 우측으로 3번째 또는 6번째에 위치하는 화소들(Px1y1, x1=x+3 또는 x+6, y1=y)은 도 8 및 도 9를 참조하여 설명한 바와 같이, 제2 공통 전압 배선이 상기 복수 개의 절연막들(521, 523, 525)을 관통하여 제1 공통 전압 배선(531)을 노출시키는 공통 배선 콘택홀(CNT2)을 통해 제1 공통 전압 배선(531)과 접속되는 화소들(도 8에도 P1)일 수 있다.
데이터 배선 콘택홀(CNT4)과 공통 배선 콘택홀(CNT2)이 위치하는 화소들을 분산하여 배치하므로 데이터 배선 콘택홀(CNT4)과 공통 배선 콘택홀(CNT2)의 개수를 1/3으로 줄일 수 있는 효과가 있다. 다른 실시예에 따른 표시패널(500)은 데이터 배선 콘택홀(CNT4)과 공통 배선 콘택홀(CNT2)이 위치하는 화소들을 상부와 하부에 겹치지 않게 배치하므로 전체적으로 개구율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 400, 500: 표시패널 110, 410, 510: 기판
120, 420, 520: 복수의 절연막들
131, 431, 531: 제1 공통 전압 배선 133, 433, 533: 제2 공통 전압 배선
140, 440, 540: 공통 전극 150, 450, 550: 화소 전극
GE: 게이트 전극 ACT: 반도체층
SE: 소스 전극 DE: 드레인 전극

Claims (14)

  1. 둘 이상의 화소들을 포함하며,
    상기 화소들 중 특정 화소는,
    기판 상에 구비된 게이트 전극;
    상기 게이트 전극 상에 구비된 복수 개의 절연막들; 및
    상기 복수 개의 절연막들 상에 구비된 게이트 배선과 화소 전극을 포함하고,
    상기 게이트 배선은 상기 복수 개의 절연막들을 관통하는 게이트 콘택홀을 통해 상기 게이트 전극에 접속되는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극 상에 구비된 드레인 전극; 및
    상기 드레인 전극과 동일한 층에 구비된 데이터 배선을 더 포함하고,
    상기 게이트 전극과 상기 데이터 배선은 중첩되지 않는 표시장치.
  3. 제 2 항에 있어서,
    상기 게이트 배선은 불투명 금속층과 상기 불투명 금속층 상에 구비된 투명 금속층을 포함하고,
    상기 투명 금속층은 상기 화소 전극과 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극과 동일한 층에 구비된 제1 공통 전압 배선; 및
    상기 게이트 배선과 동일한 층에 구비되며, 상기 제1 공통 전압 배선과 접속 된 제2 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제2 공통 전압 배선은 상기 복수 개의 절연막들을 관통하여 상기 제1 공통 전압 배선을 노출시키는 공통 배선 콘택홀을 통해 상기 제1 공통 전압 배선과 접속되는 것을 특징으로 하는 표시장치.
  6. 제 4 항에 있어서,
    상기 제2 공통 전압 배선은 상기 게이트 배선의 불투명 금속층과 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  7. 제 4 항에 있어서,
    상기 제2 공통 전압 배선 상에 구비된 공통 전극을 더 포함하고,
    상기 공통 전극은 상기 화소 전극과 동일한 물질로 이루어진 것을 특징으로 하는 표시장치.
  8. 제 4 항에 있어서,
    상기 제1 공통 전압 배선은 상기 데이터 배선과 나란하게 배치되며, 상기 제2 공통 전압 배선은 상기 게이트 배선과 나란하게 배치된 것을 특징으로 하는 표시장치.
  9. 제 2 항에 있어서,
    상기 제1 공통 전압 배선은 상기 게이트 배선 방향과 나란한 제1방향으로 양쪽에 인접한 다른 두개의 화소들의 제1 공통 전압 배선과 연결된 제1연결패턴들을 더 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 공통 전압 배선은 상기 데이터 배선 방향과 나란한 제2방향으로 아래쪽에 인접한 다른 화소의 제 1 공통 전압 배선과 연결되는 제2연결패턴을 더 포함하는 표시장치.
  11. 제 2 항에 있어서,
    상기 데이터 배선과 중첩되어 상부 또는 하부에 위치하는 보조 데이터 배선을 더 포함하는 표시장치.
  12. 제 1 항에 있어서,
    상기 화소들 중 다른 특정 화소는,
    상기 기판 상에 구비된 보조 데이터 배선;
    상기 보조 데이터 배선 상에 배치된 복수 개의 절연막들; 및
    상기 복수 개의 절연막들 중 하나의 절연막 상에 배치된 데이터 배선을 포함하고,
    상기 데이터 배선은 상기 복수 개의 절연막들을 관통하는 데이터 배선 콘택홀을 통해 상기 보조 데이터 배선에 접속되는 것을 특징으로 하는 표시장치.
  13. 제 12 항에 있어서,
    상기 데이터 배선 콘택홀을 통해 상기 데이터 배선과 접속하고 동시에 상기 보조 데이터 배선과 접속하는 연결부재를 더 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 보조 데이터 배선은 상기 데이터 배선과 중첩되고 상기 데이터 배선으로부터 돌출된 연장부를 포함하며,
    상기 데이터 배선 콘택홀은 상기 보조 데이터 배선의 상기 연장부와 상기 데이터 배선의 일부를 노출키키는 표시장치.
KR1020160143011A 2016-06-30 2016-10-31 표시장치 KR102596381B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160083116 2016-06-30
KR20160083116 2016-06-30

Publications (2)

Publication Number Publication Date
KR20180003971A true KR20180003971A (ko) 2018-01-10
KR102596381B1 KR102596381B1 (ko) 2023-11-02

Family

ID=60998407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160143011A KR102596381B1 (ko) 2016-06-30 2016-10-31 표시장치

Country Status (1)

Country Link
KR (1) KR102596381B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046653A (ko) * 1999-11-15 2001-06-15 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR20150002342A (ko) * 2013-06-28 2015-01-07 엘지디스플레이 주식회사 고 개구율을 갖는 액정표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046653A (ko) * 1999-11-15 2001-06-15 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR20150002342A (ko) * 2013-06-28 2015-01-07 엘지디스플레이 주식회사 고 개구율을 갖는 액정표시장치

Also Published As

Publication number Publication date
KR102596381B1 (ko) 2023-11-02

Similar Documents

Publication Publication Date Title
US11029573B2 (en) Display device
US10585515B2 (en) Display device with position inputting function
US9798203B2 (en) Semiconductor device and display device
US8314899B2 (en) Array substrate and display device
US8710509B2 (en) Liquid crystal panel and liquid crystal display
US8717344B2 (en) Display device and driving method therefor
US8477252B2 (en) Display apparatus with gate leading lines of differing lengths
US11619848B2 (en) Display device
US10712852B2 (en) Display device with position inputting function
US10732754B2 (en) Display device having a compact peripheral region
CN111123597A (zh) 阵列基板、显示面板及显示装置
US20220260881A1 (en) Semiconductor substrate and display device
KR102596381B1 (ko) 표시장치
US20110187955A1 (en) Display device
CN220691380U (zh) 显示装置
JP7431793B2 (ja) アクティブマトリクス基板、および表示パネル
US20210273108A1 (en) Semiconductor substrate and display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right