JP7431793B2

JP7431793B2 - アクティブマトリクス基板、および表示パネル

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Publication number: JP7431793B2
Application number: JP2021202304A
Authority: JP
Inventors: 真克冨永
Original assignee: Sharp Display Technology Corp
Current assignee: Sharp Display Technology Corp
Priority date: 2021-12-14
Filing date: 2021-12-14
Publication date: 2024-02-15
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Description

本技術は、アクティブマトリクス基板、および表示パネルに関する。

従来、液晶パネルは、マトリクス状に配された多数の画素を備えており、各画素は画素電極を有する。画素電極に印加される電圧は、スイッチング素子（具体的にはＴＦＴ）、並びにスイッチング素子に接続される、列方向に沿うソース配線（データ配線）および行方向に沿うゲート配線を通して供給される。近年、３つの画素列毎に２つずつソース配線を設けると共に、２つの画素行毎に３つずつゲート配線を設けることで、ソース配線の数を削減可能な技術が提案されており、その一例が特許文献１に開示されている。特許文献１に記載の技術によれば、液晶パネルの回路設計の柔軟性を高めたり、製造コストを削減することが可能とされている。

また、特許文献２には、特許文献１に記載の技術の改良例が開示されている。特許文献２に記載の技術によれば、表示フレーム毎にソース配線に印加される電圧を極性反転させた際に生じる画面のちらつき（いわゆるフリッカー）を抑制できる。特許文献２では、列方向に沿って同一色の画素（例えば、赤色画素）が配され、行方向に沿って異色の画素（赤色画素、緑色画素、青色画素）が順に繰り返し配されている。また、同一色の画素列（例えば、赤色画素の画素列）は、画素電極に正極性電圧が印加される一の画素列と、負極性電圧が印加される他の画素列とが、行方向について交互に混在するようになっている。これにより、同一色の画素（例えば、赤色画素）の電圧極性が一方の極性に偏りにくく、フリッカーを抑制することができる。

特開２００７－１８８０８９号公報国際公開第２０１８／２２１４７７号

しかしながら、特許文献２に記載の改良技術を適用しても、単色表示以外の場合には、フリッカーを抑制しにくいのが実情である。また、画素電極に印加される電圧が中間値となる中間階調表示の場合、縦筋状の表示不良が生じやすい。

本技術は上記のような実情に基づいて完成されたものであって、ソース配線の配設数を削減しつつ、表示不良をより確実に抑制することを目的とする。

（１）本技術に関わるアクティブマトリクス基板は、第１方向に延びる複数のゲート配線と、前記第１方向と交差する第２方向に延びる複数のソース配線と、前記第２方向に延びる複数の列配線と、前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、前記複数のスイッチング素子は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、前記複数の接続電極は、第１接続電極、および第２接続電極を含み、前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、前記第３画素電極は、前記第３スイッチング素子と接続され、前記第４画素電極は、前記第４スイッチング素子と接続される。

（２）また、上記アクティブマトリクス基板は、上記（１）に加え、前記第１スイッチング素子と前記第２スイッチング素子は、前記複数のゲート配線に含まれる互いに異なるゲート配線と、前記複数のソース配線に含まれる互いに異なるソース配線にそれぞれ接続されており、前記第３スイッチング素子と前記第４スイッチング素子は、前記複数のソース配線に含まれる互いに異なるソース配線にそれぞれ接続されてもよい。

（３）また、上記アクティブマトリクス基板は、上記（１）または（２）に加え、前記第１スイッチング素子は、前記第１ゲート配線と前記第２ソース配線に接続され、前記第２スイッチング素子は、前記第２ゲート配線と前記第１ソース配線に接続され、前記第３スイッチング素子は、前記第２ゲート配線を除く複数のゲート配線のいずれかと前記第１ソース配線に接続され、前記第４スイッチング素子は、前記第３ゲート配線と前記第２ソース配線に接続されてもよい。

（４）また、上記アクティブマトリクス基板は、上記（１）または（２）に加え、前記第１スイッチング素子は、前記第２ゲート配線と前記第２ソース配線に接続され、前記第２スイッチング素子は、前記第１ゲート配線と前記第１ソース配線に接続され、前記第３スイッチング素子は、前記第１ゲート配線を除く複数のゲート配線のいずれかと前記第１ソース配線に接続され、前記第４スイッチング素子は、前記第３ゲート配線と前記第２ソース配線に接続されてもよい。

（５）また、上記アクティブマトリクス基板は、上記（１）から（４）のいずれか１つに加え、前記第３スイッチング素子は、前記第３ゲート配線に接続されていてもよい。

（６）また、上記アクティブマトリクス基板は、上記（１）から（５）のいずれか１つに加え、前記第１ソース配線に第１データ電圧が印加され、前記第２ソース配線に前記第１データ電圧と逆極性を有する第２データ電圧が印加されるとき、前記画素電極の電圧極性は、前記第１方向および前記第２方向のそれぞれについて、隣り合う前記画素電極毎に異なってもよい。

（７）また、上記アクティブマトリクス基板は、上記（１）から（６）のいずれか１つに加え、前記第１接続電極および前記第２接続電極と交差する前記一つの列配線は、前記第３画素電極と前記第４画素電極との少なくとも一方と、重畳してもよい。

（８）また、上記アクティブマトリクス基板は、上記（７）に加え、前記列配線は、前記第３画素電極と前記第４画素電極との少なくとも一方に向けて突出しており、その突出している部分において前記第３画素電極と前記第４画素電極との少なくとも一方と重畳してもよい。

（９）また、上記アクティブマトリクス基板は、上記（１）から（８）のいずれか１つに加え、前記第１接続電極および前記第２接続電極は、前記第１画素電極および前記第２画素電極のそれぞれと一体で設けられた接続電極であってもよい。

（１０）また、上記アクティブマトリクス基板は、上記（１）から（８）のいずれか１つに加え、前記接続電極は、前記第１画素電極および前記第２画素電極のそれぞれと別体で設けられた接続電極であってもよい。

（１１）また、上記アクティブマトリクス基板は、上記（１）から（１０）のいずれか１つに加え、所定の基準電位を供給する、少なくとも一つの共通電極を備え、前記一つの列配線は、前記共通電極と接続される共通電極配線であってもよい。

（１２）また、上記アクティブマトリクス基板は、上記（１１）に加え、前記接続電極の少なくとも一部は、前記共通電極と同一層に配されてもよい。

（１３）また、上記アクティブマトリクス基板は、上記（１１）または（１２）に加え、前記共通電極は、前記複数のソース配線とそれぞれ重畳する複数の第１開口部と、前記共通電極配線と重畳する第２開口部と、を有してもよい。

（１４）また、上記アクティブマトリクス基板は、上記（１）から（１３）のいずれか１つに加え、前記共通電極は前記共通電極配線と接続される接続部を備えており、前記接続部は、前記複数のゲート配線のうちの隣り合う２つのゲート配線間の領域と重畳しており、前記隣り合う２つのゲート配線間の領域には、前記複数の画素電極のうちのいずれの画素電極も配置されていなくてもよい。

（１５）また、上記アクティブマトリクス基板は、上記（１）から（１０）のいずれか１つに加え、所定の基準電位を供給する、少なくとも一つの共通電極を備え、前記共通電極は、スリットによってマトリクス状に分割されて、タッチされた位置を検出可能な複数のセンサ電極を兼ねており、前記一つの列配線は、前記複数のセンサ電極のいずれかと接続されるセンサ電極配線を兼ねていてもよい。

（１６）また、上記アクティブマトリクス基板は、上記（１５）に加え、前記複数の列配線は、同一の前記センサ電極内の複数個所を接続し、その長さが前記センサ電極の前記第２方向の長さの２倍より短い、短絡配線を含んでいてもよい。

（１７）また、上記アクティブマトリクス基板は、上記（１５）または（１６）に加え、前記共通電極は前記センサ電極配線と接続される接続部を備えており、前記スリットの一部は、前記複数のゲート配線のうちの隣り合う２つのゲート配線間の領域と重畳しており、前記隣り合う２つのゲート配線間の領域には、前記複数の画素電極のうちのいずれの画素電極も配置されておらず、前記スリットは、前記接続部と重畳していなくてもよい。

（１８）また、上記アクティブマトリクス基板は、上記（１）から（１７）のいずれか１つに加え、所定の基準電位を供給する、少なくとも一つの共通電極を備え、前記一つの列配線は、前記共通電極と接続される共通電極配線であり、前記複数のソース配線に対してデータ電圧を供給するソースドライバと、前記第１ソース配線と前記ソースドライバとを接続する第１引き出し配線と、前記第２ソース配線と前記ソースドライバとを接続する第２引き出し配線と、前記共通電極配線と前記ソースドライバとを接続する第３引き出し配線と、をさらに備え、前記第１引き出し配線、および前記第３引き出し配線の少なくとも一部は、第１金属膜からなり、前記第２引き出し配線は、前記第１金属膜とは異なる層に配された第２金属膜からなっていてもよい。

（１９）また、上記アクティブマトリクス基板は、上記（１８）に加え、前記第３引き出し配線は、前記第１金属膜と前記第２金属膜とにマルチレイヤ化されていてもよい。

（２０）本技術に関わる表示パネルは、上記（１）から（１９）のいずれか１つのアクティブマトリクス基板と、前記複数の画素電極に対向する複数の着色部を有するカラーフィルタとを備え、前記着色部は、互いに異なる色の第１着色部と、第２着色部と、第３着色部とからなり、前記着色部は、前記第１着色部、前記第２着色部、前記第３着色部が前記第１方向に沿って順に繰り返し配され、前記第２方向に沿って同一色が配されていてもよい。

（２１）また、上記表示パネルは、上記（２０）に加え、前記画素電極に印加される電圧によって配向状態が変化する液晶分子を含む液晶層を備える液晶表示パネルであってもよい。

本願明細書に記載の技術によれば、ソース配線の数を削減しつつ、表示不良をより確実に抑制できる。

一実施形態に係る液晶パネルの平面図液晶パネルの断面図アクティブマトリクス基板の表示領域における構成を模式的に示す平面図図３の部分拡大図画素電極の電圧極性を示す平面図図４の配線レイアウトパターンを示す平面図共通電極の配線レイアウトパターンを示す平面図図６および図７を重ね合わせた平面図図６および図８のＩ－Ｉ線位置で切断した液晶パネルの断面図図６および図８のＩＩ－ＩＩ線位置で切断した液晶パネルの断面図図６および図８のＩＩＩ－ＩＩＩ線位置で切断した液晶パネルの断面図図１の引き出し配線の断面図比較例１に係るアクティブマトリクス基板における画素電極の電圧極性を示す平面図他の実施形態に係る液晶パネルの表示領域における構成を模式的に示す平面図他の実施形態に係る液晶パネルの平面図センサ電極を分割するスリットを示す平面図他の実施形態に係る液晶パネルの配線レイアウトパターンを示す平面図他の実施形態に係る液晶パネルを図６および図８のＩ－Ｉ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩＩ－ＩＩ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩＩＩ－ＩＩＩ線位置で切断した断面図他の実施形態に係る液晶パネルの配線レイアウトパターンを示す平面図他の実施形態に係る液晶パネルを図６および図８のＩ－Ｉ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩＩ－ＩＩ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩＩＩ－ＩＩＩ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩ－Ｉ線位置で切断した断面図他の実施形態に係る液晶パネルを図６および図８のＩ－Ｉ線位置で切断した断面図他の実施形態に係る引き出し配線の断面図

＜実施形態１＞
本技術の実施形態１を図１から図１２を参照して説明する。本実施形態では、液晶パネル１０（表示パネルの一例）を備えた液晶表示装置１００（表示装置の一例）について例示する。なお、各図面の一部にはＸ軸、Ｙ軸およびＺ軸を示しており、各軸方向が各図面で共通する方向となるように描かれている。また、各断面図においては、図の上側を液晶パネル１０の表側（表示面側）とし、下側を裏側（背面側）とする。

液晶表示装置１００は、おおまかには、液晶パネル１０と、液晶パネル１０に光を照射する既知のバックライト装置（照明装置）と、を備える。液晶パネル１０の面内は、図１に示すように、表示領域（アクティブエリア）ＡＡと、非表示領域（ノンアクティブエリア）ＮＡＡと、に区分されている。表示領域ＡＡは、面内の中央側の領域であり、画像が表示される。非表示領域ＮＡＡは、表示領域ＡＡを取り囲む枠状（額縁状）の領域であり、画像は表示されない。図１では、一点鎖線が表示領域ＡＡの外形を表しており、当該一点鎖線よりも外側の領域が非表示領域ＮＡＡとなっている。液晶パネル１０の形状は、図１の平面図では縦長の矩形状であるが、それ以外の形状であっても構わない。

非表示領域ＮＡＡには、液晶パネル１０を駆動するために、ソースドライバ１２、および２つのＧＤＭ回路（Gate Driver Monolithic circuit）部１４が設けられている。ソースドライバ１２は、ソース駆動回路を内蔵するＬＳＩである。ＧＤＭ回路部１４は、基板３０上にモノリシックに形成されたゲート駆動回路である。ソースドライバ１２、およびＧＤＭ回路部１４は、非表示領域ＮＡＡに一端部が実装されたフレキシブル基板１３と接続されている。フレキシブル基板１３の他端部は、各種信号の供給源である外部のコントロール基板と接続されている。

液晶パネル１０は、図２の断面図に示すように、２つの基板２０，３０と、液晶層１５と、シール部１６と、２つの偏光板１７，１８と、を有する。液晶層１５は、液晶分子を含む媒質層であり、基板２０，３０間に挟持されている。シール部１６は、基板２０,３０の外周縁部を貼り合わせ、液晶層１５を封止している。偏光板１７，１８は、貼り合わされた基板２０，３０の外面側にそれぞれ貼り付けられている。基板２０，３０のうち表側の基板がＣＦ基板（カラーフィルター基板、対向基板）２０とされ、裏側の基板がアクティブマトリクス基板（アレイ基板、ＴＦＴ基板）３０とされる。ＣＦ基板２０およびアクティブマトリクス基板３０は、ガラス基板ＧＳの内面側にパターン化された各種の薄膜２０Ａ,３０Ａがそれぞれ積層形成されたものである。各種の薄膜２０Ａ,３０Ａは、ガラス基板ＧＳ上に既知のリソグラフィー法によって積層形成された後、液晶層１５に含まれる液晶分子を配向させるための配向膜が塗布されて成膜される。配向膜は、ポリイミド樹脂等の絶縁材料からなる。

アクティブマトリクス基板３０の表示領域ＡＡには、図３の平面図に示すように、複数のソース配線（データ線、信号線）４１と、複数のゲート配線（走査線）４２と、複数の共通電極配線４３（列配線の一例）と、複数のＴＦＴ（Thin Film Transistor、薄膜トランジスタ）４６（スイッチング素子の一例）と、複数の画素電極４７と、共通電極４８と、複数の接続電極４５とが形成されている。ゲート配線４２は、Ｘ軸方向（行方向（第１方向）の一例）に沿って延在する。ゲート配線４２は、図１に示すように、左右端部が非表示領域ＮＡＡに延伸して、２つのＧＤＭ回路部１４の少なくとも一方に接続されている。ゲート配線４２には、ＧＤＭ回路部１４からゲート電圧（走査信号）が供給される。

ソース配線４１は、図３に示すように、ゲート配線４２と交差するＹ軸方向（列方向（第２方向）の一例）に沿って延在する。ソース配線４１は、図１に示すように、非表示領域ＮＡＡの第１引き出し配線６１、または第２引き出し配線６２を介してソースドライバ１２に接続されている。ソース配線４１には、ソースドライバ１２からデータ電圧（画像信号）が供給される。データ電圧は、１表示フレーム毎に各ソース配線４１の極性が反転する、フレーム反転駆動方式で供給される。これにより、液晶層１５の液晶分子の方向が特定方向を向いた状態になってしまう、いわゆる焼き付きを抑制できる。また、データ電圧は、各表示フレームにおいて、隣り合う２つのソース配線４１の電圧極性が逆極性となるように供給される。ソース配線４１の約半数は、第１引き出し配線６１に接続されており、第１引き出し配線６１を介して一極性（例えば、正極性＋）のデータ電圧が供給される。また、ソース配線４１の残りの約半数は、第２引き出し配線６２に接続されており、第２引き出し配線６２を介して他極性（例えば、負極性－）のデータ電圧が供給される。

共通電極配線４３は、Ｙ軸方向に沿って延在し、非表示領域ＮＡＡの第３引き出し配線６４を介してソースドライバ１２に接続されている。共通電極配線４３には、ソースドライバ１２から所定の基準電位が供給される。共通電極配線４３は、ＴＦＴ４６とは接続されない。ここで、「ＴＦＴ４６とは接続されない」とは、ＴＦＴ４６のドレイン電極４６Ｒ、ソース電極４６Ｓ、およびゲート電極４６Ｇのいずれとも、電気的に直接接続されないことを指す。

画素電極４７は、縦長の略矩形状をなし、マトリクス状に配されている。ＴＦＴ４６は、各画素電極４７に１つずつ接続されている。ＴＦＴ４６のドレイン電極４６Ｒ、ソース電極４６Ｓ、およびゲート電極４６Ｇはそれぞれ、画素電極４７、ソース配線４１、およびゲート配線４２に接続されている。

共通電極４８は、図３および図４（部分拡大図）では省略されているが、表示領域ＡＡのほぼ全域に亘って形成されている。共通電極４８は、共通電極配線４３と接続されており、共通電極配線４３を通して所定の基準電位が供給される。

ＴＦＴ４６に対してゲート配線４２を通じてゲート電圧が印加され、ソース配線４１を通じてデータ電圧が印加されると、画素電極４７と共通電極４８との電位差が変化する。この電位差によって液晶層１５に印加される電界が制御され、液晶分子の配向状態が適切にスイッチングされて、液晶パネル１０が駆動される。共通電極４８には後述するように第３開口部５２が設けられており、これにより共通電極４８と画素電極４７との間にはいわゆるフリンジ電界（斜め電界）が生じるものとされる。従って、液晶パネル１０は、いわゆるＦＦＳ（Fringe Field Switching）モードで動作する。なお、フリンジ電界を発生させるための開口部は、画素電極４７に形成されていても構わない。また、液晶パネル１０の動作モードは、ＦＦＳ以外（例えばＩＰＳ（In-Plane-Switching）モード等）であっても構わない。

ＣＦ基板２０の表示領域ＡＡには、図９から図１１の断面図に示すように、カラーフィルタ２２と、遮光部（ブラックマトリクス）２３と、オーバーコート膜２４と、が形成されている。カラーフィルタ２２は、赤色、緑色、および青色（Ｒ,Ｇ,Ｂ）の３色の着色部２２Ｒ，２２Ｇ，２２Ｂからなる。着色部２２Ｒ，２２Ｇ，２２Ｂは、各色に対応する波長範囲の光を透過する。着色部２２Ｒ，２２Ｇ，２２Ｂは、アクティブマトリクス基板３０の画素電極４７と対向する位置にマトリクス状に設けられている。着色部２２Ｒ，２２Ｇ，２２Ｂは、行方向に沿ってこの順に繰り返し配され、列方向に沿って同一色が配されている。ブラックマトリクス２３は、アクティブマトリクス基板３０のゲート配線４２、ソース配線４１、共通電極配線４３、およびＴＦＴ４６と重畳するように、格子状に設けられている。また、ＣＦ基板２０の外面側には、帯電防止用の導電層２６がほぼ全域にわたってベタ状に設けられている。なお、図２では導電層２６は省略されている。

１色の着色部、およびこれと対向する１つの画素電極４７の組によって構成される単位が、１つの画素ＰＩＸ（絵素、サブ画素）である。図３から図６の平面図の画素電極４７に示されたＲ，Ｇ，Ｂの各文字は、その画素電極４７を含む画素が、Ｒ画素、Ｇ画素、又はＢ画素のいずれであるかを示している。画素ＰＩＸは、マトリクス状に配されている。液晶パネル１０は、Ｒ画素、Ｇ画素、およびＢ画素の３つの画素を１つの表示単位として、表示単位毎に所定の色味にカラー表示される。本実施形態では、図４に示す、４つずつのＲ画素、Ｇ画素、およびＢ画素の配線パターンが、行方向および列方向に繰り返し並んでいる。

ゲート配線４２は、図３から図４に示すように、隣り合う２つの画素行毎に、３つずつ設けられている。ゲート配線４２は、第１ゲート配線４２Ａ、第２ゲート配線４２Ｂ、および第３ゲート配線４２Ｃを含んでいる。第１ゲート配線４２Ａと第２ゲート配線４２Ｂは、画素電極４７を挟んで隣り合い、第２ゲート配線４２Ｂと第３ゲート配線４２Ｃは、画素電極４７を挟んで隣り合っている。

ソース配線４１は、図３から図４に示すように、隣り合う３つの画素列毎に２つずつ設けられている。ソース配線４１は、第１ソース配線４１Ａ、および第２ソース配線４１Ｂを含んでいる。第１ソース配線４１Ａは共通電極配線４３の一方側に配されており、第２ソース配線４１Ｂは共通電極配線４３の他方側に配されている。

ＴＦＴ４６は、図４に示すように、第１ＴＦＴ４６Ａ、第２ＴＦＴ４６Ｂ、第３ＴＦＴ４６Ｃ、及び第４ＴＦＴ４６Ｄを含んでいる。第１ＴＦＴ４６Ａ、および第４ＴＦＴ４６Ｄは第２ソース配線４１Ｂに接続されており、第２ＴＦＴ４６Ｂ、および第３ＴＦＴ４６Ｃは第１ソース配線４１Ａに接続されている。また、第１ＴＦＴ４６Ａは第１ゲート配線４２Ａに、第２ＴＦＴ４６Ｂは第２ゲート配線４２Ｂに、第４ＴＦＴ４６Ｄは第３ゲート配線４２Ｃにそれぞれ接続されている。第３ＴＦＴ４６Ｃは、第２ゲート配線４２Ｂを除くゲート配線４２のいずれかに接続されていればよく、本実施形態では第３ゲート配線４２Ｃに接続されている。

共通電極配線４３は、図３および図４に示すように、隣り合う３つの画素列毎に１つずつ設けられている。共通電極配線４３は、第１ソース配線４１Ａと第２ソース配線４１Ｂとの間に設けられている共通電極配線４３を多数設けることで、共通電極４８内の抵抗分布を小さくし、基準電位を安定的に保つことができるようになる。また、後述する実施形態２に説明するように、共通電極配線４３を、タッチパネル機能を実現するためのセンサ電極配線１４３Ａとしても利用できるようになる。

接続電極４５は、図３から図４に示すように、共通電極配線４３と交差しており、画素電極４７とＴＦＴ４６とを接続している。接続電極４５は、第１接続電極４５Ａ、及び第２接続電極４５Ｂを含んでいる。

画素電極４７は、図３に示すように、列方向の位置によって、ＴＦＴ４６を介して接続されるソース配線４１が異なっている。画素電極４７は、第１行に配置された第１画素電極４７Ａおよび第２画素電極４７Ｂと、第１行と隣り合う第２行に配置された第３画素電極４７Ｃおよび第４画素電極４７Ｄとを含んでいる。第１画素電極４７Ａおよび第３画素電極４７Ｃは、行方向について共通電極配線４３の一方側（図３では左側）に配置され、第２画素電極４７Ｂおよび第４画素電極４７Ｄは、行方向について共通電極配線４３の他方側（図３では右側）に配置されている。第１画素電極４７Ａは、第１接続電極４５Ａを経由して第１ＴＦＴ４６Ａと接続されており、第２画素電極４７Ｂは、第２接続電極４５Ｂを経由して第２ＴＦＴ４６Ｂと接続されている。第３画素電極４７Ｃは第３ＴＦＴ４６Ｃと接続されており、第４画素電極４７Ｄは第４ＴＦＴ４６Ｄと接続されている。

上記した配線構成によれば、図５の平面図に示すように、隣り合うソース配線４１に対して逆極性のデータ電圧が印加されると、画素電極４７の電圧極性は、列方向および行方向のそれぞれについて交互に異なるものとなる。例えば、第１ソース配線４１Ａに負極性のデータ電圧が印加され、第２ソース配線４１Ｂに正極性のデータ電圧が印加されると、第２ソース配線４１Ｂに第１ＴＦＴ４６Ａを介して接続される第１画素電極４７Ａの電圧極性は正極性（図５では縦縞で図示）となり、第２ソース配線４１Ｂに第４ＴＦＴ４６Ｄを介して接続される第４画素電極４７Ｄの電圧極性は正極性となる。また、第１ソース配線４１Ａに第２ＴＦＴ４６Ｂを介して接続される第２画素電極４７Ｂの電圧極性は負極性（図５では横縞で図示）となり、第１ソース配線４１Ａに第３ＴＦＴ４６Ｃを介して接続される第３画素電極４７Ｃの電圧極性は負極性となる。

従って、液晶パネル１０は、隣り合うソース配線４１に対して逆極性のデータ電圧を印加すると、画素（ドット）毎に画素電極４７の電圧極性が逆極性となる（反転する）、いわゆるドット反転駆動が可能に構成されている。ドット反転駆動によれば、画素電極４７の電圧極性が、列方向および行方向の何れに対しても一方の極性に偏りにくくなり、フリッカーや筋状の表示不良を抑制できる。また、ドット反転駆動を行う際、１表示フレーム毎に各ソース配線４１の極性を反転することで、低消費電力化できる。

次に上記した配線構成の平面レイアウトパターンについて説明する。第２画素電極４７Ｂは、図６の平面図および図９の断面図に示すように、第２接続電極４５Ｂを経由して第２ＴＦＴ４６Ｂのドレイン電極４６Ｒと接続されている。第２接続電極４５Ｂは、共通電極配線４３と第１層間絶縁膜５４（絶縁層の一例）を介して交差する。第２接続電極４５Ｂは、第２画素電極４７Ｂの一部と接続され、第２画素電極４７Ｂから共通電極配線４３を跨ぎ、第２ＴＦＴ４６Ｂのドレイン電極４６Ｒと重畳する位置まで突出している。第２接続電極４５Ｂは、第２画素電極４７Ｂと同じ層（後述する第１透明電極膜）に第２画素電極４７Ｂと一体で形成されている。第２接続電極４５Ｂは、第２画素電極４７Ｂと同じ層（第１透明電極膜）のうち、後述するブラックマトリクス２３と重畳し、かつ第２画素電極４７Ｂが含まれる画素とは異なる画素まで延出している部分である。第２接続電極４５Ｂは、ドレイン電極４６Ｒとコンタクトホールを通じて層間接続されている。第２接続電極４５Ｂを設けることで、第２画素電極４７Ｂとドレイン電極４６Ｒとを、共通電極配線４３を跨いで接続できるようになる。第２接続電極４５Ｂと共通電極配線４３との間には、第１層間絶縁膜５４が介在しているため、両者の間にリーク電流は生じない。第２接続電極４５Ｂと共通電極配線４３との間には、寄生容量（補助容量）Ｃ４５が生じることとなる。第１接続電極４５Ａの構成は、上記した第２接続電極４５Ｂと同様であるため、重複する説明は省略する。

共通電極４８には、図７から図８の平面図に示すように、複数の第１開口部５０、複数の第２開口部５１、および複数の第３開口部５２が形成されている。第１開口部５０は、ソース配線４１と重畳している。第１開口部５０によって、共通電極４８とソース配線４１との間に生じる寄生容量が低減されている。第２開口部５１は、共通電極配線４３と重畳している。第２開口部５１によって、共通電極４８と共通電極配線４３との間に生じる寄生容量が低減されている。第３開口部５２は、画素電極４７と重畳し、１つの画素電極４７に対して３つずつ形成されている。各第３開口部５２の幅（行方向の長さ）は数μm程度である。

共通電極４８は、共通電極配線４３と接続される接続部４９（層間接続部）を備える。接続部４９は、図８の平面図および図１１の断面図に示すように、画素電極４７が配置されていない、２つのゲート配線４２間の領域と重畳している。当該２つのゲート配線４２間の領域は、後述するブラックマトリクス２３と重畳しており表示に寄与しない。また、当該２つのゲート配線４２間の領域は、画素電極４７とは一定程度、離間した位置にある。さらに、２つのゲート配線４２は歩留まりの観点から所定の間隔を空けて配されるため、当該２つのゲート配線４２間の領域は、接続部４９を形成可能なスペースを有している。そこで、当該２つのゲート配線４２間の領域に接続部４９を設けることで、開口率が低下したり、液晶層１５の配向乱れが生じたりすることなく、スペースを有効活用できる。

次に、アクティブマトリクス基板３０の層構成について図９から図１１の断面図を参照して説明する。ＴＦＴ４６のゲート電極４６Ｇ、およびゲート配線４２は、ガラス基板ＧＳ上に積層されたゲート金属膜（第１金属膜の一例）からなる。ＴＦＴ４６のソース電極４６Ｓ、ドレイン電極４６Ｒ、ソース配線４１、および共通電極配線４３は、ソース金属膜（第２金属膜の一例）からなる。ソース金属層は、ゲート金属膜の上層側にゲート絶縁膜５６を介して積層される。ＴＦＴ４６は、ボトムゲート型のＴＦＴとされ、これらの形成領域には、ゲート絶縁膜５６とソース金属膜との間に、ＴＦＴ４６のチャネル領域となる半導体膜５７が積層されている。ソース金属膜の上には、第１層間絶縁膜（パッシベーション膜）５４が積層されている。画素電極４７は第１層間絶縁膜５４の上に積層された第１透明電極膜からなる。共通電極４８は、第１透明電極膜の上層側に、第２層間絶縁膜（パッシベーション膜）５８を介して積層された第２透明電極膜からなる。なお、これらの断面図では配向膜は省略されている。

また、非表示領域ＮＡＡの第１引き出し配線６１，および第３引き出し配線６４は、図１２の断面図に示すように、ゲート金属膜からなる。第２引き出し配線６２は、ソース金属膜からなる。第１引き出し配線６１，および第２引き出し配線６２は、第３引き出し配線６４と重畳しない位置で、階層化されている。これにより、狭額縁化しつつ、共通電極配線４３と接続される第３引き出し配線６４の負荷を軽減できる。特に、実施形態２にて説明するように、共通電極配線４３をセンサ電極配線１４３Ａとしても利用する場合、共通電極配線４３（センサ電極配線１４３Ａ）および第３引き出し配線６４の信号鈍りを抑制しやすくなる。その結果、表示品位や検出精度を向上できる。

ゲート金属膜およびソース金属膜は、銅（Cu）等の金属、合金の単層膜又はこれらの積層膜からなる。ゲート金属膜およびソース金属膜の材料は、同一であっても、異なっていても構わない。ゲート絶縁膜５６，層間絶縁膜５４，５８は、酸化シリコン（SiOx）、酸窒化ケイ素（SiON）、窒化ケイ素（SiNx）等の単層又はその積層である透明な無機絶縁材料からなる。半導体膜５７は、酸化物半導体、アモルファスシリコン等からなる。第１、第２透明電極膜は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の透明電極材料からなる。

続いて、以上説明したアクティブマトリクス基板３０の作用および効果を説明する。アクティブマトリクス基板３０は、隣り合う３つの画素列に対して第１ソース配線４１Ａと、第２ソース配線４１Ｂと、第１ゲート配線４２Ａと、第２ゲート配線４２Ｂと、第３ゲート配線４２Ｃと、を備える。このようにすれば、より一般的な構成である、３つの画素列毎に３つずつのソース配線４１およびゲート配線４２を備える場合に比べて、ソース配線４１の数を削減できる。ソース配線４１の数を削減することで、ソースドライバ１２を低コスト品に置き換えたり、ソースドライバ１２の数を増やさずに済むようになる。また、狭額縁化も可能となる。さらに、削減されたソース配線４１のスペースに、共通電極配線４３を設けることで、３つずつのソース配線４１の間に１つずつ共通電極配線４３を設ける場合に比べて、共通電極配線４３を設けるためのスペースを削減し、その分開口率を高められるようになる。さらに、実施形態３に説明するように、削減したソース配線４１のスペースにセンサ電極配線１４３Ａを設けることで、省スペースにタッチパネル機能を実現できるようになる。

一方で、ソース配線４１の数を削減すると、配線設計上、フリッカーや筋状の表示不良が生じやすくなってしまう。例えば、図１３の平面図に示す比較例１に係るアクティブマトリクス基板９３０の場合、Ｒ画素列、およびＢ画素列の画素電極９４７は、列方向の位置によって、ＴＦＴ４６を介して接続されるソース配線４１が異なっておらず、同一のソース配線４１に接続されている。例えば、Ｂ画素列の画素電極９４７は、ＴＦＴ４６を介して第１ソース配線４１Ａに接続されているが、第２ソース配線４１Ｂには接続されていない。画素電極９４７は、本実施形態に係る画素電極４７と異なり、接続電極４５を経由して第２ソース配線４１Ｂと繋がるＴＦＴ４６には接続されていない。このため、Ｂ画素列の画素電極９４７の電圧極性は、一方に偏りやすくなり、フリッカーや筋状の表示不良が生じやすくなってしまう。仮に、第１ソース配線４１Ａと第２ソース配線４１Ｂに印加するデータ電圧の極性を、図１３に示すように同一極性にした場合であっても、Ｒ画素列、およびＢ画素列の画素電極９４７は、同一のソース配線４１に接続されているため、一方に偏り、フリッカーや筋状の表示不良が生じやすくなってしまう。

これに対して本実施形態に係るアクティブマトリクス基板３０では、既述した構成とすることで、画素電極４７の電圧極性は、Ｒ画素列、Ｇ画素列、およびＢ画素列のいずれについても、列方向に沿って一方に偏らない。その結果、ドット反転駆動を実現できるようになり、画素電極４７の電圧極性を、列方向および行方向の何れに対しても一方の極性に偏らないようにできるため、フリッカーや筋状の表示不良をより確実に抑制できる。

＜実施形態２＞
実施形態２に係る配線構成について図１４の平面図を参照して説明する。本実施形態はＴＦＴ１４６の配置等が実施形態１と異なる。実施形態２において、実施形態１と同様の構成、作用および効果については重複する説明は省略する。

本実施形態では、第１ＴＦＴ１４６Ａは第２ゲート配線４２Ｂに、第２ＴＦＴ１４６Ｂは第１ゲート配線４２Ａに、第４ＴＦＴ１４６Ｄは第３ゲート配線４２Ｃにそれぞれ接続されている。第３ＴＦＴ１４６Ｃは、第１ゲート配線４２Ａを除くゲート配線４２のいずれかに接続されていればよく、本実施形態では第３ゲート配線４２Ｃに接続されている。

＜実施形態３＞
実施形態３に係る液晶パネル１１０について図１５から図１７の平面図を参照して説明する。液晶パネル１１０は、使用者が入力する位置を検出するタッチパネル機能を有する点が実施形態１と異なる。実施形態３において、実施形態１と同様の構成、作用および効果については重複する説明は省略する。

アクティブマトリクス基板１３０は、図１５に示すように、複数のセンサ電極１４８と、複数のセンサ電極配線１４３Ａ（列配線の一例）と、複数の短絡配線１４３Ｂ（列配線の一例）と、を備える。センサ電極１４８は、入力位置を検出するための電極であり、表示領域ＡＡ内にマトリクス状に配されている。使用者が液晶パネル１１０の表面（表示面）に指（導電体である位置入力体）を近づけると、指とセンサ電極１４８との間で静電容量が形成される。これにより、指の近くにあるセンサ電極１４８にて検出される静電容量には変化が生じ、指から遠くにあるセンサ電極１４８とは異なるものになるので、それに基づいて入力位置が検出される。液晶パネル１１０は、このように検出方式として自己容量方式を用いているが、相互容量方式であっても構わない。

センサ電極１４８は、実施形態１に係る共通電極４８をスリット５５によって矩形状に分割したものである。センサ電極１４８は、共通電極４８の機能も兼ねている。スリット５５は、センサ電極１４８の平面サイズが画素電極４７よりも遙かに大きくなる（例えば２mm角から５mm角となる）ように、格子状に設けられている。行方向に沿うスリット５５の少なくとも一部は、図１６から図１７に示すように、画素電極４７を挟まずに隣り合う、２つのゲート配線４２間の領域と重畳している。また、列方向に沿うスリット５５は、ソース配線４１、センサ電極配線１４３Ａ、および短絡配線１４３Ｂの少なくともいずれかと重畳している。これらの領域は、ブラックマトリクス２３と重畳していることから、開口率を低下せずに、スリット５５を設けることができる。ただし、スリット５５との重畳の有無によって、配線に生じる容量に差が生じ、表示品位に影響が生じる懸念がある。このため、列方向に沿うスリット５５は、表示品位に及ぼす影響ができるだけ小さい配線に対して、重畳する位置に設けることが好ましい。例えば、後述する他の実施形態（１）に説明するダミー配線が設けられる場合、ダミー配線と重畳する位置に設けることが好ましい。

センサ電極配線１４３Ａは、図１５に示すように、列方向に沿って延在し、センサ電極１４８と接続される。センサ電極配線１４３Ａは、共通電極配線４３の機能も兼ねている。センサ電極配線１４３Ａは、各センサ電極１４８に対して少なくとも１つ接続される。センサ電極１４８とセンサ電極配線１４３Ａとの接続部１４９は、画素電極４７が配置されていない２つのゲート配線４２間の領域のうち、スリット５５が形成されていない領域に形成される。換言すると、接続部１４９は、スリット５５とは重畳しない。

センサ電極配線１４３Ａは、実施形態１に係る共通電極配線４３と同様に、隣り合う３つの画素列毎に１つずつ設けられている。センサ電極配線１４３Ａは、第３引き出し配線１６４からセンサ電極１４８まで列方向に沿って延出している。センサ電極配線１４３Ａは、第３引き出し配線１６４を介して、ソースドライバ１１２内の位置検出回路に接続されている。センサ電極配線１４３Ａは、表示機能に係る基準電位信号と、タッチパネル機能に係る位置検出信号と、を異なるタイミングでセンサ電極１４８に供給する。基準電位信号は、同じタイミングで全てのセンサ電極配線１４３Ａに伝送されることで、全てのセンサ電極１４８が基準電位となって共通電極４８として機能する。

短絡配線１４３Ｂは、図１５に示すように、列方向に沿って延在し、センサ電極配線１４３Ａの延長線上に設けられている。短絡配線１４３Ｂは、同一センサ電極１４８内の複数個所を接続（短絡）している。短絡配線１４３Ｂの長さは、列方向についてセンサ電極１４８の１辺の長さの２倍より短く、より詳細には、センサ電極１４８の１辺の長さと同程度であるか、センサ電極１４８の１辺の長さより短い。短絡配線１４３Ｂには、ソースドライバ１２からの信号は入力されない。短絡配線１４３Ｂによれば、同一センサ電極１４８内の電位を瞬時に均一化しやすくなり、検出精度を向上できる。

本実施形態によれば、削減したソース配線４１のスペースに、センサ電極配線１４３Ａ、および短絡配線１４３Ｂを設けることで、省スペース、かつ高精度にタッチパネル機能を実現できる。

＜実施形態４＞
実施形態４に係る液晶パネル２１０について図１８から図２０の断面図を参照して説明する。液晶パネル２１０は、アクティブマトリクス基板２３０の層構成、および接続電極１４５の構成が実施形態１と異なる。実施形態４において、実施形態１から実施形態３と同様の構成、作用および効果については重複する説明は省略する。

アクティブマトリクス基板２３０では、図１８に示すように、第１透明電極膜からなる画素電極２４７が、ソース金属膜からなるソース電極４６Ｓ、ドレイン電極４６Ｒ、ソース配線４１、および共通電極配線４３と同じ層に積層される。第１透明電極膜は、ゲート絶縁膜５６上に形成される。また、第１透明電極膜およびソース金属膜の上には、第１層間絶縁膜５４が形成される。共通電極２４８は、第１層間絶縁膜５４上に積層された第２透明電極膜からなる。

接続電極１４５は、実施形態１と異なり、画素電極２４７と別体で形成される。接続電極１４５は、共通電極２４８と同じ第２透明電極膜からなり、共通電極２４８と同じ層に配されている。接続電極１４５の一端部は、画素電極２４７と層間接続され、他端部はドレイン電極４６Ｒと層間接続されている。接続電極１４５は、共通電極配線４３を跨いで両者を接続しており、共通電極配線４３と第１層間絶縁膜５４を介して交差している。なお、接続電極１４５は、共通電極２４８を形成する第２透明電極膜をパターン化して形成されるため、共通電極２４８は、接続電極１４５と導通しないようにするための開口部を有するものとされる。

本実施形態によれば、実施形態１と異なり第２層間絶縁膜を設けずに済むため、製造工程数を削減できる。また、フリンジ電界の横成分（面内方向に沿う成分）の強度を高めやすくなる。さらに、接続電極１４５は、第２透明電極膜を用いて画素電極２４７とは別体で形成されるため、第１透明電極膜のうち画素電極２４７を含む部分のパターン形状を共通化しやすくなる。

＜実施形態５＞
実施形態５に係るアクティブマトリクス基板３３０の配線レイアウトパターンについて図２１の平面図を参照して説明する。アクティブマトリクス基板３３０は、共通電極配線２４３に重畳部５９が設けられている点が実施形態１と異なる。実施形態５において、実施形態１から実施形態４と同様の構成、作用および効果については重複する説明は省略する。

接続電極４５と共通電極配線２４３との間には、実施形態１において説明したように補助容量Ｃ４５が発生する。このため、接続電極４５と接続される第１画素電極４７Ａ、または第２画素電極４７Ｂを含む画素ＰＩＸと、接続電極４５と接続されない第３画素電極４７Ｃ、または第４画素電極４７Ｄを含む画素ＰＩＸとでは、画素電極４７に生じる容量が補助容量Ｃ４５だけ異なるものとなり、フリッカーや焼き付き等、表示不良が生じる懸念がある。

そこで本実施形態に係るアクティブマトリクス基板３３０は、第３画素電極４７Ｃおよび第４画素電極４７Ｄに、補助容量Ｃ４５と同程度の大きさの容量をあえて発生させて、容量合わせを行うための構成を備える。具体的には、図２１に示すように、接続電極４５と交差する共通電極配線２４３の一部に、第３画素電極４７Ｃおよび第４画素電極４７Ｄとの重畳部５９を設ける。重畳部５９は、共通電極配線２４３の一部が、第３画素電極４７Ｃおよび第４画素電極４７Ｄと重畳する位置まで左右に突出している部分である。重畳部５９は、第３画素電極４７Ｃおよび第４画素電極４７Ｄと重畳するが、層間接続されない。これにより、画素電極４７に生じる容量を画素ＰＩＸ間で均一化できるようになり、フリッカーや焼き付き等の表示不良を抑制できる。

重畳部５９の形状、および大きさは、画素電極４７に生じる容量が均一化されるように、調整されるものとされる。または、接続電極４５の形状、および大きさを調整してもよい。

重畳部５９は、補助容量Ｃ４５と同程度の大きさの容量を発生させることができれば、図２１に示される位置（第３ＴＦＴ４６Ｃ、第４ＴＦＴ４６Ｄの対角位置）以外に設けられていても構わない。ブラックマトリクス２３と重畳する領域内で、重畳部５９を設けられるスペースが確保可能な位置であれば良い。例えば、第３画素電極４７Ｃ、第４画素電極４７Ｄと、これらと接続されるドレイン電極４６Ｒとの層間接続部６０に隣接する位置に設けても構わない。

なお、重畳部５９は、第３画素電極４７Ｃと第４画素電極４７Ｄの両方でなく、少なくとも一方と重畳していればよい。さらには、重畳部５９は、共通電極配線２４３以外に設けられていても構わない。例えば、第３画素電極４７Ｃ、第４画素電極４７Ｄに、共通電極配線２４３との重畳部を形成しても構わない。また例えば、実施形態４に係る層構成とする場合には、接続電極４５と同じ層の第２透明電極膜を用いて重畳部を形成しても構わない。

＜他の実施形態＞
本技術は上記記述および図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）接続電極４５，１４５と交差する列配線は、共通電極配線４３，２４３、センサ電極配線１４３Ａ、および短絡配線１４３Ｂに限られない。例えば、共通電極４８，２４８、センサ電極１４８とは接続されないが、基準電位信号や位置検出信号と同様の信号が印加される配線であっても構わない。また、信号が入力されず、電気的に浮いている状態にあるダミー配線であっても構わない。なお、ダミー配線とする場合には、補助容量Ｃ４５は発生しないため、実施形態５に説明した容量合わせのための構成（具体的には、重畳部５９）は不要である。

（２）アクティブマトリクス基板３０，１３０，２３０，３３０の表示領域における構成は、図３、図１４の例示に限られない。

（３）アクティブマトリクス基板３０,１３０,２３０，３３０における層構成は、他の構成であっても構わない。例えば、図２２から図２４の断面図に示すように、ガラス基板ＧＳ上に第１透明電極膜を積層して画素電極４７及び接続電極４５をパターン形成し、第１透明電極膜の上にゲート金属膜からなるゲート電極４６Ｇ、ゲート絶縁膜（絶縁層の一例）を順に積層する構成であっても構わない。このようにすれば、第２層間絶縁膜を設けずに済むため、製造工程数を削減できる。

（４）また例えば、図２５の断面図に示すように、画素電極４７とドレイン電極４６Ｒとの層間接続部６０を、共通電極４８と同じ層の第２透明電極膜によって形成する構成でも構わない。共通電極４８には、当該層間接続部６０と導通しないようにするための開口部が形成される。このようにすれば、第１層間絶縁膜５４にコンタクトホールを形成する工程を、第２層間絶縁膜にコンタクトホールを形成する工程と統合できるため、使用するフォトマスク数を削減し、製造工程数を削減できる。

（５）また例えば、上記した図２２および図２５に示す層構成を組み合わせることで、図２６の断面図に示すような層構成にしても構わない。

（６）また例えば、非表示領域ＮＡＡの第３引き出し配線６４、１６４は、図２７の断面図に示すように、ゲート金属膜と、ソース金属膜との２層にマルチレイヤ化されていても構わない。マルチレイヤ化することで第３引き出し配線６４，１６４を低抵抗化し、信号鈍りをより抑制しやすくなる。その結果、表示品位や検出精度をより向上できる。

１０,１１０,２１０，３１０…液晶パネル（表示パネル）、１５…液晶層、２２…カラーフィルタ、２２Ｒ，２２Ｇ，２２Ｂ…着色部、３０，１３０，２３０…アクティブマトリクス基板、４１…ソース配線、４１Ａ…第１ソース配線、４１Ｂ…第２ソース配線、４２…ゲート配線、４２Ａ…第１ゲート配線、４２Ｂ…第２ゲート配線，４２Ｃ…第３ゲート配線、４３，２４３…共通電極配線（列配線）、４５，１４５…接続電極、４５Ａ…第１接続電極、４５Ｂ…第２接続電極、４６，１４６…ＴＦＴ（スイッチング素子）、４６Ａ，１４６Ａ…第１ＴＦＴ（スイッチング素子）、４６Ｂ，１４６Ｂ…第２ＴＦＴ（スイッチング素子）、４６Ｃ，１４６Ｃ…第３ＴＦＴ（スイッチング素子）、４６Ｄ，１４６Ｄ…第４ＴＦＴ（スイッチング素子）、４７，２４７…画素電極、４７Ａ…第１画素電極、４７Ｂ…第２画素電極、４７Ｃ…第３画素電極、４７Ｄ…第４画素電極、４８，２４８…共通電極、４９，１４９…接続部、５０…第１開口部、５１…第２開口部、５４…第１層間絶縁膜（絶縁層）、５５…スリット、５６…ゲート絶縁膜（絶縁層）、６１…第１引き出し配線、６２…第２引き出し配線、６４，１６４…第３引き出し配線、１４３Ａ…センサ電極配線（列配線）、１４３Ｂ…短絡配線（列配線）、１４８…センサ電極

Claims

第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
前記第１接続電極および前記第２接続電極と交差する前記一つの列配線は、前記第３画素電極と前記第４画素電極との少なくとも一方と、重畳しており、
前記列配線は、前記第３画素電極と前記第４画素電極との少なくとも一方に向けて突出しており、その突出している部分において前記第３画素電極と前記第４画素電極との少なくとも一方と重畳するアクティブマトリクス基板。
前記第１スイッチング素子と前記第２スイッチング素子は、前記複数のゲート配線に含まれる互いに異なるゲート配線と、前記複数のソース配線に含まれる互いに異なるソース配線にそれぞれ接続されており、
前記第３スイッチング素子と前記第４スイッチング素子は、前記複数のソース配線に含まれる互いに異なるソース配線にそれぞれ接続されている請求項１に記載のアクティブマトリクス基板。
前記第１スイッチング素子は、前記第１ゲート配線と前記第２ソース配線に接続され、
前記第２スイッチング素子は、前記第２ゲート配線と前記第１ソース配線に接続され、
前記第３スイッチング素子は、前記第２ゲート配線を除く複数のゲート配線のいずれかと前記第１ソース配線に接続され、
前記第４スイッチング素子は、前記第３ゲート配線と前記第２ソース配線に接続されている請求項１または請求項２に記載のアクティブマトリクス基板。
前記第１スイッチング素子は、前記第２ゲート配線と前記第２ソース配線に接続され、
前記第２スイッチング素子は、前記第１ゲート配線と前記第１ソース配線に接続され、
前記第３スイッチング素子は、前記第１ゲート配線を除く複数のゲート配線のいずれかと前記第１ソース配線に接続され、
前記第４スイッチング素子は、前記第３ゲート配線と前記第２ソース配線に接続されている請求項１または請求項２に記載のアクティブマトリクス基板。
前記第３スイッチング素子は、前記第３ゲート配線に接続されている請求項３または請求項４に記載のアクティブマトリクス基板。
前記第１ソース配線に第１データ電圧が印加され、前記第２ソース配線に前記第１データ電圧と逆極性を有する第２データ電圧が印加されるとき、
前記画素電極の電圧極性は、前記第１方向および前記第２方向のそれぞれについて、隣り合う前記画素電極毎に異なる請求項１から請求項５のいずれか１項に記載のアクティブマトリクス基板。
前記第１接続電極および前記第２接続電極は、前記第１画素電極および前記第２画素電極のそれぞれと一体で設けられた接続電極である請求項１から請求項６のいずれか１項に記載のアクティブマトリクス基板。
前記接続電極は、前記第１画素電極および前記第２画素電極のそれぞれと別体で設けられた接続電極である請求項１から請求項６のいずれか１項に記載のアクティブマトリクス基板。
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記一つの列配線は、前記共通電極と接続される共通電極配線である請求項１から請求項８のいずれか１項に記載のアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記一つの列配線は、前記共通電極と接続される共通電極配線であり、
前記接続電極の少なくとも一部は、前記共通電極と同一層に配されているアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記一つの列配線は、前記共通電極と接続される共通電極配線であり、
前記共通電極は、前記複数のソース配線とそれぞれ重畳する複数の第１開口部と、前記共通電極配線と重畳する第２開口部と、を有するアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記一つの列配線は、前記共通電極と接続される共通電極配線であり、
前記共通電極は前記共通電極配線と接続される接続部を備えており、
前記接続部は、前記複数のゲート配線のうちの隣り合う２つのゲート配線間の領域と重畳しており、
前記隣り合う２つのゲート配線間の領域には、前記複数の画素電極のうちのいずれの画素電極も配置されていないアクティブマトリクス基板。
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記共通電極は、スリットによってマトリクス状に分割されて、タッチされた位置を検出可能な複数のセンサ電極を兼ねており、
前記一つの列配線は、前記複数のセンサ電極のいずれかと接続されるセンサ電極配線を兼ねている請求項１から請求項８のいずれか１項に記載のアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記共通電極は、スリットによってマトリクス状に分割されて、タッチされた位置を検出可能な複数のセンサ電極を兼ねており、
前記一つの列配線は、前記複数のセンサ電極のいずれかと接続されるセンサ電極配線を兼ねており、
前記複数の列配線は、同一の前記センサ電極内の複数個所を接続し、その長さが前記センサ電極の前記第２方向の長さの２倍より短い、短絡配線を含むアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記共通電極は、スリットによってマトリクス状に分割されて、タッチされた位置を検出可能な複数のセンサ電極を兼ねており、
前記一つの列配線は、前記複数のセンサ電極のいずれかと接続されるセンサ電極配線を兼ねており、
前記共通電極は前記センサ電極配線と接続される接続部を備えており、
前記スリットの一部は、前記複数のゲート配線のうちの隣り合う２つのゲート配線間の領域と重畳しており、
前記隣り合う２つのゲート配線間の領域には、前記複数の画素電極のうちのいずれの画素電極も配置されておらず、
前記スリットは、前記接続部と重畳していないアクティブマトリクス基板。
第１方向に延びる複数のゲート配線と、
前記第１方向と交差する第２方向に延びる複数のソース配線と、
前記第２方向に延びる複数の列配線と、
前記複数のゲート配線のいずれか、および前記複数のソース配線のいずれかにそれぞれが接続された複数のスイッチング素子と、
前記第１方向および前記第２方向にマトリクス状に配置され、前記複数のスイッチング素子にそれぞれが接続される複数の画素電極と、
絶縁層を介して前記複数の列配線の一つと交差する複数の接続電極とを備え、
前記複数のゲート配線は、第１ゲート配線、第２ゲート配線、および第３ゲート配線を有し、
前記複数のソース配線は、第１ソース配線、および第２ソース配線を有し、
前記複数の画素電極は、
前記第１方向と平行な第１行に配置された第１画素電極および第２画素電極と、前記第１行と隣り合う第２行に配置された第３画素電極および第４画素電極とを含み、
前記複数のスイッチング素子は、
第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
前記複数の接続電極は、第１接続電極、および第２接続電極を含み、
前記第１画素電極と前記第３画素電極は、前記一つの列配線の一方側に配置され、
前記第２画素電極と前記第４画素電極は、前記一つの列配線の他方側に配置され、
前記第３スイッチング素子は、前記一つの列配線の前記一方側に配置され、
前記第４スイッチング素子は、前記一つの列配線の前記他方側に配置され、
前記第１画素電極は、前記第１接続電極を経由して前記第１スイッチング素子と接続され、
前記第２画素電極は、前記第２接続電極を経由して前記第２スイッチング素子と接続され、
前記第３画素電極は、前記第３スイッチング素子と接続され、
前記第４画素電極は、前記第４スイッチング素子と接続され、
所定の基準電位を供給する、少なくとも一つの共通電極を備え、
前記一つの列配線は、前記共通電極と接続される共通電極配線であり、
前記複数のソース配線に対してデータ電圧を供給するソースドライバと、
前記第１ソース配線と前記ソースドライバとを接続する第１引き出し配線と、
前記第２ソース配線と前記ソースドライバとを接続する第２引き出し配線と、
前記共通電極配線と前記ソースドライバとを接続する第３引き出し配線と、をさらに備え、
前記第１引き出し配線、および前記第３引き出し配線の少なくとも一部は、第１金属膜からなり、
前記第２引き出し配線は、前記第１金属膜とは異なる層に配された第２金属膜からなるアクティブマトリクス基板。
前記第３引き出し配線は、前記第１金属膜および前記第２金属膜にマルチレイヤ化されている請求項１６に記載のアクティブマトリクス基板。
請求項１から請求項１７のいずれか１項に記載のアクティブマトリクス基板と、
前記複数の画素電極に対向する複数の着色部を有するカラーフィルタとを備え、
前記着色部は、互いに異なる色の第１着色部と、第２着色部と、第３着色部とからなり、
前記着色部は、前記第１着色部、前記第２着色部、前記第３着色部が前記第１方向に沿って順に繰り返し配され、前記第２方向に沿って同一色が配されている表示パネル。
前記画素電極に印加される電圧によって配向状態が変化する液晶分子を含む液晶層を備える請求項１８に記載の液晶表示パネル。