JP2014026069A - 液晶表示装置 - Google Patents
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Abstract
【課題】消費電力を低減しつつ、同極性の画素の連続数が少なくなるように液晶表示パネルを駆動することができ、さらに、配線本数を低減させつつ色割れが発生することを抑制できる液晶表示装置を提供する。
【解決手段】第1の画素71の薄膜トランジスタは、第2の走査線82および第1の信号線91に接続され、第2の画素72の薄膜トランジスタは、第1の走査線81および第2の信号線92に接続され、第3の画素73の薄膜トランジスタは、第1の走査線81および第3の信号線93に接続され、第4の画素74の薄膜トランジスタは、第2の走査線82および第2の信号線92に接続され、第5の画素75の薄膜トランジスタは、第3の走査線83および第2の信号線92に接続され、第6の画素76の薄膜トランジスタは、第4の走査線84および第1の信号線91に接続される。
【選択図】図2
【解決手段】第1の画素71の薄膜トランジスタは、第2の走査線82および第1の信号線91に接続され、第2の画素72の薄膜トランジスタは、第1の走査線81および第2の信号線92に接続され、第3の画素73の薄膜トランジスタは、第1の走査線81および第3の信号線93に接続され、第4の画素74の薄膜トランジスタは、第2の走査線82および第2の信号線92に接続され、第5の画素75の薄膜トランジスタは、第3の走査線83および第2の信号線92に接続され、第6の画素76の薄膜トランジスタは、第4の走査線84および第1の信号線91に接続される。
【選択図】図2
Description
本発明は、アクティブマトリクス方式の液晶表示装置に関する。
近年、消費電力を抑えつつ、同極性の画素の連続数が少なくなるように駆動可能な液晶表示装置が提案されている(特許文献1参照)。図11は、特許文献1に記載された液晶表示装置の概要を示す説明図である。
特許文献1に記載された液晶表示装置では、奇数行の画素電極が左側に配置されたソースライン(S1〜S5)に接続され、偶数行の画素電極が右側に配置されたソースラインに接続され、各ソースラインには、コモン電極電位VCOMより高い電位(図11における+。以下、正極性と記すこともある。)とVCOMより低い電位(図11における−。以下、負極性と記すこともある。)とがソースラインの配置順に交互に出力される。
具体的には、特許文献1に記載された液晶表示装置では、1行の画素数をNとした場合、ソースラインは、N+1(本)設けられる。奇数行の画素電極は、ソースラインS1〜SNに接続され、偶数行の画素電極は、ソースラインS2〜SN+1にそれぞれ接続される。奇数行目の選択期間には、各画素の画素値に応じた電位がソースラインS1〜SNへ正極性、負極性、正極性・・・の順に設定され、偶数行目の選択期間には、各画素の画素値に応じた電位がソースラインS2〜SN+1へ負極性、正極性、負極性・・・の順に設定される。以下、このような構成による駆動方法を、駆動法Aと記す。
図11に示す例では、左から奇数番目のソースライン(S1,S3,S5)は、VCOMより高い電位で維持される。また、左から偶数番目のソースライン(S2,S4)は、VCOMより低い電位で維持される。そのため、消費電力を低減することができる。さらに、各画素の極性は、奇数行目では正極性、負極性、正極性・・・となり、偶数行目では負極性、正極性、負極性・・・となり、隣接する画素同士の極性を変えることができる。よって、列毎反転で駆動させつつ、ドット反転の画質を維持できる。
また、配線本数を削減しつつ駆動法Aを実現する方法が非特許文献1に記載されている。図12は、非特許文献1に記載された液晶表示装置の概要を示す説明図である。
非特許文献1に記載された液晶表示装置では、各列の画素電極ごとに2本のソースライン(S1とS2、または、S3とS4)がそれぞれ両脇に設けられ、1列分の各画素電極は、両側のソースラインのうちのいずれか一方に交互に接続される。また、列方向の2つの画素電極は、それぞれ1本のゲートライン(G1〜G3)を共有して接続される。そのような構成により、半三倍速駆動を実現している。
また、非特許文献1に記載された液晶表示装置の各画素電極には、赤色表示用画素、緑色表示用画素および青色表示用画素が列方向に繰り返される配置になるように各色が割り当てられる。また、行方向の画素電極には、同じ色が割り当てられる。列方向の2つの画素電極は1つのゲートラインを共有して接続されているため、一回のゲートスキャンでは、赤色表示用画素、緑色表示用画素、青色表示用画素のうちのいずれか2色が表示される。
Chang Il Ryoo, etc, "Novel Half-Triple-Rate Driving Method for High Resolution TFT-LCDs with an Integrated a-Si Gate Driver", Proc Int Disp Workshops, 15th, Vol.1, p.83-86, 2008
非特許文献1に記載された液晶表示装置を用いることで、駆動法Aを実現しつつ、特許文献1に記載された液晶表示装置よりも配線本数を低減させることは可能である。しかし、非特許文献1に記載された液晶表示装置の場合、画素の両脇に2本の信号線を配置する必要があるため、画面の横方向に画素数が増加した場合、信号線が増大してしまうという問題がある。
さらに、上述するように、非特許文献1に記載された液晶表示装置では、1本のゲートスキャンで書きこまれる画素が3色のうち2色のみである。そのため、例えば、黒い背景の上を白い横棒が上下に動く表示が行われる場合、視線を動かしたときに色割れが認識されてしまうという問題がある。そのため、このような色割れを発生させることなく配線本数を低減させ、かつ、特許文献1に記載された液晶表示装置と同等の画質を維持できることが望まれている。
そこで、本発明は、消費電力を低減しつつ、同極性の画素の連続数が少なくなるように液晶表示パネルを駆動することができ、さらに、配線本数を低減させつつ色割れが発生することを抑制できる液晶表示装置を提供することを目的とする。
本発明による液晶表示装置は、薄膜トランジスタが各々設けられた8つの画素電極(図2における画素電極71〜78に相当)と、4本の走査線(図2における走査線81〜84に相当)と、3本の信号線(図2における信号線91〜93に相当)とを備え、8つの画素電極のうち、第1から第4の画素電極(図2における第1〜4の画素電極71〜74に相当)が走査線方向に順に配置され、第5から第8の画素電極(図2における第5〜8の画素電極75〜78に相当)が、第1から第4の画素電極における信号線方向に隣接して、走査線方向に順に配置され、4本の走査線のうち、第1から第4の画素電極における第5から第8の画素電極と反対側に第1の走査線(図2における第1の走査線81に相当)が配置され、第1から第4の画素電極が第5から第8の画素電極と向かい合う側に、第2の走査線(図2における第2の走査線82に相当)および第3の走査線(図2における第3の走査線83に相当)が配置され、第5から第8の画素電極における第1から第4の画素電極と反対側に第4の走査線(図2における第4の走査線84に相当)が配置され、3本の信号線のうち、第1の画素電極および第5の画素電極における第2の画素電極および第6の画素電極と反対側に第1の信号線(図2における第1の信号線91に相当)が配置され、第2の画素電極および第6の画素電極が第3の画素電極および第7の画素電極と向かい合う側に第2の信号線(図2における第2の信号線92に相当)が配置され、第4の画素電極および第8の画素電極における第3の画素電極および第7の画素電極と反対側に第3の信号線(図2における第3の信号線93に相当)が配置され、第1の画素電極の薄膜トランジスタは、第2の走査線および第1の信号線に接続され、第2の画素電極の薄膜トランジスタは、第1の走査線および第2の信号線に接続され、第3の画素電極の薄膜トランジスタは、第1の走査線および第3の信号線に接続され、第4の画素電極の薄膜トランジスタは、第2の走査線および第2の信号線に接続され、第5の画素電極の薄膜トランジスタは、第3の走査線および第2の信号線に接続され、第6の画素電極の薄膜トランジスタは、第4の走査線および第1の信号線に接続され、第7の画素電極の薄膜トランジスタは、第4の走査線および第2の信号線に接続され、第8の画素電極の薄膜トランジスタは、第3の走査線および第3の信号線に接続されることを特徴とする。
そして、第1から第4の画素電極および第5から第8の画素電極と、4本の走査線と、3本の信号線とを繰り返し単位として、走査線方向および信号線方向に隣接させて配置し、走査線方向に隣接する繰り返し単位において、隣接する信号線を重畳させてもよい。
具体的には、1フレームの期間内において、第1の信号線は、第3の信号線の電位の極性と同一の極性を有し、第2の信号線の電位の極性と反対の極性を有する。
また、表示に寄与する画素電極が含まれる領域である表示領域(図9における表示領域A1に相当)と表示に寄与しない画素電極が含まれる領域である非表示領域(例えば、図9における表示領域A2に相当)との境界(図9における境界B1に相当)が信号線(例えば、図9におけるソースラインSLに相当)を挟んだ両画素電極間(例えば、図9における画素電極51と画素電極52との間に相当)に存在する場合に、表示領域の端部の表示に寄与する境界近傍の信号線(図9におけるソースラインSLに相当)には、表示領域内の信号線と同じ負荷容量を有するように画素電極および薄膜トランジスタが接続されることが好ましい。
また、表示領域(図9における表示領域A1に相当)と非表示領域(例えば、図9における表示領域A2に相当)との境界(図9における境界B1に相当)が信号線(例えば、図9におけるソースラインSLに相当)を挟んだ両画素電極間(例えば、図9における画素電極51と画素電極52との間に相当)に存在する場合に、表示領域の端部の表示に寄与する境界近傍の信号線(図9におけるソースラインSLに相当)には、表示に寄与しない画素電極(図9における画素電極51に相当)および薄膜トランジスタが、表示に寄与する画素電極(図9における画素電極52に相当)と同数接続されることが好ましい。
また、表示領域(図10における表示領域A4に相当)と非表示領域(図10における表示領域A5に相当)との境界(図10における境界B3に相当)が信号線(例えば、図10におけるソースラインSLに相当)を挟まない両画素電極間(例えば、図10における画素電極61と画素電極62,63,64との間に相当)に存在する場合に、表示領域の端部の表示に寄与するとともに非表示領域に位置する信号線(図10におけるソースラインSLに相当)には、表示領域内の信号線と同じ負荷容量を有するように画素電極および薄膜トランジスタが接続されることが好ましい。
また、表示領域(図10における表示領域A4に相当)と非表示領域(図10における表示領域A5に相当)との境界(図10における境界B3に相当)が信号線(例えば、図10におけるソースラインSLに相当)を挟まない両画素電極間に存在する場合に、表示領域の端部の表示に寄与するとともに非表示領域に位置する信号線(図10におけるソースラインSLに相当)には、表示に寄与しない画素電極(図10における画素電極62,63,64に相当)および薄膜トランジスタが、表示に寄与する画素電極(図10における画素電極61に相当)の数の3倍接続されることが好ましい。
具体的には、8つの画素電極は、表示用に3色のうちのいずれか1色が割り当てられ、第1の画素電極、第4の画素電極、第5の画素電極および第8の画素電極は、3色の中から第一の色が割り当てられ、第2の画素電極および第6の画素電極は、3色の中から第一の色と異なる第二の色が割り当てられ、第3の画素電極および第7の画素電極には、3色の中から第一の色または第二の色とは異なる第三の色が割り当てられる。
本発明によれば、消費電力を低減しつつ、同極性の画素の連続数が少なくなるように液晶表示パネルを駆動することができ、さらに、配線本数を低減させつつ色割れが発生することを抑制できる。
以下、本発明の実施の形態を図面を参照して説明する。図1は、本発明の液晶表示装置が備える液晶表示パネルの例を示す説明図である。
図1に例示する液晶表示パネルは、マトリクス状に配置された複数の画素電極21と、コモン電極(図1において図示略)との間に液晶(図示略)を挟持する。液晶は、画素電極21とコモン電極との電位差に応じた状態に変化し、画像が表示される。液晶表示パネルは、1対の基板(図示略)を備え、一方の基板上にマトリクス状に配置された複数の画素電極21を有し、他方の基板上にコモン電極を有する。画素電極21群とコモン電極とが対向するように2枚の基板が配置され、その基板間に液晶は注入される。
また、図1に例示する液晶表示パネルは、画素電極の各列の一方の側にそれぞれソースライン(信号線)を備える。個々のソースラインは、各データに応じた電位が出力される電位出力端(図示せず)に接続される。
また、各画素電極21には、アクティブ素子22が設けられる。以下の説明では、アクティブ素子22が薄膜トランジスタ(以下、TFT(Thin Film Transistor)と記す。)である場合を例にして説明するが、TFT以外のアクティブ素子が各画素電極21に設けられていてもよい。各アクティブ素子22には、例えば、アモルファスシリコンや、低温ポリシリコンが用いられる。
なお、各TFT22は、例えば、そのソースをソースラインに接続され、ドレインを画素電極21に接続される。
また、液晶表示パネルは、マトリクス状に配置された画素電極に対し、各行の画素電極を挟みこむように、一対のゲートラインを備える。ゲートラインは、各画素電極21に設けられたTFT22のゲートに接続される。
なお、液晶表示装置は、各ゲートラインの電位を設定するゲートドライバ(図示略)を備える。ゲートドライバは、ゲートラインを1本ずつ順次選択し、選択したゲートラインを選択時電位に設定し、選択していないゲートラインを非選択時電位に設定する。したがって、図1に例示する液晶表示パネルの場合、1回の走査で1行の画素電極のうちの一部の画素電極に書き込みが行われ、次の操作でその行の残りの画素電極に書き込みが行われる。
また、本実施形態の液晶表示装置では、図1に例示するパネル結線Sが繰り返し配置される。以下、パネル結線Sの内容をさらに説明する。図2は、パネル結線Sの例を示す説明図である。
パネル結線Sは、TFTを各々備える8つの画素電極71〜78、4本の走査線81〜84および3本の信号線91〜93を繰り返しの単位とする。8つの画素電極のうち、4つの画素電極71〜74が走査線方向に順に配置される。以下、この4つの画素電極について、左から順に第1の画素電極71、第2の画素電極72、第3の画素電極73、第4の画素電極74と記し、この4つの画素電極をまとめて第1から第4の画素電極71〜74と記す。
また、他の4つの画素電極も同様に、走査線方向に順に配置される。以下、この4つの画素電極について、左から順に第5の画素電極75、第6の画素電極76、第7の画素電極77、第8の画素電極78と記し、この4つの画素電極をまとめて第5から第8の画素電極75〜78と記す。ただし、この第5から第8の画素電極75〜78は、第1から第4の画素電極における信号線方向に隣接して配置される。
走査線は、第1から第4の画素電極71〜74と、第5から第8の画素電極75〜78とを、それぞれ一対の走査線で挟み込むように配置される。以下、第1から第4の画素電極を挟み込む一対の走査線を、それぞれ第1のゲートライン81,第2のゲートライン82と記し、第5から第8の画素電極75〜78を挟み込む一対の走査線を、それぞれ第3のゲートライン83,第4のゲートライン84と記す。
すなわち、第1から第4の画素電極71〜74において、第5から第8の画素電極75〜78と反対側に第1のゲートライン81が配置され、第5から第8の画素電極と向かい合う側に第2のゲートライン82が配置される。また、第5から第8の画素75〜78において、第1から第4の画素電極71〜74と向かい合う側に第3のゲートライン83が配置され、第1から第4の画素電極と反対側に第4のゲートライン84が配置される。
さらに、信号線は、画素電極の間に1つおきに配置される。したがって、8つの画素電極を1セットとした場合、8つの画素電極には3本の信号線91〜93が隣接して配置される。以下、この3本の信号線91〜93を、それぞれ第1のソースライン91、第2のソースライン92、第3のソースライン93と記す。
具体的には、第1のソースライン91が第1の画素電極71および第5の画素電極75の左側に配置され、第2のソースライン92が第2の画素電極72と第3の画素電極73の間、および第6の画素電極76と第7の画素電極77の間に配置され、第3のソースライン93が第4の画素電極74および第8の画素電極78の右側に配置される。
言い換えると、第1の画素電極71および第5の画素電極75における第2の画素電極72および第6の画素電極76と反対側に第1のソースライン91が配置され、第2の画素電極72および第6の画素電極76が第3の画素電極73および第7の画素電極77と向かい合う側に第2のソースライン92が配置され、第4の画素電極74および第8の画素電極78における第3の画素電極73および第7の画素電極77と反対側に第3のソースライン93が配置されることになる。
すなわち、パネル結線Sは、第1から第4の画素電極71〜74および第5から第8の画素電極75〜78と、4本のゲートライン81〜84と、3本のソースライン91〜93とを含む繰り返しの単位であり、各パネル配線Sは、ソースライン方向およびゲートライン方向に隣接して繰り返し配置される。このとき、ゲートライン方向に隣接するパネル結線Sは、隣接するソースラインが重畳する。言い換えると、第一のパネル配線Sと、第一のパネル配線Sの右側に隣接する第二のパネル配線Sとの間で、第一のパネル配線Sの右側のソースラインと、第二のパネル配線Sの左側のソースラインは共有される。
各画素電極のTFTは、ソースラインおよびゲートラインにそれぞれ接続される。上述する配置により、ゲートラインおよびソースラインで2つの画素電極が囲まれる。ゲートラインおよびソースラインで囲まれた2つの画素電極を1組の画素電極としたとき、その組の画素電極は、ゲートラインおよびソースラインに2種類の態様で接続する。そして、2種類の画素電極の組合せは、それぞれ交互に繰り返し配置される。
具体的には、第1の画素電極71のTFTは、第2のゲートライン82および第1のソースライン91に接続される。第2の画素電極72のTFTは、第1のゲートライン81および第2のソースライン92に接続される。第3の画素電極73のTFTは、第1のゲートライン81および第3のソースライン93に接続される。第4の画素電極74のTFTは、第2のゲートライン82および第2のソースライン92に接続される。
一方、第5の画素電極75のTFTは、第3のゲートライン83および第2のソースライン92に接続される。第6の画素電極76のTFTは、第4のゲートライン84および第1のソースライン91に接続される。第7の画素電極77のTFTは、第4のゲートライン84および第2のソースライン92に接続される。第8の画素電極78のTFTは、第3のゲートライン83および第3のソースライン93に接続される。
このように配置された液晶表示パネルに対し、駆動法Aを適用する。具体的には、各ソースラインには、正極性の電位と負極性の電位とがソースラインの配置順に交互に出力される。図3は、各画素電極の電位の状態の例を示す説明図である。図3において、コモン電極電位VCOMより高い電位の画素電極を+で示し、VCOMより低い電位の画素電極を−で示している。
図3に示す例では、左から奇数番目のソースライン(S1,S3)は、VCOMより高い電位で維持される。また、左から偶数番目のソースライン(S2,S4)は、VCOMより低い電位で維持される。言い換えると、1フレームの期間内において、隣接するソースラインの電位の極性が反対の極性で維持され、1つおきにソースラインの電位の極性が同じになるように維持される。
例えば、図1のパネル結線Sに着目すると、1フレームの期間内において、第1のソースラインと第3のソースラインの電位の極性は同じになる。一方、第2のソースラインの電位の極性は、第1のソースラインまたは第3のソースラインの電位の極性と反対の極性になる。
以上のように、図1に例示する液晶表示パネルに対し、コモン電極電位VCOMより高い電位とVCOMより低い電位とを各電位出力端(図示せず)から電位出力端の配置順に交互に出力することにより、各ソースラインの電位の変動を抑えることができるため、消費電力を低減することができる。
また、図3に例示する配線の場合、ゲートラインG1に選択時電位が設定されると、ゲートラインG1に接続された画素電極32,33,36に書き込みが行われる。このとき、画素電極33が接続されたソースラインS3はVCOMより高い電位で維持されているため、画素電極33は正極性になる。また、画素電極32が接続されたソースラインS2および画素電極36が接続されたソースラインS4はVCOMより低い電位で維持されているため、画素電極32および画素電極36は負極性になる。次に、ゲートラインG2に選択時電位が設定されると、ゲートラインG2に接続された画素電極31,34,35に書き込みが行われる。このとき、画素電極31が接続されたソースラインS1および画素電極35が接続されたソースラインS3はVCOMより高い電位で維持されているため、画素電極31および画素電極35は正極性になる。また、画素電極34が接続されたソースラインS2はVCOMより低い電位で維持されているため、画素電極34は負極性になる。このことから、1行目の画素電極の極性は、正極性、負極性、正極性・・・となる。
同様に、ゲートラインG3に選択時電位が設定されると、ゲートラインG3に接続された画素電極41,44,45に書き込みが行われる。このとき、画素電極41が接続されたソースラインS2および画素電極45が接続されたソースラインS4はVCOMより低い電位で維持されているため、画素電極41および画素電極45は負極性になる。また、画素電極44が接続されたソースラインS3はVCOMより高い電位で維持されているため、画素電極34は正極性になる。次に、ゲートラインG4に選択時電位が設定されると、ゲートラインG4に接続された画素電極42,43,46に書き込みが行われる。このとき、画素電極43が接続されたソースラインS2はVCOMより低い電位で維持されているため、画素電極43は負極性になる。また、画素電極42が接続されたソースラインS1および画素電極46が接続されたソースラインS3はVCOMより高い電位で維持されているため、画素電極42および画素電極46は正極性になる。このことから、2行目の画素電極の極性は、負極性、正極性、負極性・・・となる。
以下、ゲートラインG3およびゲートラインG4に選択時電位が設定されることで、3行目の画素電極の極性は、正極性、負極性、正極性・・・となる。このように、各画素の極性は、奇数行目では正極性、負極性、正極性・・・となり、偶数行目では負極性、正極性、負極性・・・となり、隣接する画素同士の極性を変えることができる。すなわち、列毎反転で駆動させても、同極性の画素の連続数が少なくなるように液晶表示パネルを駆動することができるため、ドット反転の画質を維持できる。
次に、図1に例示する液晶表示パネルの各画素電極にRGBを割り当てた例を図4に示す。なお、図4において、赤色が割り当てられた画素電極には「R」と記し、緑色が割り当てられた画素電極には「G」と記し、青色が割り当てられた画素電極には「B」と記している。後述する図6〜8においても同様である。
液晶表示パネルにおける各画素電極および配線は、図1に例示するパネル結線Sをソースライン方向およびゲートライン方向にそれぞれ繰り返した配置になる。また、各画素電極には、赤色表示用画素、緑色表示用画素および青色表示用画素が繰り返される配置になるように各色が割り当てられる。
したがって、図1に例示するパネル結線Sに着目すると、割り当てられる3色のうち、第1の画素電極、第4の画素電極、第5の画素電極および第8の画素電極に割り当てられる色が同じになる。この場合、第2の画素電極および第6の画素電極には、残りの2色のうちの1色が割り当てられ、第3の画素電極および第7の画素電極には、残りの1色が割り当てられることになる。
そのため、図4に例示するように、ゲートライン方向へ繰り返し配置されるパネル配線Sのそれぞれの画素電極に、赤色、緑色および青色を順次割り当てると、各画素電極および配線と各画素電極に割り当てられる色は、3つのパネル結線Sの周期で繰り返されることになる。以下、この周期を繰り返し周期Cと記す。
次に、図4に例示する液晶表示パネルに用いられるゲートラインおよびソースラインの本数について説明する。
図5は、液晶表示パネルに配置される画素の例を示す説明図である。図5は、1組のRGBを1画素とし、液晶表示パネルが縦にM個の画素、横にN個の画素を含んでいることを示している。なお、一般に、液晶表示パネルは横長になるように用いられるため、M<Nが成り立つ。
図6は、図5に例示する液晶表示装置に配置される画素電極および配線の例を示す説明図である。
図6(a)は、一般的な液晶表示装置で用いられる画素電極および配線の配置を示している。図6(a)に例示する液晶表示装置では、左側に配置されたソースラインおよび下側に配置されたゲートラインに画素電極が接続される。
図6(b)は、非特許文献1に記載された液晶表示装置で用いられる画素電極および配線の配置を示している。図6(b)に例示する液晶表示装置では、上述するように、列方向の各画素電極が2本のソースラインに接続され、行方向の2つの画素電極がそれぞれ1つのゲートラインを共有して接続される。
そして、図6(c)が、本発明の液晶表示装置で用いられる画素電極および配線の配置を示している。図6(c)に例示する配置の場合、行方向の画素電極に対して2本のゲートラインが必要になることから、ゲートラインの本数は2M(本)になる。また、2組の画素に対しては、3本のソースラインが必要になることから、ソースラインの本数は3N/2(本)になる。したがって、配線の総本数は、2M+3N/2(本)である。
一方、図6(a)に例示する配置の場合、行方向の画素電極と同数のゲートラインが必要になることから、ゲートラインの本数はM(本)になる。また、1組の画素に対して、3本のソースラインが必要になることから、ソースラインの本数は3N(本)になる。したがって、配線の総本数は、M+3N(本)である。
また、図6(b)に例示する配置の場合、1画素が3行の画素電極により構成され、2組の画素に対しては、3本のゲートラインが必要になることから、ゲートラインの本数は3M/2(本)になる。また、列方向の画素電極に対して2本のソースラインが必要になることから、ソースラインの本数は2N(本)になる。したがって、配線の総本数は、3M/2+2N(本)である。
次に、図6(c)に例示する配置による配線の総本数と、図6(a)に例示する配置による配線の総本数とを比較する。図5に例示する条件より0<M<Nが成り立つため、M<N<3N/2が成り立つ。この関係式において、それぞれM+3N/2を加算すると、2M+3N/2<M+5N/2<M+3Nが成り立つ。
すなわち、図6(c)に例示する配置による配線の総本数2M+3N/2は、図6(a)に例示する配置による配線の総本数M+3Nよりも少ない。したがって、図6(c)に例示する配置のほうが、図6(a)に例示する配置よりも配線本数を抑えることができる。
さらに、図6(c)に例示する配置による配線の総本数と、図6(b)に例示する配置による配線の総本数とを比較する。図5に例示する条件よりM<Nが成り立つため、M/2<N/2が成り立つ。この関係式において、それぞれ3M/2+3N/2を加算すると、2M+3N/2<3M/2+2Nが成り立つ。
すなわち、図6(c)に例示する配置による配線の総本数2M+3N/2は、図6(b)に例示する配置による配線の総本数3M/2+2Nよりも少ない。したがって、図6(c)に例示する配置のほうが、図6(b)に例示する配置よりも配線本数を抑えることができる。
次に、図4に例示する液晶表示パネルの動作を説明する。図7は、各ゲートラインに電位を設定した場合に書き込みが行われる画素電極の推移の例を示す説明図である。図7において、書き込みが行われる画素電極を実線で示し、書き込みが行われない画素電極を破線で示す。
図4に例示するゲートラインG1に選択時電位が設定されると、ゲートラインG1に接続された画素電極に書き込みが行われる(図7(a)参照)。ここで繰り返し周期Cにおける画素電極に着目すると、赤色表示用に割り当てられた左から7番目および10番目の画素電極と、青色表示用に割り当てられた左から3番目および6番目の画素電極と、緑色表示用に割り当てられた左から2番目および11番目の画素電極とに書き込みが行われる。すなわち、繰り返し周期Cにおいて、赤色、緑色、青色表示用に割り当てられた画素電極に対して、それぞれ2つずつ書込みが行われる。
次に、図4に例示するゲートラインG2に選択時電位が設定されると、ゲートラインG2に接続された画素電極に書き込みが行われる(図7(b)参照)。ここで繰り返し周期Cにおける画素電極に着目すると、赤色表示用に割り当てられた左から1番目および4番目の画素電極と、青色表示用に割り当てられた左から9番目および12番目の画素電極と、緑色表示用に割り当てられた左から5番目および8番目の画素電極とに書き込みが行われる。すなわち、この場合も、繰り返し周期Cにおいて、赤色、緑色、青色表示用に割り当てられた画素電極に対して、それぞれ2つずつ書込みが行われる。
以下、図4に例示するゲートラインG3およびG4に選択時電位が設定された場合も同様に、繰り返し周期Cにおいて、赤色、緑色、青色表示用に割り当てられた画素電極に対して、それぞれ2つずつ書込みが行われる(図7(c),(d)参照)。
したがって、1本のゲートラインの走査に対し、常に赤色、緑色、青色表示用に割り当てられた画素電極に対して、それぞれ2つずつ書込みが行われるため、色割れが原理的に発生しない。すなわち、図1に例示する配線に対して図4に例示する色の割り当てを行うことで、色割れが発生することを抑制できる。
なお、図1では、画素電極が矩形である場合を例示しているが、画素電極の形状は矩形に限定されない。画素電極21に設けられるTFT22が接続されるソースラインおよびゲートラインが、図1に例示する関係を満たすことが可能であれば、画素電極の形状は任意である。
図8は、本発明の液晶表示装置が備える液晶表示パネルの他の例を示す説明図である。図8に例示する液晶表示パネルの画素電極の形状は、一方の脚(きゃく)が底辺(上底及び下底)と垂直な台形である。ソースラインおよびゲートラインに囲まれた2つの画素電極は、それぞれ底辺が上下逆に配置される。
また、台形の画素電極の底辺がゲートラインと並行に配置され、かつ、底辺に垂直な脚(きゃく)がソースラインと並行に配置される。また、画素電極は、底辺に垂直ではない脚(きゃく)が、他方の台形の画素電極における底辺に垂直ではない脚(きゃく)と平行になるように形成される。
そして、画素電極に設けられたTFTは、台形の画素電極のうちの短い底辺とゲートラインとの間に配置される。このように画素電極およびTFTを配置することで、開口率の低下を防ぐことが可能になる。
以下、具体的な実施例により本発明を説明するが、本発明の範囲は以下に説明する内容に限定されない。
本発明の液晶表示装置を用いる場合、実際に表示を行う画素の範囲(画素数)により、表示に寄与する画素電極と、表示に寄与しない画素電極とが存在する。以下、表示に寄与する画素電極が含まれる領域を表示領域と記し、表示に寄与しない画素電極が含まれる領域を非表示領域と記す。また、表示に寄与しない画素電極のことを、ダミー画素電極と記すこともある。
表示領域と非表示領域との境界は、一般に末端のソースライン近傍に存在し、表示する画素の範囲(画素数)に応じて定められる。そこで、第1の実施例では、ソースラインを挟んだ両画素電極間に表示領域と非表示領域の境界が存在する場合を説明する。
図9は、ソースラインを挟んだ両画素電極間に表示領域と非表示領域の境界が存在する場合の例を示す説明図である。図9に例示するソースラインSLは、表示領域A1と非表示領域A2との境界B1に設けられる左端のソースラインであり、ソースラインSRは、表示領域A1と非表示領域A3との境界B2に設けられる右端のソースラインである。
例えば、ソースラインSLに接続される画素電極51,52のうち、左側の画素電極51は表示に寄与しない画素電極(ダミー画素電極)であり、右側の画素電極52は表示に寄与する画素電極である。
仮に、表示に寄与しない画素電極(ダミー画素電極)をソースラインSLに接続しない場合、ソースラインSLへ接続される画素電極の数は、他のソースラインへ接続される画素電極の数よりも少なくなる。そのため、ソースラインSLの負荷が他のソースラインの負荷よりも軽くなってしまうため、表示領域の端部の明るさが他の部分と異なってしまう。
そこで、表示領域A1と非表示領域A2の境界B1近傍で表示領域端部の表示に寄与するソースラインSLに、図9に例示するようなダミー画素電極51(およびTFT)を接続することにより、ソースラインSLと他のソースラインとの負荷容量を揃えることが可能になるため、表示の均一性を確保することが可能になる。
ソースラインを挟んだ両画素電極間に表示領域A1と非表示領域A2の境界B1が存在する場合、ソースラインSLに接続された各行の画素電極に着目すると、1つの画素電極(ここでは、画素電極52)が表示に寄与する画素電極になっている。1本のソースラインに接続される各行の画素電極は2つなので、ソースラインSLと他のソースラインとの負荷容量を揃えるため、表示に寄与する画素電極と同数の画素電極(ここでは、画素電極51)およびTFTを、表示に寄与しない画素電極(すなわち、ダミー画素電極)としてソースラインSLに接続すればよい。
なお、上記説明では、ソースラインSLに接続させるダミー画素電極の配置を例示したが、ダミー画素電極の配置は、右端のソースラインSRに対しても同様である。
第2の実施例では、ソースラインを挟まない両画素電極間に表示領域と非表示領域の境界が存在する場合を説明する。図10は、ソースラインを挟まない両画素電極間に表示領域と非表示領域の境界が存在する場合の例を示す説明図である。図10に例示するソースラインSLは、表示領域A4と非表示領域A5との境界B3に設けられる左端のソースラインであり、ソースラインSRは、表示領域A4と非表示領域A6との境界B4に設けられる右端のソースラインである。
図1に例示するパネル結線Sは、2行の画素電極を単位として繰り返されるため、例えば、図10の上側2行の画素電極に着目する。この場合、ソースラインSLに接続される画素電極のうち、画素電極62,63,64は表示に寄与しない画素電極(ダミー画素電極)であり、画素電極61は表示に寄与する画素電極である。
実施例1の場合と同様、仮に、表示に寄与しない画素電極(ダミー画素電極)をソースラインSLに接続しない場合、ソースラインSLへ接続される画素電極の数は、他のソースラインへ接続される画素電極の数よりも少なくなり、表示領域の端部の明るさが他の部分と異なってしまう。
そこで、表示領域A4と非表示領域A5の境界B3近傍でありかつ非表示領域に位置するソースラインSLに、図10に例示するようなダミー画素電極62,63,64(およびTFT)を接続することにより、ソースラインSLと他のソースラインとの負荷容量を揃えることが可能になるため、表示の均一性を確保することが可能になる。
ソースラインを挟まない両画素電極間に表示領域A4と非表示領域A5の境界B3が存在する場合、ソースラインSLに接続された2行分の画素電極に着目すると、1つの画素電極(ここでは、画素電極61)が表示に寄与する画素電極になっている。1本のソースラインに接続される2行分の画素電極は4つである。そこで、ソースラインSLと他のソースラインとの負荷容量を揃えるため、表示に寄与する画素電極の3倍の数の画素電極(ここでは、画素電極62,63,64)およびTFTを、表示に寄与しない画素電極(すなわち、ダミー画素電極)としてソースラインSLに接続すればよい。
なお、上記説明では、ソースラインSLに接続させるダミー画素電極の配置を例示したが、ダミー画素電極の配置は、右端のソースラインSRに対しても同様である。
また、実施例1では、表示領域A1の両端ともソースラインを挟む両画素電極間に表示領域と非表示領域の境界B1,B2が存在する場合を説明し、実施例2では、表示領域A4の両端ともソースラインを挟まない両画素電極間に表示領域と非表示領域の境界B3,B4が存在する場合を説明した。ただし、表示領域のいずれか一方にソースラインを挟む両画素電極間に表示領域と非表示領域の境界が存在してもよく、表示領域のいずれか一方にソースラインを挟まない両画素電極間に表示領域と非表示領域の境界が存在してもよい。この場合の画素電極およびTFTの接続方法は、上述する方法と同様である。
本発明は、アクティブマトリクス方式の液晶表示装置に好適に適用される。
21,31〜36,41〜46,51〜52,61〜64 画素電極
22 アクティブ素子(TFT)
S パネル結線
G1〜G6 ゲートライン
S1〜S8 ソースライン
22 アクティブ素子(TFT)
S パネル結線
G1〜G6 ゲートライン
S1〜S8 ソースライン
Claims (8)
- 薄膜トランジスタが各々設けられた8つの画素電極と、
4本の走査線と、
3本の信号線とを備え、
前記8つの画素電極のうち、第1から第4の画素電極が走査線方向に順に配置され、第5から第8の画素電極が、前記第1から第4の画素電極における信号線方向に隣接して、走査線方向に順に配置され、
前記4本の走査線のうち、前記第1から第4の画素電極における前記第5から第8の画素電極と反対側に第1の走査線が配置され、前記第1から第4の画素電極が前記第5から第8の画素電極と向かい合う側に、第2の走査線および第3の走査線が配置され、前記第5から第8の画素電極における前記第1から第4の画素電極と反対側に第4の走査線が配置され、
前記3本の信号線のうち、第1の画素電極および第5の画素電極における第2の画素電極および第6の画素電極と反対側に第1の信号線が配置され、第2の画素電極および第6の画素電極が第3の画素電極および第7の画素電極と向かい合う側に第2の信号線が配置され、第4の画素電極および第8の画素電極における第3の画素電極および第7の画素電極と反対側に第3の信号線が配置され、
第1の画素電極の薄膜トランジスタは、前記第2の走査線および第1の信号線に接続され、
第2の画素電極の薄膜トランジスタは、前記第1の走査線および第2の信号線に接続され、
第3の画素電極の薄膜トランジスタは、前記第1の走査線および第3の信号線に接続され、
第4の画素電極の薄膜トランジスタは、前記第2の走査線および第2の信号線に接続され、
第5の画素電極の薄膜トランジスタは、前記第3の走査線および第2の信号線に接続され、
第6の画素電極の薄膜トランジスタは、前記第4の走査線および第1の信号線に接続され、
第7の画素電極の薄膜トランジスタは、前記第4の走査線および第2の信号線に接続され、
第8の画素電極の薄膜トランジスタは、前記第3の走査線および第3の信号線に接続される
ことを特徴とする液晶表示装置。 - 第1から第4の画素電極および第5から第8の画素電極と、4本の走査線と、3本の信号線とを繰り返し単位として、走査線方向および信号線方向に隣接させて配置し、
走査線方向に隣接する繰り返し単位において、隣接する信号線を重畳させる
請求項1記載の液晶表示装置。 - 1フレームの期間内において、第1の信号線は、第3の信号線の電位の極性と同一の極性を有し、第2の信号線の電位の極性と反対の極性を有する
請求項1または請求項2記載の液晶表示装置。 - 表示に寄与する画素電極が含まれる領域である表示領域と表示に寄与しない画素電極が含まれる領域である非表示領域との境界が信号線を挟んだ両画素電極間に存在する場合に、前記表示領域の端部の表示に寄与する前記境界近傍の信号線には、前記表示領域内の信号線と同じ負荷容量を有するように画素電極および薄膜トランジスタが接続される
請求項1から請求項3のうちのいずれか1項に記載の液晶表示装置。 - 表示に寄与する画素電極が含まれる領域である表示領域と表示に寄与しない画素電極が含まれる領域である非表示領域との境界が信号線を挟んだ両画素電極間に存在する場合に、前記表示領域の端部の表示に寄与する前記境界近傍の信号線には、表示に寄与しない画素電極および薄膜トランジスタが、表示に寄与する画素電極と同数接続される
請求項1から請求項4のうちのいずれか1項に記載の液晶表示装置。 - 表示に寄与する画素電極が含まれる領域である表示領域と表示に寄与しない画素電極が含まれる領域である非表示領域との境界が信号線を挟まない両画素電極間に存在する場合に、前記表示領域の端部の表示に寄与するとともに前記非表示領域に位置する信号線には、前記表示領域内の信号線と同じ負荷容量を有するように画素電極および薄膜トランジスタが接続される
請求項1から請求項5のうちのいずれか1項に記載の液晶表示装置。 - 表示に寄与する画素電極が含まれる領域である表示領域と表示に寄与しない画素電極が含まれる領域である非表示領域との境界が信号線を挟まない両画素電極間に存在する場合に、前記表示領域の端部の表示に寄与するとともに前記非表示領域に位置する信号線には、表示に寄与しない画素電極および薄膜トランジスタが、表示に寄与する画素電極の数の3倍接続される
請求項1から請求項6のうちのいずれか1項に記載の液晶表示装置。 - 8つの画素電極は、表示用に3色のうちのいずれか1色が割り当てられ、
第1の画素電極、第4の画素電極、第5の画素電極および第8の画素電極は、前記3色の中から第一の色が割り当てられ、
第2の画素電極および第6の画素電極は、前記3色の中から前記第一の色と異なる第二の色が割り当てられ、
第3の画素電極および第7の画素電極には、前記3色の中から前記第一の色または前記第二の色とは異なる第三の色が割り当てられる
請求項1から請求項7のうちのいずれか1項に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2014026069A true JP2014026069A (ja) | 2014-02-06 |
Family
ID=50199770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2012165443A Pending JP2014026069A (ja) | 2012-07-26 | 2012-07-26 | 液晶表示装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2014026069A (ja) |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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