CN107145018B - 像素排列单元、像素排列结构和显示面板 - Google Patents

Abstract

一种像素排列单元、像素排列结构和显示面板，该像素排列单元包括由3条扫描线和4条数据线相互交叉限定形成的两行共12个子像素，每个子像素通过TFT与对应的扫描线和数据线相连；其中：子像素P1与扫描线G1和数据线D1相连；子像素P2与扫描线G2和数据线D1相连；子像素P3与扫描线G2和数据线D2相连；子像素P4与扫描线G1和数据线D2相连；子像素P5与扫描线G1和数据线D3相连；子像素P6与扫描线G1和数据线D4相连；子像素P7与扫描线G3和数据线D1相连；子像素P8与扫描线G3和数据线D2相连；子像素P9与扫描线G3和数据线D3相连；子像素P10与扫描线G2和数据线D3相连；子像素P11与扫描线G2和数据线D4相连；子像素P12与扫描线G3和数据线D4相连。

Description

像素排列单元、像素排列结构和显示面板

技术领域

本发明涉及显示技术领域，特别是涉及一种像素排列单元、像素排列结构和显示面板。

背景技术

薄膜晶体管液晶显示面板(TFT-LCD)具有画质好、体积小、重量轻、低驱动电压、低功耗、无辐射和制造成本相对较低的优点，在平板显示领域占主导地位。

液晶显示面板在正常显示时，为了避免液晶极化，施加于像素电极的电压相对于公共电极而交替翻转，即像素电极的电压在正极性及负极性之间来回变化，称之为反转驱动。当像素电极的电压高于公共电极的电压时，称之为正极性(+)，当像素电极的电压低于公共电极的电压时，称之为负极性(-)。反转驱动包括帧反转驱动(frame inversion)、行反转驱动(row inversion)、列反转驱动(column inversion)及点反转驱动(dotinversion)。点反转驱动的功耗虽然最大，但是点反转驱动的显示效果最佳，因此点反转驱动成为目前主流的驱动方式。

图1为现有的一种单扫描线架构像素排列结构的等效电路图，该像素排列结构包括多条扫描线11和多条数据线12，扫描线11与数据线12相互交叉形成多个子像素(sub-pixel)14，每个子像素14通过TFT 13与对应的扫描线11和数据线12相连。针对每相邻两条数据线12之间的一列子像素14而言，处在奇数位置的子像素14与位于该列子像素14左侧的数据线12相连，处在偶数位置的子像素14与位于该列子像素14右侧的数据线12相连。从而，与同一条数据线12相连的各个子像素14分布在该数据线12两侧且呈Z字形交替排布(业界称为“Z inversion”)，且与同一条数据线12相连的各个子像素14具有相同的极性(正极线或负极性)。上述像素排列结构在驱动时，可以采取列反转的驱动方式来实现点反转的显示效果。

图2为现有的一种双扫描线架构像素排列结构的等效电路图，该双扫描线架构像素排列结构包括多条扫描线11、多条数据线12和多个子像素14，每个子像素14通过TFT 13与对应的扫描线11和数据线12相连。每相邻两条数据线12之间设有两列子像素14，每条数据线12与其左右两侧的两列子像素14相连，两条相邻数据线12之间的、位于同一行的两个子像素14分别与上下两条扫描线11相连。对于显示面板而言，驱动芯片包括栅极驱动芯片(gate driver)和源极驱动芯片(source driver)都是必不可少的，源极驱动芯片由于其复杂的结构比栅极驱动芯片更为昂贵。上述的双扫描线架构像素排列结构，通过减少数据线的数量可以降低源极驱动芯片的使用数量和成本。

目前大多数驱动方式采用单扫描线架构的像素排列结构(如图1所示)或者双扫描线架构的像素排列结构(如图2所示)，但是前者由于数据线数量多，不利于减少成本；后者通过减少数据线的数量虽然可以降低成本，但是由于扫描线的数量增多，每条扫描线被扫描打开的时间变短，导致缩短了每个子像素的充电时间。

发明内容

本发明的目的在于提供一种像素排列单元和像素排列结构，以解决现有单扫描线架构像素排列结构的生产成本较高及现有双扫描线架构像素排列结构的充电时间较短的问题。

本发明实施例提供一种像素排列单元，包括由3条扫描线和4条数据线相互交叉限定形成的两行共12个子像素，每个子像素通过TFT与对应的扫描线和数据线相连；该3条扫描线分别为扫描线G1、G2、G3，该4条数据线分别为数据线D1、D2、D3、D4，该12个子像素分别为子像素P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12，其中：子像素P1通过TFT与扫描线G1和数据线D1相连；子像素P2通过TFT与扫描线G2和数据线D1相连；子像素P3通过TFT与扫描线G2和数据线D2相连；子像素P4通过TFT与扫描线G1和数据线D2相连；子像素P5通过TFT与扫描线G1和数据线D3相连；子像素P6通过TFT与扫描线G1和数据线D4相连；子像素P7通过TFT与扫描线G3和数据线D1相连；子像素P8通过TFT与扫描线G3和数据线D2相连；子像素P9通过TFT与扫描线G3和数据线D3相连；子像素P10通过TFT与扫描线G2和数据线D3相连；子像素P11通过TFT与扫描线G2和数据线D4相连；子像素P12通过TFT与扫描线G3和数据线D4相连。

进一步地，子像素P1、P2、P3、P4、P5、P6处在第一行且位于扫描线G1与扫描线G2之间；子像素P7、P8、P9、P10、P11、P12处在第二行且位于扫描线G2与扫描线G3之间。

进一步地，子像素P1位于数据线D1的左侧；子像素P2、P3、P7、P8位于数据线D1与数据线D2之间；子像素P4、P9位于数据线D2与数据线D3之间；子像素P5、P6、P10、P11位于数据线D3与数据线D4之间；子像素P12位于数据线D4的右侧。

进一步地，第二行的六个子像素P7、P8、P9、P10、P11、P12相对于第一行的六个子像素P1、P2、P3、P4、P5、P6向右偏移一个子像素位置。

进一步地，该12个子像素构成四个显示像素，子像素P1、P2、P3构成第一个显示像素，子像素P4、P5、P6构成第二个显示像素，子像素P7、P8、P9构成第三个显示像素，子像素P10、P11、P12构成第四个显示像素，每个显示像素下的三个子像素对应不同的色阻。

本发明实施例还提供一种像素排列结构，由多个上述的像素排列单元组成。

进一步地，该像素排列结构包括由3m条扫描线和4n条数据线相互交叉限定形成2m行共12×m×n个子像素，以每12个子像素排列成一个所述的像素排列单元，由m×n个所述的像素排列单元组成，其中m、n为正整数。

进一步地，该像素排列结构在所有偶数行子像素与相邻的下一行子像素之间设有两条紧邻的扫描线。

本发明实施例还提供一种显示面板，包括上述的像素排列结构。

进一步地，该显示面板包括有效显示区和位于有效显示区外围的非显示区，在该显示面板的最右侧还增设一条数据线，位于该显示面板最左侧的每一个像素排列单元中，子像素P1被移至该显示面板的最右侧且通过TFT与对应的扫描线和最右侧的数据线相连。

本发明实施例提供的像素排列单元和像素排列结构，相较于现有的单扫描线架构像素排列结构，虽然扫描线的数量增加，但数据线的数量减少，有利于降低源极驱动芯片的使用数量和成本；相较于现有的双扫描线架构像素排列结构，虽然数据线的数量增加，但扫描线的数量减少，每条扫描线被扫描打开的时间变长，可以增加每个子像素的充电时间。即本实施例的像素排列结构可以在生产成本和充电时间上取得较佳平衡。

附图说明

图1为现有的一种单扫描线架构像素排列结构的等效电路图。

图2为现有的一种双扫描线架构像素排列结构的等效电路图。

图3为本发明实施例中像素排列单元的等效电路图。

图4a至图4c为图3中像素排列单元在显示时的驱动示意图。

图5为本发明实施例中像素排列结构的等效电路图。

图6为本发明其中一个实施例中显示面板的平面电路图。

图7为本发明另一个实施例中显示面板的平面电路图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。

图3为本发明实施例中像素排列单元的等效电路图，请参图3，该像素排列单元包括由3条扫描线和4条数据线相互交叉限定形成的两行共12个子像素(sub-pixel)，每个子像素通过TFT 23与对应的扫描线和数据线相连。

该3条扫描线分别为扫描线G1、G2、G3，该4条数据线分别为数据线D1、D2、D3、D4，该12个子像素分别为子像素P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12，其中：

子像素P1通过TFT 23与扫描线G1和数据线D1相连；

子像素P2通过TFT 23与扫描线G2和数据线D1相连；

子像素P3通过TFT 23与扫描线G2和数据线D2相连；

子像素P4通过TFT 23与扫描线G1和数据线D2相连；

子像素P5通过TFT 23与扫描线G1和数据线D3相连；

子像素P6通过TFT 23与扫描线G1和数据线D4相连；

子像素P7通过TFT 23与扫描线G3和数据线D1相连；

子像素P8通过TFT 23与扫描线G3和数据线D2相连；

子像素P9通过TFT 23与扫描线G3和数据线D3相连；

子像素P10通过TFT 23与扫描线G2和数据线D3相连；

子像素P11通过TFT 23与扫描线G2和数据线D4相连；

子像素P12通过TFT 23与扫描线G3和数据线D4相连。

具体地，如图3所示，子像素P1、P2、P3、P4、P5、P6处在第一行且位于扫描线G1与扫描线G2之间；子像素P7、P8、P9、P10、P11、P12处在第二行且位于扫描线G2与扫描线G3之间。子像素P1位于数据线D1的左侧；子像素P2、P3、P7、P8位于数据线D1与数据线D2之间；子像素P4、P9位于数据线D2与数据线D3之间；子像素P5、P6、P10、P11位于数据线D3与数据线D4之间；子像素P12位于数据线D4的右侧。

由图3可见，第二行的六个子像素P7、P8、P9、P10、P11、P12相对于第一行的六个子像素P1、P2、P3、P4、P5、P6并非上下一一对齐，而是向右偏移一个子像素位置。

本实施例中，该12个子像素(P1～P12)构成四个显示像素(pixel)，即每三个子像素构成一个显示像素。其中，子像素P1、P2、P3构成第一个显示像素，子像素P4、P5、P6构成第二个显示像素，子像素P7、P8、P9构成第三个显示像素，子像素P10、P11、P12构成第四个显示像素。而且，每个显示像素下的三个子像素对应不同的色阻，如红色(R)、绿色(G)、蓝色(B)色阻，以形成R子像素、G子像素与B子像素的组合。

图4a至图4c为图3中像素排列单元在显示时的驱动示意图，请参图4a至图4c，该像素排列单元的驱动方式如下：

如图4a所示，向扫描线G1送出扫描信号，使扫描线G1打开，通过数据线D1至数据线D4输出数据信号，完成对第一行中的子像素P1、P4、P5、P6进行充电；

如图4b所示，向扫描线G2送出扫描信号，使扫描线G2打开，通过数据线D1至数据线D4输出数据信号，完成对第一行中剩下的子像素P2、P3进行充电以及完成对第二行中的子像素P10、P11进行充电；

如图4c所示，向扫描线G3送出扫描信号，使扫描线G3打开，通过数据线D1至数据线D4输出数据信号，完成对第二行中剩下的子像素P7、P8、P9、P12进行充电。至此，完成对该像素排列单元中所有12个子像素P1～P12的充电。

图5为本发明实施例中像素排列结构的等效电路图，请参图5，本发明实施例还提供一种像素排列结构，该像素排列结构由多个上述的像素排列单元(其中，每个像素排列单元如图中虚线框a内所示)组成，该像素排列结构包括由3m条扫描线和4n条数据线相互交叉限定形成2m行共12×m×n个子像素，以每12个子像素排列成一个上述的像素排列单元，由m×n个上述的像素排列单元组成，其中m、n为正整数。

如图5所示，在将m×n个上述的像素排列单元组成该像素排列结构时，该像素排列结构在所有偶数行子像素与相邻的下一行子像素之间设有两条紧邻的扫描线，例如在第二行子像素与第三行子像素之间设有两条紧邻的扫描线G3、G4，在第四行子像素与第五行子像素之间设有两条紧邻的扫描线G6、G7，其余类推。

该像素排列结构在每帧(frame)画面的显示过程中，通过控制各条数据线上的电压极性在正极性(+)与负极性(-)之间变动，该像素排列结构可以实现点反转驱动，而且该像素排列结构可用于高分辨率(resolution)的显示面板中。

本实施例的像素排列结构相较于现有的单扫描线架构像素排列结构，虽然扫描线的数量增加，但数据线的数量减少，有利于降低源极驱动芯片的使用数量和成本；本实施例的像素排列结构相较于现有的双扫描线架构像素排列结构，虽然数据线的数量增加，但扫描线的数量减少，每条扫描线被扫描打开的时间变长，可以增加每个子像素的充电时间。即本实施例的像素排列结构可以在生产成本和充电时间上取得较佳平衡。

本发明实施例还提供一种显示面板，包括上述的像素排列结构。该显示面板具体可以是液晶显示面板，该液晶显示面板包括薄膜晶体管阵列基板、彩色滤光片基板以及设置在薄膜晶体管阵列基板与彩色滤光片基板之间的液晶层。

如图6所示，在本发明的其中一个实施例中，显示面板包括有效显示区31(如图中虚线框内所示)和位于有效显示区31外围的非显示区32，上述的像素排列结构分布在有效显示区31，但也有一部分位于非显示区32，即为了画面显示的完整性，每一行子像素中左右两端加起来共有六个子像素是位于非显示区32，没有被利用。而位于非显示区32的这部分子像素将占据非显示区32的空间，使得左右边框变窄。

如图7所示，在本发明的另一个实施例中，显示面板包括有效显示区41(如图中虚线框内所示)和位于有效显示区41外围的非显示区42。与图6所示实施例不同的是，本实施例中，在显示面板的最右侧还增设一条数据线43，作为第4n+1条数据线，位于显示面板最左侧的每一个像素排列单元中，子像素P1被移至显示面板的最右侧且通过TFT与对应的扫描线和最右侧的数据线43相连。即位于显示面板最左侧的每一个像素排列单元包括b1和b2两个部分，其中b1部分包括子像素P1且被移至显示面板的最右侧，b2部分包括除子像素P1之外的其他11个子像素且仍在原处，b1和b2两个部分合起来仍然可看做等效于原有的像素排列单元a。本实施例在结构上仅仅只需要增设一条数据线43，但可以使上述像素排列结构完全分布在有效显示区41，像素排列结构不会占用左右边框，从而克服左右边框变窄的问题，或者说在相同尺寸下可以使有效显示区41的面积变得更大。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (9)

1.一种像素排列单元，其特征在于，包括由3条扫描线和4条数据线相互交叉限定形成的两行共12个子像素，每个子像素通过TFT与对应的扫描线和数据线相连；该3条扫描线分别为扫描线G1、G2、G3，该4条数据线分别为数据线D1、D2、D3、D4，该12个子像素分别为子像素P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12，其中：子像素P1通过TFT与扫描线G1和数据线D1相连；子像素P2通过TFT与扫描线G2和数据线D1相连；子像素P3通过TFT与扫描线G2和数据线D2相连；子像素P4通过TFT与扫描线G1和数据线D2相连；子像素P5通过TFT与扫描线G1和数据线D3相连；子像素P6通过TFT与扫描线G1和数据线D4相连；子像素P7通过TFT与扫描线G3和数据线D1相连；子像素P8通过TFT与扫描线G3和数据线D2相连；子像素P9通过TFT与扫描线G3和数据线D3相连；子像素P10通过TFT与扫描线G2和数据线D3相连；子像素P11通过TFT与扫描线G2和数据线D4相连；子像素P12通过TFT与扫描线G3和数据线D4相连；该12个子像素构成四个显示像素，子像素P1、P2、P3构成第一个显示像素，子像素P4、P5、P6构成第二个显示像素，子像素P7、P8、P9构成第三个显示像素，子像素P10、P11、P12构成第四个显示像素，每个显示像素下的三个子像素对应不同的色阻。

2.根据权利要求1所述的像素排列单元，其特征在于，子像素P1、P2、P3、P4、P5、P6处在第一行且位于扫描线G1与扫描线G2之间；子像素P7、P8、P9、P10、P11、P12处在第二行且位于扫描线G2与扫描线G3之间。

3.根据权利要求1所述的像素排列单元，其特征在于，子像素P1位于数据线D1的左侧；子像素P2、P3、P7、P8位于数据线D1与数据线D2之间；子像素P4、P9位于数据线D2与数据线D3之间；子像素P5、P6、P10、P11位于数据线D3与数据线D4之间；子像素P12位于数据线D4的右侧。

4.根据权利要求1所述的像素排列单元，其特征在于，第二行的六个子像素P7、P8、P9、P10、P11、P12相对于第一行的六个子像素P1、P2、P3、P4、P5、P6向右偏移一个子像素位置。

5.一种像素排列结构，其特征在于，由多个如权利要求1至4任一项所述的像素排列单元组成。

6.根据权利要求5所述的像素排列结构，其特征在于，该像素排列结构包括由3m条扫描线和4n条数据线相互交叉限定形成2m行共12×m×n个子像素，以每12个子像素排列成一个所述的像素排列单元，由m×n个所述的像素排列单元组成，其中m、n为正整数。

7.根据权利要求6所述的像素排列结构，其特征在于，该像素排列结构在所有偶数行子像素与相邻的下一行子像素之间设有两条紧邻的扫描线。

8.一种显示面板，其特征在于，包括如权利要求6至7任一项所述的像素排列结构。

9.根据权利要求8所述的显示面板，其特征在于，该显示面板包括有效显示区和位于有效显示区外围的非显示区，在该显示面板的最右侧还增设一条数据线，位于该显示面板最左侧的每一个像素排列单元中，子像素P1被移至该显示面板的最右侧且通过TFT与对应的扫描线和最右侧的数据线相连。

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