JP7302040B2

JP7302040B2 - 画素構造、アレイ基板および表示パネル

Info

Publication number: JP7302040B2
Application number: JP2021578202A
Authority: JP
Inventors: 弘峻林; 天豪張; 云欽胡; 紅燕常; 明宏施; 政鴻陳; 偉李
Original assignee: HKC Co Ltd
Current assignee: HKC Co Ltd
Priority date: 2020-09-27
Filing date: 2020-12-29
Publication date: 2023-07-03
Anticipated expiration: 2040-12-29
Also published as: US20220102382A1; CN112147825B; EP4016177A1; US11646325B2; JP2022552766A; KR20220093093A; EP4016177A4; CN112147825A; WO2022062248A1; BR112022025077A2; KR102582755B1

Description

本願は２０２０年９月２７日に出願された、出願番号が２０２０１１０３８８２２．０である中国特許出願の優先権を主張し、その全ての内容を引用により本願に組み入れる。

本願は、表示技術の分野に関し、特に画素構造、アレイ基板および表示パネルに関する。

表示パネルにおいて、デュアルゲート画素駆動構造を採用することにより、ゲート線を２倍に増やすと同時に、データ線を半分にするので、駆動コストを低減させて、生産コストを低減させることができる。デュアルゲート駆動を採用した画素構造において、隣接する２列の画素ユニットが同一のデータ線に接続されてかつデータ線の両側に対称に配置されると、縦筋などの不良が発生しやすい。表示品質を向上させるために、隣接する２つの画素ユニットを１組とし、同一のデータ線に接続してかつデータ線の同じ側に設置し、同じ列内で隣接する２組の画素を異なるデータ線に接続すれば、１組の画素をその上下左右の画素組の極性の何れともに逆であるにすることができ、これによって表示品質を改善する。

しかし、このように構成すると、同じデータ線に接続された２つの画素ユニットのデータ線までの距離が異なるため、隣接する２つの画素ユニットの静電容量の不整合が生じやすくなり、明暗の分布が不均一になり、表示不良になる。静電容量の不均一を改善するために薄膜トランジスタを２つの画素ユニット間に設置して静電容量の整合を図ると、画素開口率が低下するか、または画素電極の対称性が悪くなる。

ここで述べるものは本願に関連する背景情報を提供するだけであって、必然的に先行技術を構成するものではない。

本願は画素構造を提案し、前記画素構造は、
第１方向に延在する第１データ線と、
何れも前記第１方向と交差する第２方向に延在する第１ゲート線と第２ゲート線と、
第１画素電極と第１薄膜トランジスタとを含む第１画素ユニットであって、前記第１薄膜トランジスタは前記第１ゲート線に接続された第１ゲートと、前記第１データ線に接続された第１ソースと、前記第１画素電極に接続された第１ドレインとを含む第１画素ユニットと、
第２画素電極と第２薄膜トランジスタとを含む第２画素ユニットであって、前記第２薄膜トランジスタは前記第２ゲート線に接続された第２ゲートと、前記第１データ線に接続された第２ソースと、前記第２画素電極に接続された第２ドレインとを含む第２画素ユニットと、
を含み、
前記第１画素ユニットと第２画素ユニットは前記第２方向に配列されており、前記第２画素電極より、前記第１画素電極の方が前記第１データ線により近く設置され、前記第１薄膜トランジスタと第２薄膜トランジスタはいずれも前記第１データ線に近接して設置されており、
前記第１ドレインと前記第１画素電極との間には第１接続配線が設けられ、前記第２ドレインと前記第２画素電極との間には、前記第１接続配線に対応して前記第１画素ユニットと第２画素ユニットの静電容量を整合させる第２接続配線が設けられている。

本願のもう一つの側面において、アレイ基板を提供し、前記アレイ基板は下地基板および上記の何れか一項に記載の画素構造を含み、前記下地基板上には、
前記第１ゲート線、第２ゲート線、第１ゲートと第２ゲートを形成する第１金属層と、
前記第１金属層上に設けられた第１絶縁層と、
前記第１絶縁層上に設けられ、前記第１データ線、第１ソース、第１ドレイン、第２ソースおよび第２ドレインを形成する第２金属層と、
前記第２金属層上に設けられた第２絶縁層と、
前記第１画素電極と第２画素電極とを形成する透明導電層と、
が形成されており、
前記第１接続配線と第２接続配線はいずれも、前記第２金属層により形成された金属配線部と、前記透明導電層により形成された透明配線部と、前記透明配線部と金属配線部との間に設けられてかつ前記第２絶縁層を貫通するバイアホール接続部とを含む。

本願のもう一つの側面において、表示パネルを提供し、前記表示パネルは、上記の何れか一項に記載の画素構造を含むか、または上記の何れか一項に記載のアレイ基板と前記アレイ基板に対向して設置されたカラーフィルム基板とを含む。

本願が提供する画素構造、アレイ基板および表示パネルには、第１データ線、第１ゲート線、第２ゲート線、第１画素ユニットおよび第２画素ユニットが設けられている。第２画素電極より、第１画素電極の方が第１データ線により近く設置され、第１薄膜トランジスタと第２薄膜トランジスタはいずれも第１データ線に近接して設置されており、第１ドレインと第１画素電極との間には第１接続配線が設けられ、第２ドレインと第２画素電極との間には、第１接続配線に対応して第１画素ユニットと第２画素ユニットとの静電容量を整合させる第２接続配線が設けられている。本願において、第１薄膜トランジスタと第２薄膜トランジスタをいずれも第１データ線に近接させて設置するとともに、第１接続配線と第２接続配線を設けて第１画素ユニットと第２画素ユニットの静電容量を整合させることによって、非表示領域の占用する面積を効果的に減少させ、画素開口率を高め、画素電極の対称性を保証し、画素ユニット間の静電容量の整合を保証し、表示明さの均一性を向上させ、表示品質を向上させた。

本願の画素構造の一実施例の構造模式図である。本願の画素構造の一実施例のもう一つの構造模式図である。本願の画素構造の一実施例の画素組配置模式図である。本願の画素構造のもう一つの実施例の構造模式図である。本願の画素構造のもう一つの実施例の構造模式図である。本願の画素構造のもう一つの実施例の画素配置模式図である。本願の画素構造のもう一つの実施例の画素配置模式図である。本願のアレイ基板の一実施例の構造模式図である。本願のアレイ基板のもう一つの実施例の構造模式図である。

以下では、本願実施例における図面と組み合わせ、本願実施例における技術案を明確且つ完全に説明する。説明される実施例は本願の全ての実施例ではなく、本願の一部の実施例に過ぎないことは明らかである。本願における実施例に基づいて、当業者が創造的な労働を行わないことを前提に得た全ての他の実施例は、本願の保護する範囲に属す。

もし本願実施例で方向性指示（例えば上、下、左、右、前、後…）に関わる場合、当該方向性指示はある特定の姿勢（添付図面に示す）における各部品間の相対的位置関係、運動状況等を説明するためだけに用いられ、もし当該特定の姿勢が変わる場合、当該方向性指示もそれ相当に変わることは説明すべきである。

また、本願実施例において「第一」、「第二」等の説明に関わる場合、当該「第一」、「第二」等の説明は、説明のために利用されるだけであって、その相対的重要性を提示または暗示する、或いは提示される技術的特徴の数を暗示的に指定するように理解すべきではない。これにより、「第一」、「第二」に限定された特徴は明示的或いは暗示的に少なくとも一つの当該特徴を含んでもよい。また、各実施例の技術案は互いに組み合わせることができる。ただし、当業者が実現できることはその前提である。技術案の組み合わせに矛盾が生じるか、実現できない場合には、このような技術案の組み合わせが存在せず、且つ本願が請求する保護範囲にないと理解すべきである。

本文における用語「および／または」は、関連対象を説明する関連関係にすぎず、３つの関係が存在し得ることを意味する。例えば、Ａおよび／またはＢの場合、Ａのみが存在する、ＡとＢが同時に存在する、Ｂのみが存在するという３つの状況を表すことができる。なお、本文における「／」という符号は通常、前後の関連対象が「または」の関係であることを表す。

本願は、デュアルゲート画素駆動構造に応用できる画素構造を提案する。

デュアルゲート画素駆動構造（Ｄｕａｌ－ｇａｔｅ）はＤＲＤ（ＤｏｕｂｌｅＲａｔｅＤｒｉｖｉｎｇ：二速度駆動）構造とも呼ばれ、そのゲート線は２倍に増され、同時にデータ線を半分に減らされた。表示パネルにおいて、ゲート線を増加させるにはＧＯＡ駆動回路を追加するだけでよく、生産コストを大幅に増加することはないが、データ線を半分に減らすことで、ソース駆動回路内の集積チップの数を半分に減らすことができ、すなわちパネルのＩＣ使用数を減らすことができるので、デュアルゲート画素駆動構造を採用することで駆動コストを効果的に低減させて、それによって表示パネルの生産コストを下げることができる。

通常の表示パネルにおいて、データ線は、隣接する２つの極性が逆になるように駆動され、具体的には、同一フレーム内の画素の正と負の極性を＋または－で表すことができ、データ線の左と右の画素に交互供給するように設計すれば、上下左右の画素の極性を互いに逆であるようにすることができる。こうして、良好な映像品質を得ることができるが、通常のＤＲＤ構造では、同様のデータ線駆動では、データ線に沿った画素列全体を同じ極性にして、映像品質の低下になりやすい。画面の品質を改善するために、隣接する２つの画素ユニットを１組とし、同一のデータ線に接続してかつデータ線の同じ側に設置し、同じ列内で隣接する２組の画素を異なるデータ線に接続すれば、１組の画素をその上下左右の画素組の極性の何れともに逆であるにすることができ、これによって表示品質を改善する。しかし、この方法では、同じデータ線に接続された２つの画素のデータ線までの距離が異なるため、隣接する２つの画素の静電容量の不整合を起こし、明暗の分布不均一による表示不良が発生してしまう。静電容量のばらつきを改善するために、データ線とデータ線との中間位置に、すなわち隣接する２つの画素の間に画素の薄膜トランジスタを設置すると、２つの画素の薄膜トランジスタのソース配線が同様になり、同一のデータ線に接続された隣接する２つの画素間の静電容量の整合が容易になるが、データ線とデータ線との間の薄膜トランジスタは画素電極の配置面積を占用し、画素開口率を低下させたり、画素の対称性を悪くしたりする。

上記の課題を解決するために、図１と図２を参照し、本願の一実施例が提供する画素構造が示され、この画素構造は、
第１方向（例えば図示のＹ方向）に延在する第１データ線Ｄ１と、
何れも第１方向と交差する第２方向（例えば図示のＸ方向）に延在する第１ゲート線Ｇ１と第２ゲート線Ｇ２と、
第１画素電極１１と第１薄膜トランジスタ１２とを含む第１画素ユニット１０であって、第１薄膜トランジスタ１２は第１ゲート線Ｇ１に接続された第１ゲート１２１と、第１データ線Ｄ１に接続された第１ソース１２２と、第１画素電極１１に接続された第１ドレイン１２３とを含む第１画素ユニット１０と、
第２画素電極２１と第２薄膜トランジスタ２２とを含む第２画素ユニット２０であって、第２薄膜トランジスタ２２は第２ゲート線Ｇ２に接続された第２ゲート２２１と、第１データ線Ｄ１に接続された第２ソース２２２と、第２画素電極２１に接続された第２ドレイン２２３とを含む第２画素ユニット２０と、
を含み、
第１画素ユニット１０と第２画素ユニット２０は第２方向に配列されており、第２画素電極２１より、第１画素電極１１の方が第１データ線Ｄ１により近く設置され、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１に近接して設置されており、
第１ドレイン１２３と第１画素電極１１との間には第１接続配線３０が設けられ、第２ドレイン２２３と第２画素電極２１との間には、第１接続配線３０に対応して第１画素ユニット１０と第２画素ユニット２０との静電容量を整合させる第２接続配線４０が設けられている。

本実施例において、第２画素電極２１より、第１画素電極１１の方が第１データ線Ｄ１により近く設置され、すなわち、第１画素電極１１と第２画素電極２１とでは、第１データ線Ｄ１との間の距離が異なる。なお、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１に近接して設置され、すなわち、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１の片側に偏って設置されている。これによって、第１薄膜トランジスタ１２と第１画素電極１１との間の距離は第２薄膜トランジスタ２２と第２画素電極２１との間の距離とは等しくない。本実施例において、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２をいずれも第１データ線Ｄ１の片側に偏って設置することによって、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２を第１画素電極１１と第２画素電極２１との間に設置することで画素電極の配置面積を占用してしまう問題を効果的に回避し、これによって、第１画素電極１１と第２画素電極２１の良好な対称性を保証するとともに、非表示領域の占用面積を減少させ、画素開口率を向上させた。また、第１ドレイン１２３と第１画素電極１１とを接続する第１接続配線３０と、第２ドレイン２２３と第２画素電極２１とを接続する第２接続配線４０との対応する設置により、第１画素ユニット１０と第２画素ユニット２０との静電容量を整合させる。すなわち、第１接続配線３０と第２接続配線４０との整合設定により、第１画素ユニット１０と第２画素ユニット２０の静電容量の整合を保証し、表示明さの均一性を向上させ、表示品質の向上に有利である。また、ドレイン接続配線である第１接続配線３０と第２接続配線４０とにより静電容量の整合を実現し、配線配置の難易度を下げて、生産プロセスの難易度を下げた。

本実施例において、第１画素ユニット１０と第２画素ユニット２０は第１ゲート線Ｇ１と第２ゲート線Ｇ２との間に挟まれて設置されており、すなわち、第１ゲート線Ｇ１と第２ゲート線Ｇ２はそれぞれ第１画素ユニット１０と第２画素ユニット２０の両側に設置されている。第１ゲート線Ｇ１は第１薄膜トランジスタ１２の第１ゲート１２１に接続され、第２ゲート線Ｇ２は第２薄膜トランジスタ２２の第２ゲート２２１に接続され、第１データ線Ｄ１は第１薄膜トランジスタ１２の第１ソース１２２と第２薄膜トランジスタ２２の第２ソース２２２とに同時に接続されている。このように、第１方向すなわちゲート線の延在方向にある２つの画素ユニットが異なるゲート線に接続され、かつ、同一のデータ線に接続されることにより、デュアルゲート駆動アーキテクチャを形成し、駆動コストを低減させ、生産コストを低減させた。

本実施例において、静電容量の整合とは、第１画素ユニット１０の蓄積容量と第２画素ユニット２０の蓄積容量との整合を指してもよく、例えば、第１画素ユニット１０の蓄積容量が第２画素ユニット２０の蓄積容量とが等しい。本実施例において、画素構造はさらに共通電極Ｖ１を含み、共通電極Ｖ１と第１画素電極１１との間および共通電極Ｖ１と第１接続配線３０との間に、第１画素ユニット１０の蓄積容量が形成され、すなわち、第１画素ユニット１０の蓄積容量は、共通電極Ｖ１と第１画素電極１１との間に形成される容量と、共通電極Ｖ１と第１接続配線３０との間に形成される容量とを含む。共通電極Ｖ１と第２画素電極２１との間および共通電極Ｖ１と第２接続配線４０との間に、第２画素ユニット２０の蓄積容量が形成され、すなわち、第２画素ユニット２０の蓄積容量は、共通電極Ｖ１と第２画素電極２１との間に形成される容量と、共通電極Ｖ１と第２接続配線４０との間に形成される容量とを含む。本実施例において、共通電極Ｖ１は、第１画素電極１１と第２画素電極２１の外周側に配置されてかつ第１画素電極１１と第２画素電極２１と重なるように設置されている。これにより、共通電極Ｖ１と第１画素電極１１、および共通電極Ｖ１と第２画素電極２１との重なり面積を大きくすることができ、さらに蓄積容量の静電容量を大きくすることができる。

一実施例において、静電容量の整合とは、第１画素ユニット１０の各静電容量の総和と第２画素ユニット２０の各静電容量の総和との整合を指してもよく、例えば、第１画素ユニット１０の各静電容量の総和が第２画素ユニット２０の各静電容量の総和と等しい。第１画素ユニット１０内に形成される各静電容量は、第１画素電極１１と第１データ線Ｄ１とで形成される静電容量、第１画素電極１１と第１ゲート線Ｇ１とで形成される静電容量、第１画素ユニット１０の蓄積容量、第１画素ユニット１０の液晶静電容量、すなわち第１画素ユニット１０とカラーフィルム基板上の共通電極とで形成される静電容量、および第１画素電極１１と隣接する画素電極との間の静電容量を含む。第２画素ユニット２０内に形成される各静電容量は、第２画素電極２１と第２データ線Ｄ２とで形成される静電容量、第２画素電極２１と第２ゲート線Ｇ２とで形成される静電容量、第２画素ユニット２０の蓄積容量、第２画素ユニット２０の液晶静電容量、すなわち第２画素ユニット２０とカラーフィルム基板上の共通電極とで形成される静電容量、および第２画素電極２１と隣接する画素電極との間の静電容量を含む。本実施例において、静電容量の整合とは、第１画素ユニット１０の各静電容量のそれぞれと第２画素ユニット２０の各静電容量との整合を指してもよく、例えば、形成される各静電容量は全て等しい。本実施例において、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１の片側に偏って設置されていることにより第１画素電極１１と第２画素電極２１との良好な対称性を保証し、第１画素ユニット１０と第２画素ユニット２０との配置の整合を保証するので、第１画素ユニット１０に形成される各静電容量の総和と第２画素ユニット２０の各静電容量の総和との整合の保証に有利である。なお、第１薄膜トランジスタ１２と第１画素電極１１との距離が第２薄膜トランジスタ２２と第２画素電極２１との距離とが等しくない場合、第１接続配線３０と第２接続配線４０との整合設定により静電容量の整合を実現し、配線配置の難易度、各静電容量の整合の難易度、生産プロセスの難易度を下げて、製品の生産効率と歩留まりを向上させる。

一実施例において、第１接続配線３０と第２接続配線の配線インピーダンスが等しいので、第１画素電極１１に形成される静電容量と第２画素電極２１に形成される静電容量との整合性を保証し、表示品質を向上させるのに有利である。本実施例において、図１を参照し、配線インピーダンスを等しくしやすいように、第１接続配線３０と第２接続配線４０の長さは同じに設定され、幅も同じに設定されている。もちろん、他の実施例において、第１接続配線３０と第２接続配線４０の長さと幅をそれぞれ異ならせて、第１接続配線３０と第２接続配線４０の具体的な設定と、第１画素電極１１と第２画素電極２１とで形成される静電容量とを互いに合わせて、第１画素ユニット１０と第２画素ユニット２０との間の静電容量の整合を保証してもよい。

一実施例において、第１接続配線３０に形成される蓄積容量は、第２接続配線４０に形成される蓄積容量と等しい。本実施例において、図１を参照し、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２をいずれも第１データ線Ｄ１の片側に偏って設置することによって、第１画素電極１１と第２画素電極２１との良好な対称性を保証し、第１画素電極１１に形成される蓄積容量が第２画素電極２１に形成される蓄積容量と等しいのを保証しやすくする。一方、第１接続配線３０に形成される蓄積容量を第２接続配線４０に形成される蓄積容量と等しくすることにより、第１画素ユニット１０の蓄積容量が第２画素ユニット２０の蓄積容量と等しいことをさらに効果的に保証することができる。本実施例において、第１接続配線３０と共通電極Ｖ１との重なり面積を第２接続配線４０と共通電極との重なり面積とを等しくすることによって、第１接続配線３０に形成される蓄積容量が第２接続配線４０に形成される蓄積容量と等しいことを保証しやすくする。

一実施例において、図１と図２を参照し、第１画素ユニット１０と第２画素ユニット２０は第１データ線Ｄ１の同じ側に設けられている。本実施例において、第１画素ユニット１０と第２画素ユニット２０は、第１画素ユニット１０と第２画素ユニット２０とに接続された第１データ線Ｄ１と同じ側に配置され、第１画素ユニット１０と第２画素ユニット２０とは隣接して設置されている。具体的には、第１画素ユニット１０における第１画素電極１１と、第２画素ユニット２０における第２画素電極２１とは、第１方向、すなわち、ゲート線の延在方向に沿って並行に設置されているとともに、第２画素電極２１と比べて、第１画素電極１１は第１データ線Ｄ１により近い。すなわち、第１画素電極１１は第１データ線Ｄ１の一方側に設置され、第２画素電極２１は第１画素電極１１の第１データ線Ｄ１から遠く離れた側に設置されている。こうすることで、画素ユニットの配置に有利である。第１薄膜トランジスタ１２と第２薄膜トランジスタ２２は、第１画素電極１１の第１方向に沿った両側にそれぞれ設置されて、かつ、対称に配置されている。すなわち、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２は、第１データ線Ｄ１に近接する第１画素電極１１の両側にのみ配置されているので、第１画素電極１１と第２画素電極２１との間に配置されることによる開口率の低下や画素電極の対称性への影響を回避することができる。これにより、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２を対称的に配置することにより、プロセスの製造難易度を下げるだけではなく、第１画素ユニット１０と第２画素ユニット２０の静電容量の整合を保証し、表示品質を向上させることにも役立つ。さらに、第１画素電極１１と第２画素電極２１とを、形状を一致させてかつ対称的に配置することにより、表示品質を保証する。

一実施例において、図１および図２を参照し、第１ゲート線Ｇ１は、第１方向で第１画素電極１１から遠く離れて設けられた第１収容部Ｇ１１と、第１方向で第２画素電極２１に近接して設けられた第１接続部Ｇ１３と、第１収容部Ｇ１１と第１接続部Ｇ１３との間に設けられた第１屈曲部Ｇ１２とを含み、第１収容部Ｇ１１と第１屈曲部Ｇ１２との間には、第１薄膜トランジスタ１２を収容する収容空間が形成される。同様に、第２ゲート線Ｇ２は、第１方向で第１画素電極１１から遠く離れて設けられた第２収容部Ｇ２１と、第１方向で第２画素電極２１に近接して設けられた第２接続部Ｇ２３と、第２収容部Ｇ２１と第２接続部Ｇ２３との間に設けられた第２屈曲部Ｇ２２とを含み、第２収容部Ｇ２１と第２屈曲部Ｇ２２との間には、第２薄膜トランジスタ２２を収容する収容空間が形成される。本実施例において、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１に近接して設置され、すなわち、第１画素電極１１の片側に設置されているので、上記設置された第１ゲート線Ｇ１は第１画素電極１１に近い位置に第１薄膜トランジスタ１２を収容する収容空間を形成し、第２画素電極２１に対応する部分が第２画素電極２１に近接して設置される。同様に、第２ゲート線Ｇ２は第１画素電極１１に近い位置に第２薄膜トランジスタ２２を収容する収容空間を形成し、第２画素電極２１に対応する部分が第２画素電極２１に近接して設置される。これにより、第１薄膜トランジスタ１２、第２薄膜トランジスタ２２、第１ゲート線Ｇ１および第２ゲート線Ｇ２の配置面積を小さくして、非表示領域の面積を小さくすることができ、画素開口率の向上に有利である。

本実施例において、第１屈曲部Ｇ１２と第２屈曲部Ｇ２２の向きが逆であり、第１収容部Ｇ１１および第２収容部Ｇ２１の位置が第１画素電極１１に対応し、第１データ線Ｄ１の方向においていずれも第１画素電極１１から遠く離れて設置されている。第１屈曲部Ｇ１２は、ゲート線延在方向に延在し、第２画素電極２１に近接して屈曲している。第２屈曲部Ｇ２２は、ゲート線延在方向に延在し、第２画素電極２１に近接して屈曲している。これにより、第１薄膜トランジスタ１２は、第１収容部Ｇ１１と、第１屈曲部Ｇ１２と、第１画素電極１１と第１データ線Ｄ１との間に収容される。なお、第１接続配線３０におけるバイアホール部分も、第１薄膜トランジスタ１２を収容する収容空間内に設けられる。同様に、第２薄膜トランジスタ２２は、第２収容部Ｇ２１と、第２屈曲部Ｇ２２と、第１画素電極１１と第１データ線Ｄ１との間に収容される。第２接続配線４０におけるバイアホール部分も、第２薄膜トランジスタ２２を収容する収容空間内に設けられる。上記のように設定することにより、配線の配置難易度を低減することができ、寄生容量の発生を低減させやすくなる。

一実施例において、図１および図２を参照し、第１ゲート線Ｇ１は、第１ゲート１２１に接続される両端部が第１方向にずらして設置されている。第２ゲート線Ｇ２は、第２ゲート２２１に接続される両端部が第１方向にずらして設置されている。本実施例において、第１ゲート線Ｇ１の第１収容部Ｇ１１と第１接続部Ｇ１３とを、それぞれ第１画素電極１１から遠く離れた位置と第１画素電極１１に近接した位置に設置することにより、複数の第１画素ユニット１０と複数の第２画素ユニット２０とをゲート線延在方向である第２方向に配列した場合に、第１ゲート１２１の一方側は第１収容部Ｇ１１に接続され、他方側は第１接続部Ｇ１３に接続される。同様に、第２ゲート線Ｇ２の第２収容部Ｇ２１と第２接続部Ｇ２３とを、それぞれ第２画素電極２１から遠く離れた位置と第２画素電極２１に近接した位置に設置することにより、複数の第１画素ユニット１０と複数の第２画素ユニット２０とをゲート線延在方向である第２方向に配列した場合に、第２ゲート２２１の一方側は第２収容部Ｇ２１に接続され、他方側は第２接続部Ｇ２３に接続される。このような構成は、第１ゲート線Ｇ１と第１薄膜トランジスタ１２との組み合わせ設置に寄与し、同様に、第２ゲート線Ｇ２と第２薄膜トランジスタ２２との組み合わせ設置に寄与し、複数の第１画素ユニット１０と複数の第２画素ユニット２０とがアレイ配置を形成する場合、画素構造全体のコンパクト性を向上させ、非表示領域が表示パネルに占める体積を減少させ、画素開口率の向上に有利である。

一実施例において、図１および図２を参照し、第１ソース１２２と第１ドレイン１２３はいずれも第２方向に延在して配置され、第２ソース２２２と第２ドレイン２２３はいずれも第２方向に延在して配置されている。本実施例において、第１ドレイン１２３と第１ソース１２２とは第２方向に延在して平行に配置され、これにより、第１ソース１２２と第１ドレイン１２３との間に形成される導電チャネルも第２方向に延在して配置される。第２ドレイン２２３と第２ソース２２２とは第２方向に延在して平行に配置され、これにより、第２ソース２２２と第２ドレイン２２３との間に形成される導電チャネルも第２方向に延在して配置される。また、第１ソース１２２と第１ドレイン１２３およびそれらにより形成される導電チャネルは、第１ゲート線Ｇ１の延在方向と一致し、第２ソース２２２と第２ドレイン２２３およびそれらにより形成される導電チャネルは、第２ゲート線Ｇ２の延在方向と一致していることにより、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２を第１方向に狭く設置することができるので、第１画素電極１１の片側に設けて画素電極配置面積を占用することなく、非表示領域の占用面積を効果的に低減させるのを保証し、画素開口率の向上に有利である。

もちろん、他の実施例において、導電チャネルの形状、数は、ソースおよびドレインの形状に応じて適応的に調整されてもよい。例えば、導電チャネルは、第１ソース１２２と第１ドレイン１２３との間に分岐構造が設けられているか否かに応じて、チャネルの形状およびチャネルの数を決定することができ、複数のチャネルを有する実施例において、各導電チャネル間の幅対長さ比は同じでも異なっていてもよく、実際の必要に応じて設定することができる。同一の薄膜トランジスタの中で、例えば、第１薄膜トランジスタ１２において、第１ソース１２２と第１ドレイン１２３の少なくとも一方をＵ字型構造、または、ダブルＩ型構造に設定できる。第１ドレイン１２３がＵ型構造である場合、第１ドレイン１２３は２つの平行な側壁を有し、第１ソース１２２は第２方向に延在して配置されかつ２つの平行な側壁に挟まれて配置され、第１ソース１２２とＵ型ドレインとの間に２つの導電チャネルが形成されている。画素電極とデータ線とが同一層に設置されているか否かに応じて、第１ドレイン１２３と第１ソース１２２とを対応して変換することができる。例えば、両者が同じ層に設置されている場合、第１画素電極１１を第１ドレイン１２３とバイアホールによって接続する必要がなく、第１ドレイン１２３と直接接続することができ、第１ドレイン１２３はダブルＩ型構造とすることができる。

一実施形態においては、図１から図３を参照し、前記第１データ線Ｄ１の数は複数であり、複数の前記第１データ線Ｄ１は第２方向に並んで配置されており、前記第１ゲート線Ｇ１と第２ゲート線Ｇ２は、いずれも複数であり、複数の前記第１ゲート線Ｇ１と第２ゲート線Ｇ２は第１方向に並んで配置されている。前記第１画素ユニット１０と第２画素ユニット２０は、いずれも複数であり、複数の前記第１画素ユニット１０と第２画素ユニット２０はアレイ状に配置されている。前記第２方向に隣接しかつ同一の前記第１データ線Ｄ１に接続された前記第１画素ユニット１０と第２画素ユニット２０とで１つの画素組１００を形成し、前記第１方向に隣接する２つの前記画素組１００は、隣接する２つの前記第１データ線Ｄ１にそれぞれ接続される。このように、本実施例が提供する画素構造は、隣接する２つの画素を１組とし、各画素組１００はそれと上下左右に隣接する画素組１００の極性と全て逆であるため、デュアルゲート駆動アーキテクチャを実現しつつ、良好な表示品質を提供する。

本実施例において、隣接する２つの画素組１００の投影が第１方向で嵌め合うように設定されている。本実施例において、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも第１データ線Ｄ１に近接して設置されており、第１方向に隣接する２つの画素組１００は、隣接する２本の第１データ線Ｄ１にそれぞれ接続されている。したがって、隣接する２つの画素組１００内の薄膜トランジスタは、位置をずらして嵌め合うように設置することができる。すなわち、隣接する２つの画素組１００の投影を第１方向で嵌め合うように設定することができるので、画素構造の配置がコンパクトになり、非表示領域の占用面積を減らし、画素開口率の向上に有利である。具体的には、図１および図２に示す場合を例として、第１行の第１画素ユニット１０と第２画素ユニット２０とで第１行の画素組１００を形成し、第２行の第１画素ユニット１０と第２画素ユニット２０とで第２行の画素組１００を形成し、第１行の画素組１００は、図の左側にある第１データ線Ｄ１に接続され、第２行の画素組１００は、図の右側に位置する第１データ線Ｄ１に接続される。第１行の第１画素ユニット１０内の第１薄膜トランジスタ１２は、第１行の第１画素電極１１と第２行の第２画素電極２１との間であって図の左側に設置されている。第２行の第１画素ユニット１０内の第１薄膜トランジスタ１２は、第１行の第２画素電極２１と第２行の第１画素電極１１との間であって図の右側に設置されている。すなわち、第１行の第１画素ユニット１０内の第１薄膜トランジスタ１２と第２行の第１画素ユニット１０内の第１薄膜トランジスタ１２がいずれも、上下２行の画素電極の間に位置し、かつ、左右両側に分けて設置されることにより、隣接する２つの画素組１００の投影が第１方向で互いに嵌め合う関係を形成するようにし、画素構造の配置がコンパクトになり、非表示領域の利用率が大幅に向上し、非表示領域全体の面積が減り、画素開口率が向上する。

一実施例において、図４を参照し、第１ゲート線Ｇ１と第２ゲート線Ｇ２はいずれも直線状に設置されており、第１薄膜トランジスタ１２は第１ゲート線Ｇ１と第１画素電極１１との間に設置され、第２薄膜トランジスタ２２は第２ゲート線Ｇ２と第２画素電極２１との間に設置されている。このように設置することにより、ゲート線の配線を簡略化することができ、プロセスの難易度を下げることができる。

一実施例において、図５と図６を参照し、第１データ線Ｄ１は少なくとも２本あり、画素構造はさらに、第１ゲート線Ｇ１に接続された第３画素ユニット５０と、第２ゲート線Ｇ２に接続された第４画素ユニット６０とを含み、第３画素ユニット５０と第１画素ユニット１０は、２本の第１データ線Ｄ１にそれぞれ接続されており、第３画素ユニット５０と第４画素ユニット６０は、同一の第１データ線Ｄ１に接続されている。図５に示す場合を例として、第１画素ユニット１０と第２画素ユニットは左側にある１本の第１データ線Ｄ１に接続され、第３画素ユニット５０と第４画素ユニット６０は右側にある１本の第１データ線Ｄ１に接続されている。第３画素ユニット５０は第３画素電極５１と第３薄膜トランジスタ５２とを含み、第３薄膜トランジスタ５２は第１ゲート線Ｇ１に接続された第３ゲート５２１と、第１データ線Ｄ１に接続された第３ソース５２２と、第３画素電極５１に接続された第３ドレイン５２３とを含み、第４画素ユニット６０は第４画素電極６１と第４薄膜トランジスタ６２とを含み、第４薄膜トランジスタ６２は第２ゲート線Ｇ２に接続された第４ゲート６２１と、第１データ線Ｄ１に接続された第４ソース６２２と、第４画素電極６１に接続された第４ドレイン６２３とを含み、第３画素電極５１より、第４画素電極６１の方がそれらに接続された第１データ線Ｄ１により近く設置され、第３薄膜トランジスタ５２と第４薄膜トランジスタ６２はいずれもそれらに接続された第１データ線Ｄ１に近接して設置されており、第３ドレイン５２３と第３画素電極５１との間には第３接続配線７０が設けられ、第４ドレイン６２３と第４画素電極６１との間には、第３接続配線７０に対応して第３画素ユニット５０と第４画素ユニット６０との静電容量を整合させる第４接続配線８０が設けられている。すなわち、本実施例において、第１ゲート線Ｇ１と第２ゲート線Ｇ２との間には、第１画素ユニット１０、第２画素ユニット２０、第３画素ユニット５０と第４画素ユニット６０が含まれ、第１画素ユニット１０と第２画素ユニット２０は、同一の第１データ線Ｄ１に接続され、第１ゲート線Ｇ１に接続された第１画素ユニット１０の第１画素電極１１の方が、それらに接続された第１データ線Ｄ１により近く設置されている。一方、もう一つの第１データ線Ｄ１に接続された第３画素ユニット５０および第４画素ユニット６０について、第２ゲート線Ｇ２に接続された第４画素ユニット６０の第４画素電極６１の方が、第１データ線Ｄ１により近く設置されている。こうすることで、画素ユニットの配置の柔軟性を向上させる。

本実施例において、第１画素ユニット１０と第２画素ユニット２０の配置と同様に、第３画素ユニット５０の第３画素電極５１および第４画素ユニット６０の第４画素電極６１のそれらに接続された第１データ線Ｄ１との間の距離が異なり、第３薄膜トランジスタ５２と第４薄膜トランジスタ６２はいずれもそれらに接続された第１データ線Ｄ１に近接して設置されており、すなわち、第３薄膜トランジスタ５２と第４薄膜トランジスタ６２はいずれも第１データ線Ｄ１の片側に偏って設置されている。これによって、第３薄膜トランジスタ５２と第３画素電極５１との間の距離は第４薄膜トランジスタ６２と第４画素電極６１との間の距離とは等しくない。一方、第３薄膜トランジスタ５２と第４薄膜トランジスタ６２をいずれも第１データ線Ｄ１の片側に偏って設置することにより、画素電極の配置面積を占用してしまう問題を効果的に回避する。これによって、第３画素電極５１と第４画素電極６１の良好な対称性を保証するとともに、非表示領域の占用面積を低減し、画素開口率を向上させた。また、第３ドレイン５２３と第３画素電極５１とを接続する第３接続配線７０と、第４ドレイン６２３と第４画素電極６１とを接続する第４接続配線８０との対応する設置により、第３画素ユニット５０と第４画素ユニット６０との静電容量を整合させる。すなわち、第３接続配線７０と第４接続配線８０との整合設定により、第３画素ユニット５０と第４画素ユニット６０の静電容量の整合を保証し、表示明さの均一性を向上させ、表示品質の向上に有利である。また、ドレイン接続配線である第３接続配線８０と第４接続配線８０とにより静電容量の整合を実現し、配線配置の難易度を下げて、生産プロセスの難易度を下げた。

本実施例において、第３接続配線７０と第４接続配線８０の配線インピーダンスが等しいので、第３画素電極５１に形成される静電容量と第４画素電極６１に形成される静電容量との整合性を保証し、表示品質を向上させるのに有利である。具体的には、配線インピーダンスを等しくしやすいように、第３接続配線７０と第４接続配線８０の長さは同じに設定され、幅も同じに設定されている。本実施例において、第３接続配線７０に形成される蓄積容量は、第４接続配線８０に形成される蓄積容量と等しい。本実施例において、第１画素ユニット１０に対応する配置と同様に、第１ゲート線Ｇ１と第２ゲート線Ｇ２は、第４画素ユニット６０に対応する位置に、配線を屈曲させることにより第３薄膜トランジスタ５２を収容する収容空間と第４薄膜トランジスタ６２を収容する収容空間とをそれぞれ形成しているので、非表示領域面積を小さくし、画素開口率の向上に有利である。第１ゲート線Ｇ１は、第３ゲート５２１に接続される両端部が第１方向にずらして設置されている。第２ゲート線Ｇ２は、第４ゲート６２１に接続される両端部が第１方向にずらして設置されている。第３ソース５２２と第３ドレイン５２３がいずれも第２方向に延在して配置され、第４ソース６２２と第４ドレイン６２３がいずれも第２方向に延在して配置されていることにより、第３薄膜トランジスタ５２と第４薄膜トランジスタ６２は第１方向で狭く設置できるので、第４画素電極６１の片側に設置して、画素電極の配置面積を占用することなく、非表示領域の占用面積を効果的に減少させ、画素開口率を向上させた。

一実施例において、図７を参照し、第１画素ユニット１０と第２画素ユニット２０は、それらに接続された第１データ線Ｄ１の両側にそれぞれ位置する。また、第２画素ユニット２０と第１データ線Ｄ１との間には第３画素ユニット５０が設けられ、第３画素ユニット５０は第１方向に延在しかつ第１データ線Ｄ１と隣接する第２データ線Ｄ２に接続され、前記第２データ線Ｄ２の前記第３画素ユニット５０から遠く離れた側には第４画素ユニット６０が接続され、前記第３画素ユニット５０は第１ゲート線Ｇ１に接続され、前記第４画素ユニット６０は第２ゲート線Ｇ２に接続されている。本実施例において、第１画素ユニット１０と第２画素ユニット２０は第１データ線Ｄ１の両側に分けて設置され、第１画素ユニット１０と第２画素ユニット２０との間は第３画素ユニット５０によって仕切られる。すなわち、第１画素ユニット１０と第３画素ユニット５０は、第１データ線Ｄ１の両側にそれぞれ設けられているが、第２画素ユニット２０は、第３画素ユニット５０の第１データ線Ｄ１から遠く離れた側に設けられ、第１画素ユニット１０と第２画素ユニット２０はいずれも第１データ線Ｄ１に接続されているが、第３画素ユニット５０は、第１データ線に隣接する第２データ線Ｄ２に接続されている。上記のように構成すれば、各画素ユニットとそれに隣接する画素ユニットとの極性を逆にすることができるので、表示パネルの表示品質の向上に有利である。同一の第１データ線Ｄ１に接続された第１画素ユニット１０と第２画素ユニット２０との、第１データ線Ｄ１からの距離を異ならせて、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２をいずれも第１データ線Ｄ１の片側に偏って設置することによって、第１画素電極１１と第２画素電極２１が良好な対称性を有することを保証し、非表示領域の占用面積を減らし、画素開口率を向上させることができる。また、第１接続配線３０と第２接続配線４０との整合設定により、第１画素ユニット１０と第２画素ユニット２０の静電容量の整合を保証し、表示パネルの明さの均一性を向上させ、表示品質の向上に有利である。また、ドレイン接続配線である第１接続配線３０と第２接続配線４０とにより静電容量の整合を実現し、配線配置の難易度を下げて、生産プロセスの難易度を下げた。

本実施例において、第１画素ユニット１０と第２画素ユニット２０の配置と同様に、第３画素ユニットと第４画素ユニット６０は同一の第２データ線Ｄ２に接続されている。具体的には、図７に示す場合を例として、ゲート線延在方向である第２方向において、第１画素ユニット１０と第２画素ユニット２０との間には第３画素ユニット５０が設けられ、第３画素ユニット５０と第４画素ユニット６０との間には第２画素ユニット２０が設けられている。第１データ線Ｄ１は、第３画素ユニット５０と第１画素ユニット１０との間に設けられ、第２データ線Ｄ２は、第４画素ユニット６０と第２画素ユニット２０との間に設けられている。すなわち、同一の第２データ線Ｄ２に接続された第３画素ユニット５０と第４画素ユニット６０との、それらが接続される第２データ線Ｄ２までの距離は等しくない。同様に、第１画素ユニット１０と第２画素ユニット２０の設置と似て、本実施例において、第３画素ユニット５０と第４画素ユニット６０の薄膜トランジスタをいずれも第２データ線Ｄ２の片側に偏って設置できるので、第３画素ユニット５０と第４画素ユニット６０の画素電極の対称性を効果的に保証するとともに、非表示領域の占用面積を減らし、画素開口率を向上させることが可能である。また、第３画素ユニット５０と第４画素ユニット６０内のドレインの接続配線の整合により、第３画素ユニット５０と第４画素ユニット６０の静電容量の整合を保証でき、表示パネルの明さの均一性を向上させ、表示品質を向上させるだけではなく、配線の配置難易度を下げて、生産プロセスの難易度を低減させる。

本願の一実施例はさらにアレイ基板を提供し、図１から図８を参照し、このアレイ基板は下地基板ＧＳおよび上記の何れか一つの画素構造を含み、
この画素構造の詳しい構造は上記実施例を参照し、ここでは説明を省略する。当然のことながら、本願のアレイ基板において上記の画素構造を利用したので、本願のアレイ基板の実施例は上記画素構造の全ての実施例の全ての技術案を含み、上記技術案により達成される技術的効果を達成できるので、ここで説明を省く。

具体的には、この下地基板ＧＳ上には、
第１ゲート線Ｇ１、第２ゲート線Ｇ２、第１ゲート１２１と第２ゲート２２１を形成する第１金属層Ｍ１と、
第１金属層Ｍ１上に設けられた第１絶縁層Ｐ１と、
第１絶縁層Ｐ１上に設けられ、第１データ線Ｄ１、第１ソース１２２、第１ドレイン１２３、第２ソース２２２と第２ドレイン２２３を形成する第２金属層Ｍ２と、
第２金属層Ｍ２上に設けられた第２絶縁層Ｐ２と、
第１画素電極１１と第２画素電極２１とを形成する透明導電層ＩＴＯと、
が形成されており、
第１接続配線３０と第２接続配線４０はいずれも、第２金属層Ｍ２により形成された金属配線部Ｌ１と、透明導電層ＩＴＯにより形成された透明配線部Ｌ２と、透明配線部Ｌ２と金属配線部Ｌ１との間に設けられてかつ第２絶縁層Ｐ２を貫通するバイアホール接続部Ｌ３とを含む。

本実施例において、第１薄膜トランジスタ１２と第２薄膜トランジスタ２２はいずれも、２層の金属層と、２層の絶縁層と、活性層と、オーミックコンタクト層とを含む。２層の金属層の材質は同一であっても異なっていてもよく、例えばアルミニウムまたは銅を用いて実現でき、第１ゲート線Ｇ１、第２ゲート線Ｇ２、第１ゲート１２１と第２ゲート２２１は同一の金属層を用いて実現することができ、具体的には、第１金属層Ｍ１を用いて第１ゲート線Ｇ１、第２ゲート線Ｇ２、第１ゲート１２１と第２ゲート２２１をパターニングすることができる。第１データ線Ｄ１、第１ソース１２２、第１ドレイン１２３、第２ソース２２２と第２ドレイン２２３は、同一の金属層を用いて実現することができ、具体的には、第２金属層Ｍ２を用いて第１データ線Ｄ１、第１ソース１２２、第１ドレイン１２３、第２ソース２２２と第２ドレイン２２３をパターニングすることができる。また、第２金属層Ｍ２には、第１ドレイン１２３と第１画素電極１１とを接続する金属配線部と、第２ドレイン２２３と第２画素電極２１とを接続する金属配線部とが形成されていてもよい。本実施例において、第１絶縁層Ｐ１はゲート絶縁層であり、第２絶縁層Ｐ２はパッシベーション層である。透明導電層ＩＴＯは第１画素電極１１と第２画素電極２１とを形成でき、透明導電層ＩＴＯはＩＴＯ薄膜層とすることが可能である。

本実施例において、第１接続配線３０と第２接続配線４０はいずれも、第２金属層Ｍ２により形成された金属配線部Ｌ１と、透明導電層ＩＴＯにより形成された透明配線部Ｌ２と、透明配線部Ｌ２と金属配線部Ｌ１との間に設けられてかつ第２絶縁層Ｐ２を貫通するバイアホール接続部Ｌ３とを含む。すなわち、第１ドレイン１２３と第１画素電極１１との間は、バイアホールを介して異なる層の間の導電接続を実現することが可能である。一方、第１接続配線３０と第２接続配線４０との間の整合設定は、金属配線部Ｌ１の整合設定を通して実現してもよいし、透明配線部Ｌ２の整合設定を通して実現してもよい。例えば、図４を参照し、第１接続配線３０と第２接続配線４０の主要部分はいずれも、第２金属層Ｍ２によって形成された金属配線部Ｌ１であり、第１接続配線３０に形成されたバイアホールは、第２接続配線４０に形成されたバイアホールと対称に設置され、かつ、いずれも第１画素電極１１と第２画素電極２１に近接して設置されている。例えば、図１を参照し、第１接続配線３０に形成されたバイアホールは第１薄膜トランジスタ１２に近接して配置され、すなわち、第１接続配線３０において第２金属層Ｍ２により形成される金属配線部Ｌ１の長さを短くした。同様に、第２接続配線４０に形成されたバイアホールＬ３は第２薄膜トランジスタ４２に近接して配置され、すなわち、第２接続配線４０において第２金属層Ｍ２により形成される金属配線部Ｌ１の長さを短くした。これにより、寄生容量の発生を低減させた。

一実施例において、第１金属層Ｍ１は、第３ゲート５２１と第４ゲート６２１をも形成し、第２金属層Ｍ２は、第３ソース５２２、第３ドレイン５２３、第４ソース６２２と第４ドレイン６２３をも形成し、透明導電層ＩＴＯは第３画素電極５１と第４画素電極６１とをも形成する。第３接続配線７０と第４接続配線８０はいずれも、第２金属層Ｍ２により形成された金属配線部Ｌ１と、透明導電層ＩＴＯからなる透明配線部Ｌ２と、透明配線部Ｌ２と金属配線部Ｌ１との間に設けられてかつ第２絶縁層Ｐ２を貫通するバイアホール接続部Ｌ３とを含む。すなわち、第１画素ユニット１０、第２画素ユニット２０、第３画素ユニット５０と第４画素ユニット６０の層構造が一致し、同じ作製プロセスにおいて形成できる。一方、第３接続配線７０と第４接続配線８０との間の整合設定は、金属配線部Ｌ１の整合設定を通して実現してもよいし、透明配線部Ｌ２の整合設定を通して実現してもよい。

一実施例において、図９を参照し、アレイ基板はさらに、第２絶縁層Ｐ２上に設けられたカラーレジスト層Ｂ１を含み、透明導電層ＩＴＯはカラーレジスト層Ｂ１の上に設けられている。すなわち、透明導電層ＩＴＯからなる透明配線部Ｌ２がカラー抵抗層Ｂ１上に設けられており、バイアホール接続部Ｌ３はカラー抵抗層Ｂ１を貫通して設けられている。本実施例において、画素構造はＣＯＡ（ＣＦｏｎＡｒｒａｙ）プロセスにより実現できる。すなわち、カラーフィルタとアレイ基板とを一体化し、具体的には、カラーレジストをアレイ基板上に塗布してカラーレジスト層Ｂ１を形成し、透明導電層ＩＴＯをカラーレジスト層Ｂ１上に設け、透明導電層ＩＴＯと、第１絶縁層Ｐ１上に設けられた第２金属層Ｍ２との間はカラーレジスト層Ｂ１によって分離され、本実施例において、透明導電層ＩＴＯと第２金属層Ｍ２との間はさらに第２絶縁層Ｐ２によって分離されている。このように配置された第１接続配線３０は、透明導電層ＩＴＯから形成された、カラーレジスト層Ｂ１上に設けられた透明配線部Ｌ２を通して配線され、同様に、第２接続配線４０も、透明導電層ＩＴＯから形成された、カラーレジスト層Ｂ１上に設けられた透明配線部Ｌ２を通して配線される。本実施例において、第１接続配線３０と第２接続配線４０との透明配線部Ｌ２による整合設定により、前記第１画素ユニット１０と第２画素ユニット２０の静電容量を整合させる。上記の設定は、第１接続配線３０と第２接続配線４０の配線配置の難易度を下げ、プロセスの難易度を下げ、第１接続配線３０と第２接続配線４０との整合設定に有利で、第１画素ユニット１０と第２画素ユニット２０との間の静電容量の整合を実現する一方、寄生容量の発生を低減させる。また、ＣＯＦプロセスによって形成可能なカラーレジスト層Ｂ１を利用して配線するので、生産工程を増やすことがなく、生産効率を保証する上で有利である。一実施例において、カラーレジスト層Ｂ１と透明導電層ＩＴＯとの間にさらに第３絶縁層Ｐ３が設けられ、第３絶縁層Ｐ３は、有機材料であっても無機材料であってもよく、第１絶縁層Ｐ１および第２絶縁層Ｐ２と同じ材料を用いてもよい。

本願はさらに上記のような画素構造を含む表示パネルを提案し、この画素構造の詳しい構造は上記実施例を参照し、ここでは説明を省略する。当然のことながら、本願の表示パネルにおいて上記の画素構造を利用したので、本願の表示パネルの実施例は上記画素構造の全ての実施例の全ての技術案を含み、上記技術案により達成される技術的効果を達成できる。

本願はさらに表示パネルを提供し、前記表示パネルは、上記の何れか一つのアレイ基板とアレイ基板に対向して設置されたカラーフィルム基板とを含む。カラーフィルム基板とアレイ基板との間にはさらに液晶分子が設置されており、フレーム接着剤によってカラーフィルム基板、アレイ基板および液晶パッケージをパッケージングして表示パネルを形成することができる。本願の表示パネルの実施例は上記画素構造の全ての実施例の全ての技術案を含み、上記技術案により達成される技術的効果を達成できる。

以上は本願の好ましい実施例に過ぎず、それによって本願の特許範囲を制限するわけではない。本願の出願構想の下で、本願の明細書および添付図面の内容を利用してなされた等価構造変換、或いは他の関連する技術分野への直接／間接的な応用は、何れも本願の特許の保護範囲に含まれる。

Claims

画素構造であって、
第１方向に延在する第１データ線と、
何れも前記第１方向と交差する第２方向に延在する第１ゲート線および第２ゲート線と、
第１画素電極と第１薄膜トランジスタとを含む第１画素ユニットであって、前記第１薄膜トランジスタは前記第１ゲート線に接続された第１ゲートと、前記第１データ線に接続された第１ソースと、前記第１画素電極に接続された第１ドレインとを含む第１画素ユニットと、
第２画素電極と第２薄膜トランジスタとを含む第２画素ユニットであって、前記第２薄膜トランジスタは前記第２ゲート線に接続された第２ゲートと、前記第１データ線に接続された第２ソースと、前記第２画素電極に接続された第２ドレインとを含む第２画素ユニットと、
を含み、
前記第１画素ユニットと第２画素ユニットは前記第２方向に配列されており、前記第２画素電極より、前記第１画素電極の方が前記第１データ線により近く設置され、前記第１薄膜トランジスタと第２薄膜トランジスタはいずれも前記第１データ線に近接して設置されており、
前記第１ドレインと前記第１画素電極との間には第１接続配線が設けられ、前記第２ドレインと前記第２画素電極との間には、前記第１接続配線と整合設定することにより前記第１画素ユニットと第２画素ユニットの静電容量を整合させる第２接続配線が設けられ、
前記第１画素ユニットと第２画素ユニットは前記第１データ線の同じ側に設けられている
画素構造。
前記第１薄膜トランジスタと第２薄膜トランジスタは、前記第１画素電極の前記第１方向に沿った両側にそれぞれ設置されて、かつ、対称に配置されている
請求項１に記載の画素構造。
前記第１画素電極と前記第２画素電極は、形状が一致しており、かつ、対称的に配置されている
請求項１または２に記載の画素構造。
前記第１ゲート線は、第１方向で前記第１画素電極から離れて設けられた第１直線部と、第１方向で前記第２画素電極に近接して設けられた第１接続部と、前記第１直線部と第１接続部との間に設けられた第１屈曲部とを含み、前記第１直線部と、第１屈曲部と、前記第１画素電極と第１データ線との間には、前記第１薄膜トランジスタを収容する収容空間が形成され、前記第２ゲート線は、第１方向で前記第１画素電極から離れて設けられた第２直線部と、第１方向で前記第２画素電極に近接して設けられた第２接続部と、前記第２直線部と第２接続部との間に設けられた第２屈曲部とを含み、前記第２直線部と、第２屈曲部と、前記第１画素電極と第１データ線との間には、前記第２薄膜トランジスタを収容する収容空間が形成されている
請求項１～３の何れか一項に記載の画素構造。
前記第１ゲート線は、前記第１ゲートに接続される両端部が前記第１方向にずらして設置され、前記第２ゲート線は、前記第２ゲートに接続される両端部が前記第１方向にずらして設置されている
請求項１～４の何れか一項に記載の画素構造。
前記第１ソースと前記第１ドレインはいずれも前記第２方向に延在して配置され、前記第２ソースと前記第２ドレインはいずれも前記第２方向に延在して配置されている
請求項１～５の何れか一項に記載の画素構造。
前記第１接続配線と前記第２接続配線の配線インピーダンスが等しい
請求項１～６の何れか一項に記載の画素構造。
前記第１接続配線と前記第２接続配線の長さは等しく、幅も等しい
請求項１～７の何れか一項に記載の画素構造。
前記第１接続配線に形成される蓄積容量は、前記第２接続配線に形成される蓄積容量と等しい
請求項１～８の何れか一項に記載の画素構造。
前記画素構造はさらに共通電極を含み、前記共通電極と前記第１画素電極、および前記共通電極と前記第１接続配線によって、前記第１画素ユニットの蓄積容量を形成し、前記共通電極と前記第２画素電極、および前記共通電極と前記第２接続配線によって、前記第２画素ユニットの蓄積容量を形成している
請求項９に記載の画素構造。
前記第１データ線の数は複数であり、複数の前記第１データ線は第２方向に並んで配置されており、前記第１ゲート線と第２ゲート線は、いずれも複数であり、複数の前記第１ゲート線と複数の前記第２ゲート線は第１方向に並んで配置されており、前記第１画素ユニットと第２画素ユニットは、いずれも複数であり、複数の前記第１画素ユニットと複数の前記第２画素ユニットはアレイ状に配置されており、前記第２方向に隣接しかつ同一の第１データ線に接続された第１画素ユニットと第２画素ユニットとで１つの画素組を形成し、前記第１方向に隣接する２つの前記画素組は、隣接する２つの第１データ線にそれぞれ接続されている
請求項１～１０の何れか一項に記載の画素構造。
隣接する２つの前記画素組の投影が第１方向で嵌め合うように設定されている
請求項１１に記載の画素構造。
前記第１データ線は少なくとも２本あり、前記画素構造はさらに、前記第１ゲート線に接続された第３画素ユニットと、前記第２ゲート線に接続された第４画素ユニットとを含み、前記第３画素ユニットと第１画素ユニットは、２本の前記第１データ線にそれぞれ接続され、前記第３画素ユニットと第４画素ユニットは、同一の第１データ線に接続されており、前記第３画素ユニットは第３画素電極と第３薄膜トランジスタとを含み、前記第３薄膜トランジスタは前記第１ゲート線に接続された第３ゲートと、前記第１データ線に接続された第３ソースと、前記第３画素電極に接続された第３ドレインとを含み、前記第４画素ユニットは第４画素電極と第４薄膜トランジスタとを含み、前記第４薄膜トランジスタは前記第２ゲート線に接続された第４ゲートと、前記第１データ線に接続された第４ソースと、前記第４画素電極に接続された第４ドレインとを含み、前記第３画素電極より、前記第４画素電極の方がそれらに接続された第１データ線により近く設置され、前記第３薄膜トランジスタと第４薄膜トランジスタはいずれもそれらに接続された第１データ線に近接して設置されており、前記第３ドレインと前記第３画素電極との間には第３接続配線が設けられ、前記第４ドレインと前記第４画素電極との間には、前記第３接続配線に対応して前記第３画素ユニットと第４画素ユニットとの静電容量を整合させる第４接続配線が設けられている
請求項１～１０の何れか一項に記載の画素構造。
アレイ基板であって、前記アレイ基板は下地基板および請求項１～１３の何れか一項に記載の画素構造を含み、前記下地基板上には、
前記第１ゲート線、第２ゲート線、第１ゲートと第２ゲートを形成する第１金属層と、
前記第１金属層上に設けられた第１絶縁層と、
前記第１絶縁層上に設けられ、前記第１データ線、第１ソース、第１ドレイン、第２ソースおよび第２ドレインを形成する第２金属層と、
前記第２金属層上に設けられた第２絶縁層と、
前記第１画素電極と第２画素電極とを形成する透明導電層と、
が形成されており、
前記第１接続配線と第２接続配線はいずれも、前記第２金属層により形成された金属配線部と、前記透明導電層により形成された透明配線部と、前記透明配線部と金属配線部との間に設けられてかつ前記第２絶縁層を貫通するバイアホール接続部とを含む
アレイ基板。
前記第２絶縁層上に設けられたカラーレジスト層をさらに含み、前記透明配線部は前記カラーレジスト層の上に設けられており、前記バイアホール接続部は前記カラーレジスト層を貫通して設けられている
請求項１４に記載のアレイ基板。
前記第１接続配線と第２接続配線との前記透明配線部による整合設定により、前記第１画素ユニットと第２画素ユニットの静電容量を整合させる
請求項１４または１５に記載のアレイ基板。
表示パネルであって、前記表示パネルは、請求項１から１３の何れか一項に記載の画素構造を含むか、または請求項１４から１６の何れか一項に記載のアレイ基板と前記アレイ基板に対向して設置されたカラーフィルム基板とを含む
表示パネル。