CN112147825B - 像素结构、阵列基板及显示面板 - Google Patents

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Abstract

本发明公开了一种像素结构、阵列基板及显示面板，该像素结构包括第一数据线；第一栅线和第二栅线；第一像素单元，包括第一像素电极和第一薄膜晶体管；第二像素单元，包括第二像素电极和第二薄膜晶体管；其中，第一像素单元和第二像素单元沿第二方向排列；第一像素电极相对第二像素电极靠近于第一数据线设置，第一薄膜晶体管和第二薄膜晶体管均靠近于第一数据线设置；第一漏极与第一像素电极之间设有第一连接走线，第二漏极与第二像素电极之间设有与第一连接走线对应使得第一像素单元和第二像素单元电容匹配的第二连接走线。本发明提供的像素结构、阵列基板及显示面板能够提高像素电极对称性和像素开口率，提高显示亮暗均匀度，提高显示品质。

Description

像素结构、阵列基板及显示面板
技术领域
本发明涉及显示技术领域，特别涉及一种像素结构、阵列基板及显示面板。
背景技术
在显示面板中，采用双栅像素驱动结构，使得栅线增加一倍，同时数据线减少了一倍，能够降低驱动成本，从而降低生产成本。在采用双栅驱动的像素结构中，若相邻的两列像素单元连接至同一数据线且对称设于数据线两侧，则易出现竖纹等不良。若为了提高显示品质，可使得以相邻的两个像素单元为一组，连接至同一数据线且均设置于数据线同侧，而同列中相邻的两组像素连接至不同数据线，则可令一组像素与其上下左右的像素组的极性均相反，由此来改善显示品质。
但此种设置将出现连接至同一数据线的两个像素单元至数据线的距离不同，而这样将容易出现相邻的两个像素单元的电容不匹配，使得亮暗分布不均造成显示不良；若为了改善电容的不均将薄膜晶体管设置在两个像素单元之间来达到电容匹配的目的，则会降低像素开口率或者令像素电极对称性不佳。
发明内容
本发明的主要目的是提出一种像素结构、阵列基板及显示面板，旨在提高像素开口率和像素电极对称性，保证像素单元之间的电容匹配，以提高显示品质。
为实现上述目的，本发明提出一种像素结构，包括：
第一数据线，所述第一数据线沿第一方向延伸；
第一栅线和第二栅线，所述第一栅线和第二栅线均沿与所述第一方向交叉的第二方向延伸；
第一像素单元，所述第一像素单元包括第一像素电极和第一薄膜晶体管，所述第一薄膜晶体管包括与所述第一栅线连接的第一栅极、与所述第一数据线连接的第一源极以及与所述第一像素电极连接的第一漏极；
第二像素单元，所述第二像素单元包括第二像素电极和第二薄膜晶体管，所述第二薄膜晶体管包括与所述第二栅线连接的第二栅极、与所述第一数据线连接的第二源极以及与所述第二像素电极连接的第二漏极；
其中，所述第一像素单元和第二像素单元沿所述第二方向排列；所述第一像素电极相对所述第二像素电极靠近于所述第一数据线设置，所述第一薄膜晶体管和第二薄膜晶体管均靠近于所述第一数据线设置；
所述第一漏极与所述第一像素电极之间设有第一连接走线，所述第二漏极与所述第二像素电极之间设有与所述第一连接走线对应使得所述第一像素单元和第二像素单元电容匹配的第二连接走线。
可选地，所述第一像素单元和第二像素单元设置于所述第一数据线的同一侧。
可选地，所述第一薄膜晶体管和第二薄膜晶体管分别设置于所述第一像素电极沿所述第一方向的两侧且对称布置。
可选地，所述第一像素电极和第二像素电极形状一致且对称布置。
可选地，所述第一栅线包括在第一方向上远离所述第一像素电极设置的第一容纳段、在第一方向上靠近所述第二像素电极设置的第一连接段以及设置于所述第一容纳段和第一连接段之间的第一弯折段；所述第一容纳段与第一弯折段之间形成容纳所述第一薄膜晶体管的容纳空间；所述第二栅线包括在第一方向上远离所述第一像素电极设置的第二容纳段、在第一方向上靠近所述第二像素电极设置的第二连接段以及设置于所述第二容纳段和第二连接段之间的第二弯折段；所述第二容纳段与第二弯折段之间形成容纳所述第二薄膜晶体管的容纳空间。
可选地，所述第一栅线与所述第一栅极连接的两端在所述第一方向上错开设置；所述第二栅线与所述第二栅极连接的两端在所述第一方向上错开设置。
可选地，所述第一源极与所述第一漏极均沿所述第二方向延伸布置；所述第二源极与所述第二漏极均沿所述第二方向延伸布置。
可选地，所述第一连接走线和所述第二连接走线的走线阻抗相等。
可选地，所述第一连接走线和所述第二连接走线的长度和宽度均相等。
可选地，所述第一连接走线形成的存储电容等于所述第二连接走线形成的存储电容。
可选地，所述像素结构还包括公共电极；所述公共电极与所述第一像素电极以及所述公共电极与所述第一连接走线形成所述第一像素单元的存储电容；所述公共电极与所述第二像素极以及所述公共电极与所述第二连接走线形成所述第二像素单元的存储电容。
可选地，所述第一数据线的数量为多条且多条所述第一数据线沿第二方向排列布置；所述第一栅线和第二栅线均为多条且多条所述第一栅线和第二栅线沿第一方向排列布置；所述第一像素单元和第二像素单元均为多个且多个所述第一像素单元和第二像素单元成阵列布置；其中，在所述第二方向上相邻且连接至同一所述第一数据线的所述第一像素单元和第二像素单元形成一像素组，在所述第一方向上相邻的两个所述像素组分别连接至相邻的两条所述第一数据线。
可选地，相邻的两个所述像素组的投影在第一方向上相嵌设置。
可选地，所述第一数据线至少为两条；所述像素结构还包括连接至所述第一栅线的第三像素单元和连接至所述第二栅线的第四像素单元；所述第三像素单元和第一像素单元分别连接至两条所述第一数据线，所述第三像素单元和第四像素单元连接至同一条所述第一数据线；所述第三像素单元包括第三像素电极和第三薄膜晶体管，所述第三薄膜晶体管包括与所述第一栅线连接的第三栅极、与所述第一数据线连接的第三源极以及与所述第三像素电极连接的第三漏极；所述第四像素单元包括第四像素电极和第四薄膜晶体管，所述第四薄膜晶体管包括与所述第二栅线连接的第四栅极、与所述第一数据线连接的第四源极以及与所述第四像素电极连接的第四漏极；其中所述第四像素电极相对所述第三像素电极靠近于与其相连的所述第一数据线设置，所述第三薄膜晶体管和第四薄膜晶体管均靠近于与其相连的所述第一数据线设置；所述第三漏极与所述第三像素电极之间设有第三连接走线，所述第四漏极与所述第四像素电极之间设有与所述第三连接走线对应使得所述第三像素单元和第四像素单元电容匹配的第四连接走线。
可选地，所述第一像素单元和第二像素单元分别位于所述第一数据线的两侧。
可选地，所述第二像素单元与所述第一数据线之间设有第三像素单元，所述第三像素单元连接至沿第一方向延伸且与所述第一数据线相邻的第二数据线；所述第二数据线远离所述第三像素单元一侧连接有第四像素单元；所述第三像素单元连接至第一栅线，所述第四像素单元连接至第二栅线。
本发明的另一方面提供一种阵列基板，包括衬底基板以及如以上任一项所述的像素结构；所述衬底基板上形成有：
第一金属层，所述第一金属层形成所述第一栅线、第二栅线、第一栅极和第二栅极；
第一绝缘层，设置于所述第一金属层上；
第二金属层，设置于所述第一绝缘层上，所述第二金属层形成所述第一数据线、第一源极、第一漏极、第二源极和第二漏极；
第二绝缘层，设置于所述第二金属层上；
透明导电层，形成所述第一像素电极和第二像素电极；
其中，所述第一连接走线和第二连接走线均包括由所述第二金属层形成的金属走线段、由所述透明导电层形成的透明走线段以及设置于所述透明走线段和金属走线段之间且贯穿所述第二绝缘层的过孔连接段。
可选地，还包括设置于所述第二绝缘层上的色阻层，所述透明走线段设置于所述色阻层上；所述过孔连接段贯穿所述色阻层设置。
可选地，所述第一连接走线和第二连接走线通过所述透明走线段的匹配设置使得所述第一像素单元和第二像素单元电容匹配。
本发明的另一方面提供一种显示面板，包括如以上任一项所述的像素结构，或者包括如以上任一项所述的阵列基板以及与所述阵列基板相对设置的彩膜基板。
本发明提供的像素结构、阵列基板及显示面板设置有第一数据线、第一栅线、第二栅线、第一像素单元和第二像素单元，其中，第一像素电极相对第二像素电极靠近于第一数据线设置，第一薄膜晶体管和第二薄膜晶体管均靠近于第一数据线设置；第一漏极与第一像素电极之间设有第一连接走线，第二漏极与第二像素电极之间设有与第一连接走线对应使得第一像素单元和第二像素单元电容匹配的第二连接走线。本发明通过使得第一薄膜晶体管和第二薄膜晶体管均靠近于第一数据线设置，且通过第一连接走线与第二连接走线使得第一像素单元和第二像素单元电容匹配，有效减少了非显示区的占用面积，提高像素开口率且保证了像素电极对称性，保证了像素单元之间的电容匹配，提高了显示亮暗均匀度，提高了显示品质。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明像素结构一实施例的结构示意图；
图2为本发明像素结构一实施例的另一结构示意图；
图3为本发明像素结构一实施例的像素组布置示意图；
图4为本发明像素结构另一实施例的结构示意图；
图5为本发明像素结构又一实施例的结构示意图；
图6为本发明像素结构又一实施例的像素布置示意图；
图7为本发明像素结构再一实施例的像素布置示意图。
图8为本发明阵列基板一实施例的结构示意图；
图9为本发明阵列基板另一实施例的结构示意图。
其中，附图标记说明：
10、第一像素单元；11、第一像素电极；12、第一薄膜晶体管；121、第一栅极；122、第一源极；123、第一漏极；20、第二像素单元；21、第二像素电极；22、第二薄膜晶体管；221、第二栅极；222、第二源极；223、第二漏极；30、第一连接走线；40、第二连接走线；50、第三像素单元；51、第三像素电极；52、第三薄膜晶体管；521、第三栅极；522、第三源极；523、第三漏极；60、第四像素单元；61、第四像素电极；62、第四薄膜晶体管；621、第四栅极；622、第四源极；623、第四漏极；70、第三连接走线；80、第四连接走线；100、像素组；D1、第一数据线；D2、第二数据线；G1、第一栅线；G11、第一容纳段；G12、第一弯折段；G13、第一连接段；G2、第二栅线；G21、第二容纳段；G22、第二弯折段；G23、第二连接段；V1、公共电极；GS、衬底基板、M1、第一金属层；M2、第二金属层；P1、第一绝缘层；P2、第二绝缘层；ITO、透明导电层；B1、色阻层；L1、金属走线段、L2、透明走线段；L3、过孔连接段。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本发明提出一种像素结构，可应用于双栅像素驱动结构中。
双栅像素驱动结构(Dual-gate)，也可以称为DRD(Double Rate Driving，双速率驱动)结构，其栅线增加了一倍，同时数据线减少了一倍；在显示面板中，栅线的增加只需要增加GOA驱动电路，并不会大量增加生产成本，而数据线减少了一倍可使得源极驱动电路中集成芯片的数量减少一半，也即可以降低面板的IC使用数量，因此采用双栅像素驱动结构可以有效的降低驱动成本，从而降低显示面板的生产成本。
一般的显示面板中数据线驱动为相邻两条极性相反，具体可以采用+或-表示同一祯内像素的正负极性，只要设计成交错给数据线左边与右边的像素就可以令上下左右的像素彼此极性都相反，如此可以有较佳的影像品质，但在一般的DRD结构中同样的数据线驱动会令沿数据线延伸的整列像素都为同一极性，容易造成影像品质不佳。为了改善画面的品质，可使得以相邻的两个像素单元为一组，连接至同一数据线且均设置于数据线同侧，而同列中相邻的两组像素连接至不同数据线，则可令一组像素与其上下左右的像素组的极性均相反，由此来改善显示品质。但此种方法会出现连接至同一数据线的两个像素至数据线端的距离不同，而导致相邻两个像素的电容不匹配，如此便会出现亮暗分布不均造成的显示不良；为了改善电容的不均，若将像素的薄膜晶体管设置在数据线与数据线的中间位置，即设置在相邻两个像素之间，则两个像素的薄膜晶体管的源极走线可相等，便于连接至同一数据线的相邻两个像素之间达到电容匹配，但是数据线与数据线中间的薄膜晶体管会挤占像素电极的布置面积，导致降低像素开口率或者令像素的对称性不佳。
为了解决上述问题，请参照图1和图2，其显示了本发明一实施例提供的像素结构，该像素结构包括：
第一数据线D1，第一数据线D1沿第一方向(例如，图示Y方向)延伸；
第一栅线G1和第二栅线G2，第一栅线G1和第二栅线G2均沿与第一方向交叉的第二方向(例如，图示X方向)延伸；
第一像素单元10，第一像素单元10包括第一像素电极11和第一薄膜晶体管12，第一薄膜晶体管12包括与第一栅线G1连接的第一栅极121、与第一数据线D1连接的第一源极122以及与第一像素电极11连接的第一漏极123；
第二像素单元20，第二像素单元20包括第二像素电极21和第二薄膜晶体管22，第二薄膜晶体管22包括与第二栅线G2连接的第二栅极221、与第一数据线D1连接的第二源极222以及与第二像素电极21连接的第二漏极223；
其中，第一像素单元10和第二像素单元20沿第二方向排列；第一像素电极11相对第二像素电极21靠近于第一数据线D1设置，第一薄膜晶体管12和第二薄膜晶体管22均靠近于第一数据线D1设置；
第一漏极123与第一像素电极11之间设有第一连接走线30，第二漏极223与第二像素电极21之间设有与第一连接走线30对应使得第一像素单元10和第二像素单元20电容匹配的第二连接走线40。
在本实施例中，第一像素电极11相对第二像素电极21靠近于第一数据线D1设置，即第一像素电极11和第二像素电极21与第一数据线D1之间的距离不同，而第一薄膜晶体管12和第二薄膜晶体管22均靠近于第一数据线D1设置，即第一薄膜晶体管12和第二薄膜晶体管22均偏置设置在第一数据线D1一侧，由此，第一薄膜晶体管12与第一像素电极11之间的距离不等于第二薄膜晶体管22与第二像素电极21之间的距离。本实施例中，将第一薄膜晶体管12和第二薄膜晶体管22均偏置设置在第一数据线D1一侧有效避免了将第一薄膜晶体管12和第二薄膜晶体管22放置在第一像素电极11和第二像素电极21中间会挤占像素电极布置面积的问题，从而保证了第一像素电极11和第二像素电极21能够有较好的对称性，且减少了非显示区占用面积，提高了像素开口率。而且，连接第一漏极123与第一像素电极11的第一连接走线30与连接第二漏极223与第二像素电极21的第二连接走线40对应设置使得第一像素单元10和第二像素单元20电容匹配，即通过第一连接走线30和第二连接走线40的匹配设置保证了第一像素单元10和第二像素单元20的电容匹配，提高了显示亮暗的均匀度，有利于提高显示品质，且通过作为漏极连接走线的第一连接走线30和第二连接走线40实现电容匹配，降低了走线布置难度，降低了生产工艺难度。
在本实施例中，第一像素单元10和第二像素单元20夹设于第一栅线G1与第二栅线G2之间，也即第一栅线G1与第二栅线G2分别设置于第一像素单元10和第二像素单元20的两侧。其中，第一栅线G1连接第一薄膜晶体管12的第一栅极121，第二栅线G2连接第二薄膜晶体管22的第二栅极221，第一数据线D1同时连接第一薄膜晶体管12的第一源极122和第二薄膜晶体管22的第二源极222。如此，在第一方向上即栅线延伸方向上的两个像素单元连接至不同的栅线，且连接至同一数据线，从而形成了双栅驱动架构，降低了驱动成本，降低了生产成本。
在本实施例中，电容匹配可以指第一像素单元10的存储电容与第二像素单元20的存储电容匹配，如第一像素单元10的存储电容等于第二像素单元20的存储电容。本实施例中，像素结构还包括公共电极V1，其中，公共电极V1与第一像素电极11之间以及公共电极V1与第一连接走线30之间形成了第一像素单元10的存储电容，即第一像素单元10的存储电容包括公共电极V1与第一像素电极11之间形成的电容以及公共电极V1与第一连接走线30之间形成的电容。公共电极V1与第二像素电极21之间以及公共电极V1与第二连接走线40之间形成了第二像素单元20的存储电容；即第二像素单元20的存储电容包括公共电极V1与第二像素电极21之间形成的电容以及公共电极V1与第二连接走线40之间形成的电容。在本实施例中，公共电极V1设置在第一像素电极11和第二像素电极21的周侧且与第一像素电极11和第二像素电极21重叠设置，如此设置，可以增大公共电极V1与第一像素电极11，以及公共电极V1与第二像素电极21之间的重叠面积，进而提高存储电容的电容量。
在一个实施例中，电容匹配可以指第一像素单元10的各电容总和与第二像素单元20的各电容总和匹配；如第一像素单元10的各电容总和等于第二像素单元20的各电容总和。其中，第一像素单元10中形成的各电容包括第一像素电极11与第一数据线D1形成的电容，第一像素电极11与第一栅线G1形成的电容，第一像素单元10的存储电容，第一像素单元10的液晶电容即第一像素单元10与彩膜基板上公共电极形成的电容以及第一像素电极11与邻近像素电极之间的电容；同样地，第二像素单元20中形成的各电容包括第二像素电极21与第二数据线D2形成的电容，第二像素电极21与第二栅线G2形成的电容，第二像素单元20的存储电容，第二像素单元20的液晶电容即第二像素单元20与彩膜基板上公共电极形成的电容以及第二像素电极21与邻近像素电极之间的电容。本实施例中，电容匹配还可以指第一像素单元10的各电容分别与第二像素单元20的各电容匹配，如形成的各个电容都相等。本实施例中，由于第一薄膜晶体管12和第二薄膜晶体管22均偏置设置在第一数据线D1一侧，从而保证了第一像素电极11和第二像素电极21能够有较好的对称性，保证了第一像素单元10与第二像素单元20的布置匹配，由此有利于保证第一像素单元10的形成的各电容总和与第二像素单元20的各电容总和匹配；且在第一薄膜晶体管12与第一像素电极11的距离和第二薄膜晶体管22与第二像素电极21的距离不等情况下，通过第一连接走线30和第二连接走线40的匹配设置实现电容匹配，降低了走线布置难度，降低各电容匹配的难度，降低了生产工艺难度，提高了产品生产效率和良率。
在一个实施例中，第一连接走线30和第二连接走线的走线阻抗相等，由此有利于保证第一像素电极11形成的电容和第二像素电极21形成的电容匹配，提高显示品质。本实施例中，请参阅图1，第一连接走线30与第二连接走线40的长度和宽度均设置为相同，便于保证走线阻抗相等。当然，在另外的实施例中，第一连接走线30与第二连接走线40的长度、宽度也可以设置为不同，以使得第一连接走线30与第二连接走线40的具体设置与第一像素电极11和第二像素电极21形成的电容之间相互配合，保证第一像素单元10与第二像素单元20之间的电容匹配。
在一个实施例中，第一连接走线30形成的存储电容等于第二连接走线40形成的存储电容。本实施例中，请参阅图1，第一薄膜晶体管12和第二薄膜晶体管22均偏置设置在第一数据线D1一侧，即保证了第一像素电极11和第二像素电极21能够有较好的对称性，由此便于保证第一像素电极11形成的存储电容等于第二像素电极21形成的存储电容。而使得第一连接走线30形成的存储电容等于第二连接走线40形成的存储电容；则能够进一步有效保证第一像素单元10的存储电容能够等于第二像素单元20的存储电容。本实施例中，第一连接走线30与公共电极V1的重叠面积等于第二连接走线40与公共电极的重叠面积，便于保证第一连接走线30形成的存储电容等于第二连接走线40形成的存储电容。
在一实施例中，请参阅图1和图2，第一像素单元10和第二像素单元20设于第一数据线D1的同一侧。在本实施例中，第一像素单元10和第二像素单元20设置于与第一像素单元10和第二像素单元20连接的第一数据线D1的同一侧，且第一像素单元10和第二像素单元20相邻设置。具体而言，第一像素单元10中的第一像素电极11和第二像素单元20中的第二像素电极21沿第一方向即栅线延伸方向并列设置，且第一像素电极11相较于第二像素电极21距离第一数据线D1更近，也即第一像素电极11设置于第一数据线D1的一侧，第二像素电极21设置于第一像素电极11远离第一数据线D1的一侧。如此设置，有利于像素单元的布置。第一薄膜晶体管12和第二薄膜晶体管22分别设置在第一像素电极11沿第一方向的两侧且对称布置；即第一薄膜晶体管12和第二薄膜晶体管22仅设置在邻近于第一数据线D1的第一像素电极11的两侧，从而避免放置在第一像素电极11和第二像素电极21之间导致的降低开口率且影响像素电极对称性的问题。而使得第一薄膜晶体管12和第二薄膜晶体管22对称设置一方面降低工艺制作难度，另一方面有助于保证第一像素单元10和第二像素单元20的电容匹配，提高显示品质。进一步地，第一像素电极11与第二像素电极21形状一致且对称设置，保证了显示质量。
在一实施例中，请参阅图1和图2，第一栅线G1包括在第一方向上远离第一像素电极11设置的第一容纳段G11、在第一方向上靠近第二像素电极21设置的第一连接段G13以及设置于第一容纳段G11和第一连接段G13之间的第一弯折段G12；第一容纳段G11与第一弯折段G12之间形成容纳第一薄膜晶体管12的容纳空间；同样地，第二栅线G2包括在第一方向上远离第一像素电极11设置的第二容纳段G21、在第一方向上靠近第二像素电极21设置的第二连接段G23以及设置于第二容纳段G21和第二连接段G23之间的第二弯折段G22；第二容纳段G21与第二弯折段G22之间形成容纳第二薄膜晶体管22的容纳空间。本实施例中，由于第一薄膜晶体管12和第二薄膜晶体管22均靠近第一数据线D1设置，即都设置在第一像素电极11一侧，由此上述设置的第一栅线G1在靠近第一像素电极11的位置上形成了容纳第一薄膜晶体管12的容纳空间，而在靠近第二像素电极21的位置上即靠近第二像素电极21设置；同样地，第二栅线G2在靠近第一像素电极11的位置上形成了容纳第二薄膜晶体管22的容纳空间，而在靠近第二像素电极21的位置上即靠近第二像素电极21设置；从而能够减小第一薄膜晶体管12、第二薄膜晶体管22、第一栅线G1及第二栅线G2的布置面积，从而减少非显示区面积，有利于提高像素开口率。
本实施例中，第一弯折段G12与第二弯折段G22的方向相反，第一容纳段G11和第二容纳段G21的位置与第一像素电极11对应，并且在第一数据线D1的方向上均远离第一像素电极11设置；第一弯折段G12沿栅线方向上延伸，且靠近第二像素电极21弯折；第二弯折段G22沿栅线方向上延伸，且靠近第二像素电极21弯折；由此第一薄膜晶体管12容纳于第一容纳段G11、第一弯折段G12、第一像素电极11和第一数据线D1之间；其中，第一连接走线30中的过孔部分也设置在容纳第一薄膜晶体管12的容纳空间内。同样地，第二薄膜晶体管22容纳于第二容纳段G21、第二弯折段G22、第一像素电极11和第一数据线D1之间；第二连接走线40中的过孔部分也设置在容纳第二薄膜晶体管22的容纳空间内。上述设置便于降低走线布置难度，降低了寄生电容的产生。
在一实施例中，请参阅图1和图2，第一栅线G1与第一栅极121连接的两端在第一方向上错开设置；第二栅线G2与第二栅极221连接的两端在第一方向上错开设置。本实施例中，第一栅线G1的第一容纳段G11与第一连接段G13分别设置于远离第一像素电极11和靠近第一像素电极11的位置，由此，在多个第一像素单元10和多个第二像素单元20沿第二方向即栅线延伸方向排列时，第一栅极121的一侧将连接第一容纳段G11；而另一侧将连接第一连接段G13。同样地，第二栅线G2的第二容纳段G21与第二连接段G23分别设置于远离第二像素电极21和靠近第二像素电极21的位置，由此，在多个第一像素单元10和多个第二像素单元20沿第二方向即栅线延伸方向排列时，第二栅极221的一侧将连接第二容纳段G21；而另一侧将连接第二连接段G23。上述设置能够有助于第一栅线G1与第一薄膜晶体管12的配合设置，同样地有助于第二栅线G2与第二薄膜晶体管22的配合设置，便于多个第一像素单元10和多个第二像素单元20形成阵列布置时，提高像素结构的整体紧凑性，减小非显示区在显示面板上所占的体积，有利于提高像素的开口率。
在一个实施例中，请参阅图1和图2，第一源极122与第一漏极123均沿第二方向延伸布置；第二源极222与第二漏极223均沿第二方向延伸布置。本实施例中，第一漏极123与第一源极122沿第二方向延伸形成平行布置，由此第一源极122和第一漏极123之间形成的导电沟道也沿第二方向延伸布置；第二漏极223与第二源极222沿第二方向延伸形成平行布置，由此第二源极222和第二漏极223之间形成的导电沟道也沿第二方向延伸布置。并且，第一源极122和第一漏极123及其形成的导电沟道与第一栅线G1的延伸方向一致，第二源极222和第二漏极223及其形成的导电沟道与第二栅线G2的延伸方向一致，使得第一薄膜晶体管12和第二薄膜晶体管22在第一方向上可以设置得较窄，从而在保证了在设于第一像素电极11一侧而不挤占像素电极布置面积的情况下，有效减少了非显示区占用面积，有利于提高像素开口率。
当然，在另外的实施例中，导电沟道的形状、数量可以根据源极与漏极的形状进行适应性的调整。例如，导电沟道可以根据第一源极122与第一漏极123之间是否设置有分支结构，而确定沟道的形状，以及具有几个沟道，在具有多个沟道的实施例中，各个导电沟道之间的宽长比可以相同也可以不同，可以根据实际需要进行设置。在同一个薄膜晶体管中，例如第一薄膜晶体管12中的第一源极122和第一漏极123中至少一个可以设置为U型结构，或双I形结构，当第一漏极123为U型结构时，第一漏极123具有两个平行侧壁，第一源极122沿第二方向延伸布置，并夹设于两个平行侧壁之间，第一源极122与U型漏极之间形成有两个导电沟道。根据像素电极和数据线是设置于同一层，第一漏极123与第一源极122可以相应的进行变换，例如在两者同层设置时，第一像素电极11可以直接与第一漏极123连接，而无需通过过孔与第一漏极123连接，第一漏极123则可以设置为双I型结构。
在一个实施例中，请参阅图1至图3，所述第一数据线D1的数量为多条且多条所述第一数据线D1沿第二方向排列布置；所述第一栅线G1和第二栅线G2均为多条且多条所述第一栅线G1和第二栅线G2沿第一方向排列布置；所述第一像素单元10和第二像素单元20均为多个且多个所述第一像素单元10和第二像素单元20成阵列布置；其中，在所述第二方向上相邻且连接至同一所述第一数据线D1的所述第一像素单元10和第二像素单元20形成一像素组100，在所述第一方向上相邻的两个所述像素组100分别连接至相邻的两条所述第一数据线D1。由此，本实施例提供的像素结构以相邻的两个像素为一组，每一像素组100与其上下左右相邻的像素组100的极性均相反，从而在实现双栅驱动架构的同时提供了较佳的显示品质。
在本实施例中，相邻的两个像素组100的投影在第一方向上相嵌设置。本实施例中，由于第一薄膜晶体管12和第二薄膜晶体管22均靠近于第一数据线D1设置；且在第一方向上相邻的两个像素组100分别连接至相邻的两条第一数据线D1。因此相邻的两个像素组100中的薄膜晶体管可错位相嵌设置；即相邻的两个像素组100中的投影在第一方向上能够相嵌设置，而使得像素结构布置紧凑，减小非显示区的占用面积，有利于提高像素开口率。具体地，以图1和图2所示为例，第一行的第一像素单元10和第二像素单元20形成第一行的像素组100；第二行的第一像素单元10和第二像素单元20形成第二行的像素组100；第一行的像素组100连接至位于图示左侧的第一数据线D1，第二行的像素组100连接至位于图示右侧的第一数据线D2；其中，第一行的第一像素单元10中的第一薄膜晶体管12设置于第一行的第一像素电极11与第二行的第二像素电极21之间且位于图示左侧；第二行的第一像素单元10中的第一薄膜晶体管12设置于第一行的第二像素电极21与第二行的第一像素电极11之间且位于图示右侧；即第一行的第一像素单元10中的第一薄膜晶体管12与第二行的第一像素单元10中的第一薄膜晶体管12均位于上下两行的像素电极之间且分设于左右侧，使得相邻的两个像素组100的投影在第一方向上形成相互嵌合的关系，从而使得像素结构的布置紧凑，非显示区的利用率大大提高，从而减少了非显示区的整体面积，提高了像素开口率。
在一实施例中，请参阅图4，第一栅线G1和第二栅线G2均成直线设置，第一薄膜晶体管12设置在第一栅线G1和第一像素电极11之间；第二薄膜晶体管22设置在第一栅线G2和第二像素电极21之间；如此设置可以简化栅线布线，能够降低工艺难度。
在一实施例中，请参阅图5和图6，第一数据线D1至少为两条；像素结构还包括连接至第一栅线G1的第三像素单元50和连接至第二栅线G2的第四像素单元60；第三像素单元50和第一像素单元10分别连接至两条第一数据线D1，第三像素单元50和第四像素单元60连接至同一条第一数据线D1。以图5所示为例，第一像素单元10和第二像素单元连接至位于左侧的一条第一数据线D1，而第三像素单元50和第四像素单元60连接至位于右侧的一条第一数据线D1；第三像素单元50包括第三像素电极51和第三薄膜晶体管52，第三薄膜晶体管52包括与第一栅线G1连接的第三栅极521、与第一数据线D1连接的第三源极522以及与第三像素电极51连接的第三漏极523；第四像素单元60包括第四像素电极61和第四薄膜晶体管62，第四薄膜晶体管62包括与第二栅线G2连接的第四栅极621、与第一数据线D1连接的第四源极622以及与第四像素电极61连接的第四漏极623；其中第四像素电极61相对第三像素电极51靠近于与其相连的第一数据线D1设置，第三薄膜晶体管52和第四薄膜晶体管62均靠近于与其相连的第一数据线D1设置；第三漏极523与第三像素电极51之间设有第三连接走线70，第四漏极623与第四像素电极61之间设有与第三连接走线70对应使得第三像素单元50和第四像素单元60电容匹配的第四连接走线80。亦即在本实施例中，在第一栅线G1和第二栅线G2之间包括有第一像素单元10、第二像素单元20、第三像素单元50、第四像素单元60；其中第一像素单元10和第二像素单元20连接至同一第一数据线D1，其中连接至第一栅线G1的第一像素单元10的第一像素电极11更靠近与其相连的第一数据线D1设置；而对于连接至另一第一数据线D1的第三像素单元50和第四像素单元60，连接至第二栅线G2的第四像素单元60的第四像素电极61更靠近第一数据线D1设置。如此设置提高了像素单元布置的灵活性。
本实施例中，类似于第一像素单元10和第二像素单元20的布置，第三像素单元50的第三像素电极51及第四像素单元60的第四像素电极61和与其相连的第一数据线D1之间的距离不同，而第三薄膜晶体管52和第四薄膜晶体管62均靠近于与其相连的第一数据线D1设置，即第三薄膜晶体管52和第四薄膜晶体管62均偏置设置在第一数据线D1一侧，由此，第三薄膜晶体管52与第三像素电极51之间的距离不等于第四薄膜晶体管62与第四像素电极61之间的距离。而将第三薄膜晶体管52和第四薄膜晶体管62均偏置设置在第一数据线D1一侧有效避免了挤占像素电极布置面积的问题，从而保证了第三像素电极51和第四像素电极61能够有较好的对称性，且减少了非显示区占用面积，提高了像素开口率。而且，连接第三漏极523与第三像素电极51的第三连接走线70与连接第四漏极623与第四像素电极61的第四连接走线80对应设置使得第三像素单元50和第四像素单元60电容匹配，即通过第三连接走线70和第四连接走线80的匹配设置保证了第三像素单元50和第四像素单元60的电容匹配，提高了显示亮暗的均匀度，有利于提高显示品质，且通过作为漏极连接走线的第三连接走线80和第四连接走线80实现电容匹配，降低了走线布置难度，降低了生产工艺难度。
在本实施例中，第三连接走线70和第四连接走线80的走线阻抗相等，由此有利于保证第三像素电极51形成的电容和第四像素电极61形成的电容匹配，提高显示品质。更具体地，第三连接走线70和第四连接走线80的长度和宽度均设置为相同，便于保证走线阻抗相等。本实施例中，第三连接走线70形成的存储电容等于第四连接走线80形成的存储电容。本实施例中，类似于对应第一像素单元10布置，第一栅线G1和第二栅线G2在对应于第四像素单元60的位置上通过弯折走线设置分别形成了容纳第三薄膜晶体管52的容纳空间和容纳第四薄膜晶体管62的容纳空间，从而减少非显示区面积，有利于提高像素开口率。第一栅线G1与第三栅极521连接的两端在第一方向上错开设置；第二栅线G2与第四栅极621连接的两端在第一方向上错开设置。第三源极522与第三漏极523均沿第二方向延伸布置；第四源极622与第四漏极623均沿第二方向延伸布置，使得第三薄膜晶体管52和第四薄膜晶体管62在第一方向上可以设置得较窄，从而在保证了在设于第四像素电极61一侧而不挤占像素电极布置面积的情况下，有效减少了非显示区占用面积，有利于提高像素开口率。
在一实施例中，请参阅图7，第一像素单元10和第二像素单元20分别位于与其相连的第一数据线D1的两侧。并且，第二像素单元20与第一数据线D1之间设有第三像素单元50，第三像素单元50连接至沿第一方向延伸且与第一数据线D1相邻的第二数据线D2，所述第二数据线D2远离所述第三像素单元50一侧连接有第四像素单元60；所述第三像素单元50连接至第一栅线G1，所述第四像素单元60连接至第二栅线G2。本实施例中，第一像素单元10和第二像素单元20分设于第一数据线D1的两侧，且第一像素单元10与第二像素单元20之间通过第三像素单元50隔开；即第一像素单元10和第三像素单元50分别设于第一数据线D1的两侧，而第二像素单元20设于第三像素单元50远离第一数据线D1一侧，其中，第一像素单元10与第二像素单元20均连接至第一数据线D1，而第三像素单元50连接至于第二数据线相邻的第二数据线D2。上述设置使得每个像素单元可以使得与其相邻的像素单元之间极性相反，从而有利于提高显示面板的显示品质。而连接至同一第一数据线D1的第一像素单元10和第二像素单元20距离第一数据线D1的距离不等，将第一薄膜晶体管12和第二薄膜晶体管22均偏置设置在第一数据线D1一侧能够有效保证了第一像素电极11和第二像素电极21具有较好的对称性，且减少了非显示区占用面积，提高了像素开口率。而且，通过第一连接走线30和第二连接走线40的匹配设置保证了第一像素单元10和第二像素单元20的电容匹配，提高显示面板亮暗均匀度，有利于提高显示品质，且通过作为漏极连接走线的第一连接走线30和第二连接走线40实现电容匹配，降低了走线布置难度，降低了生产工艺难度。
本实施例中，类似于第一像素单元10和第二像素单元20的布置，第三像素单元与第四像素单元60连接同一第二数据线D2。具体地，以图7所示为例，在第二方向即栅线延伸方向上，第一像素单元10和第二像素单元20之间设置有第三像素单元50，而第三像素单元50和第四像素单元60之间设置有第二像素单元20；第一数据线D1设置在第三像素单元50与第一像素单元10之间；第二数据线D2设置在第四像素单元60与第二像素单元20之间；即连接至同一第二数据线D2的第三像素单元50与第四像素单元60的距离不等，同样地，类似于第一像素单元10和第二像素单元20的设置，本实施例中可以将第三像素单元50和第四像素单元60的薄膜晶体管均偏置设置在第二数据线D2一侧，而能够有效保证了第三像素单元50和第四像素单元60的像素电极对称性，且减少了非显示区占用面积，提高了像素开口率。而且，可通过第三像素单元50和第四像素单元60中的漏极连接走线匹配设置保证了第三像素单元50和第四像素单元60的电容匹配，既提高显示面板亮暗均匀度，提高显示品质，也降低了走线布置难度，降低了生产工艺难度。
本发明一实施例还提供了一种阵列基板，请参阅图1至图8，该阵列基板包括衬底基板GS以及如上的任一像素结构；
该像素结构的详细结构可参照上述实施例，此处不再赘述；可以理解的是，由于在本发明阵列基板中使用了上述像素结构，因此，本发明阵列基板的实施例包括上述像素结构全部实施例的全部技术方案，且能达到上述技术方案所达到的技术效果，在此不再赘述。
具体地，该衬底基板GS上形成有：
第一金属层M1，第一金属层M1形成第一栅线G1、第二栅线G2、第一栅极121和第二栅极221；
第一绝缘层P1，设置于第一金属层M1上；
第二金属层M2，设置于第一绝缘层P1上，第二金属层M2形成第一数据线D1、第一源极122、第一漏极123、第二源极222和第二漏极223；
第二绝缘层P2，设置于第二金属层M2上；
透明导电层ITO，形成第一像素电极11和第二像素电极21；
其中，第一连接走线30和第二连接走线40均包括由第二金属层M2形成的金属走线段L1、由透明导电层ITO形成的透明走线段L2以及设于透明走线段L2和金属走线段L1之间且贯穿第二绝缘层P2的过孔连接段L3。
本实施例中，第一薄膜晶体管12和第二薄膜晶体管22均包括两层金属层、两层绝缘层、有源层及欧姆接触层。其中，两层金属层的材质可以相同也可以不同，例如可以采用铝或者铜来实现，第一栅线G1、第二栅线G2、第一栅极121和第二栅极221可以采用同一金属层来实现，具体可以采用第一金属层M1图形化形成第一栅线G1、第二栅线G2、第一栅极121和第二栅极221。第一数据线D1、第一源极122、第一漏极123、第二源极222和第二漏极223可以采用同一金属层来实现，具体可以采用第二金属层M2图形化形成第一数据线D1、第一源极122、第一漏极123、第二源极222和第二漏极223。并且，第二金属层M2还可以形成有连接第一漏极123与第一像素电极11的金属走线段，以及连接第二漏极223与第二像素电极21的金属走线段。本实施例中，第一绝缘层P1为栅绝缘层，第二绝缘层P2为钝化层。透明导电层ITO可以形成第一像素电极11和第二像素电极21，透明导电层ITO可以是ITO薄膜层。
本实施例中，第一连接走线30和第二连接走线40均包括由第二金属层M2形成的金属走线段L1、由透明导电层ITO形成的透明走线段L2以及设于透明走线段L2和金属走线段L1之间且贯穿第二绝缘层P2的过孔连接段L3。即第一漏极123与第一像素电极11之间可以是通过过孔实现不同层之间的导电连接的。而第一连接走线30和第二连接走线40之间的匹配设置则可以通过金属走线段L1的匹配设置来实现，也可以是通过透明走线段L2的匹配设置来实现。例如，请参阅图4，第一连接走线30和第二连接走线40的主要部分均是由第二金属层M2形成的金属走线段L1；其中，第一连接走线30中形成的过孔与第一连接走线30中的形成过孔对称设置，且均靠近于第一像素电极11和第二像素电极21设置。例如，请参阅图1，第一连接走线30中形成的过孔靠近于第一薄膜晶体管12设置，即减少了第一连接走线30中由第二金属层M2形成的金属走线段L1的长度；同样地，第二连接走线40中形成的过孔L3靠近于第二薄膜晶体管42设置，即减少了第一连接走线30中由第二金属层M2形成的金属走线段L1的长度；从而减少寄生电容的产生。
在一个实施例中，第一金属层M1也形成第三栅极521和第四栅极621；第二金属层M2也形成第三源极522、第三漏极523、第四源极622和第四漏极623；透明导电层ITO也形成第四像素电极51和第四像素电极61；其中，第三连接走线70和第四连接走线80均包括由第二金属层M2形成的金属走线段L1、由透明导电层ITO形成的透明走线段L2以及设于透明走线段L2和金属走线段L1之间且贯穿第二绝缘层P2的过孔连接段L3。即第一像素单元10、第二像素单元20、第三像素单元50与第四像素单元60的层结构一致；可以再相同制程中形成；而第三连接走线70和第四连接走线80之间的匹配设置可以通过金属走线段L1的匹配设置来实现，也可以是通过透明走线段L2的匹配设置来实现。
在一实施例中，请参阅图9，阵列基板还包括设置于第二绝缘层P2上的色阻层B1，透明导电层ITO设置于色阻层B1上；即由透明导电层ITO形成的透明走线段L2设置于色阻层B1上，而过孔连接段L3则贯穿色阻层B1设置。本实施例中，像素结构可以采用COA(CF onArray)制程来实现，也即将彩色滤光片与阵列基板集成在一起，具体为将彩色光阻涂布于阵列基板上形成色阻层B1，透明导电层ITO设置在色阻层B1上，透明导电层ITO与设置于第一绝缘层P1上的第二金属层M2之间有色阻层B1隔离，本实施例中透明导电层ITO与第二金属层M2之间还有第二绝缘层P2隔离。这样布置的第一连接走线30通过由透明导电层ITO形成的设于色阻层B1上的透明走线段L2走线；同样地，第二连接走线40也通过由透明导电层ITO形成的设于色阻层B1上的透明走线段L2走线。本实施例中，第一连接走线30和第二连接走线40通过透明走线段L2的匹配设置使得所述第一像素单元10和第二像素单元20电容匹配。上述设置一方面降低了第一连接走线30和第二连接走线40的走线布置难度，降低了工艺难度，有利于第一连接走线30和第二连接走线40的匹配设置使得第一像素单元10与第二像素单元20之间实现电容匹配；另一方面也降低了的寄生电容的产生；而且，利用了可通过COF制程形成的色阻层B1来布置走线，不会增加生产工序，有利于保证生产效率。在一实施例中，色阻层B1和透明导电层ITO之间还设有第三绝缘层P3，其中，第三绝缘层P3可以为有机材料也可以为无机材料，第三绝缘层P3可以和第一绝缘层P1和第二绝缘层P2采用同样的材料。
本发明还提出一种显示面板，包括如上的像素结构，该像素结构的详细结构可参照上述实施例，此处不再赘述；可以理解的是，由于在本发明显示面板中使用了上述像素结构，因此，本发明显示面板的实施例包括上述像素结构全部实施例的全部技术方案，且能达到上述技术方案所达到的技术效果。
本发明还提供一种显示面板，包括上述任一阵列基板以及与阵列基板相对设置的彩膜基板。其中，彩膜基板与阵列基板之间还设置液晶分子，通过边框胶可以将彩膜基板、阵列基板及液晶封装形成显示面板。本发明显示面板的实施例包括上述像素结构全部实施例的全部技术方案，且能达到上述技术方案所达到的技术效果。
以上仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (20)

1.一种像素结构，其特征在于，包括：
第一数据线，所述第一数据线沿第一方向延伸；
第一栅线和第二栅线，所述第一栅线和第二栅线均沿与所述第一方向交叉的第二方向延伸；
第一像素单元，所述第一像素单元包括第一像素电极和第一薄膜晶体管，所述第一薄膜晶体管包括与所述第一栅线连接的第一栅极、与所述第一数据线连接的第一源极以及与所述第一像素电极连接的第一漏极；
第二像素单元，所述第二像素单元包括第二像素电极和第二薄膜晶体管，所述第二薄膜晶体管包括与所述第二栅线连接的第二栅极、与所述第一数据线连接的第二源极以及与所述第二像素电极连接的第二漏极；
其中，所述第一像素单元和第二像素单元沿所述第二方向排列；所述第一像素电极相对所述第二像素电极靠近于所述第一数据线设置，所述第一薄膜晶体管和第二薄膜晶体管均靠近于所述第一数据线设置；
所述第一漏极与所述第一像素电极之间设有第一连接走线，所述第二漏极与所述第二像素电极之间设有与所述第一连接走线对应使得所述第一像素单元和第二像素单元电容匹配的第二连接走线。
2.如权利要求1所述的像素结构，其特征在于，所述第一像素单元和第二像素单元设置于所述第一数据线的同一侧。
3.如权利要求2所述的像素结构，其特征在于，所述第一薄膜晶体管和第二薄膜晶体管分别设置于所述第一像素电极沿所述第一方向的两侧且对称布置。
4.如权利要求1所述的像素结构，其特征在于，所述第一像素电极和第二像素电极形状一致且对称布置。
5.如权利要求1所述的像素结构，其特征在于，所述第一栅线包括在第一方向上远离所述第一像素电极设置的第一容纳段、在第一方向上靠近所述第二像素电极设置的第一连接段以及设置于所述第一容纳段和第一连接段之间的第一弯折段；所述第一容纳段与第一弯折段之间形成容纳所述第一薄膜晶体管的容纳空间；所述第二栅线包括在第一方向上远离所述第一像素电极设置的第二容纳段、在第一方向上靠近所述第二像素电极设置的第二连接段以及设置于所述第二容纳段和第二连接段之间的第二弯折段；所述第二容纳段与第二弯折段之间形成容纳所述第二薄膜晶体管的容纳空间。
6.如权利要求1所述的像素结构，其特征在于，所述第一栅线与所述第一栅极连接的两端在所述第一方向上错开设置；所述第二栅线与所述第二栅极连接的两端在所述第一方向上错开设置。
7.如权利要求1所述的像素结构，其特征在于，所述第一源极与所述第一漏极均沿所述第二方向延伸布置；所述第二源极与所述第二漏极均沿所述第二方向延伸布置。
8.如权利要求1所述的像素结构，其特征在于，所述第一连接走线和所述第二连接走线的走线阻抗相等。
9.如权利要求1所述的像素结构，其特征在于，所述第一连接走线和所述第二连接走线的长度和宽度均相等。
10.如权利要求1所述的像素结构，其特征在于，所述第一连接走线形成的存储电容等于所述第二连接走线形成的存储电容。
11.如权利要求1所述的像素结构，其特征在于，所述像素结构还包括公共电极；所述公共电极与所述第一像素电极以及所述公共电极与所述第一连接走线形成所述第一像素单元的存储电容；所述公共电极与所述第二像素电 极以及所述公共电极与所述第二连接走线形成所述第二像素单元的存储电容。
12.如权利要求1-11任一项所述的像素结构，其特征在于，所述第一数据线的数量为多条且多条所述第一数据线沿第二方向排列布置；所述第一栅线和第二栅线均为多条且多条所述第一栅线和第二栅线沿第一方向排列布置；所述第一像素单元和第二像素单元均为多个且多个所述第一像素单元和第二像素单元成阵列布置；其中，在所述第二方向上相邻且连接至同一所述第一数据线的所述第一像素单元和第二像素单元形成一像素组，在所述第一方向上相邻的两个所述像素组分别连接至相邻的两条所述第一数据线。
13.如权利要求12所述的像素结构，其特征在于，相邻的两个所述像素组的投影在第一方向上相嵌设置。
14.如权利要求1-11任一项所述的像素结构，其特征在于，所述第一数据线至少为两条；所述像素结构还包括连接至所述第一栅线的第三像素单元和连接至所述第二栅线的第四像素单元；所述第三像素单元和第一像素单元分别连接至两条所述第一数据线，所述第三像素单元和第四像素单元连接至同一条所述第一数据线；所述第三像素单元包括第三像素电极和第三薄膜晶体管，所述第三薄膜晶体管包括与所述第一栅线连接的第三栅极、与所述第一数据线连接的第三源极以及与所述第三像素电极连接的第三漏极；所述第四像素单元包括第四像素电极和第四薄膜晶体管，所述第四薄膜晶体管包括与所述第二栅线连接的第四栅极、与所述第一数据线连接的第四源极以及与所述第四像素电极连接的第四漏极；其中所述第四像素电极相对所述第三像素电极靠近于与其相连的所述第一数据线设置，所述第三薄膜晶体管和第四薄膜晶体管均靠近于与其相连的所述第一数据线设置；所述第三漏极与所述第三像素电极之间设有第三连接走线，所述第四漏极与所述第四像素电极之间设有与所述第三连接走线对应使得所述第三像素单元和第四像素单元电容匹配的第四连接走线。
15.如权利要求1所述的像素结构，其特征在于，所述第一像素单元和第二像素单元分别位于所述第一数据线的两侧。
16.如权利要求15所述的像素结构，其特征在于，所述第二像素单元与所述第一数据线之间设有第三像素单元，所述第三像素单元连接至沿第一方向延伸且与所述第一数据线相邻的第二数据线；所述第二数据线远离所述第三像素单元一侧连接有第四像素单元；所述第三像素单元连接至第一栅线，所述第四像素单元连接至第二栅线。
17.一种阵列基板，其特征在于，包括衬底基板以及如权利要求1-16任一项所述的像素结构；所述衬底基板上形成有：
第一金属层，所述第一金属层形成所述第一栅线、第二栅线、第一栅极和第二栅极；
第一绝缘层，设置于所述第一金属层上；
第二金属层，设置于所述第一绝缘层上，所述第二金属层形成所述第一数据线、第一源极、第一漏极、第二源极和第二漏极；
第二绝缘层，设置于所述第二金属层上；
透明导电层，形成所述第一像素电极和第二像素电极；
其中，所述第一连接走线和第二连接走线均包括由所述第二金属层形成的金属走线段、由所述透明导电层形成的透明走线段以及设置于所述透明走线段和金属走线段之间且贯穿所述第二绝缘层的过孔连接段。
18.如权利要求17所述的阵列基板，其特征在于，还包括设置于所述第二绝缘层上的色阻层，所述透明走线段设置于所述色阻层上；所述过孔连接段贯穿所述色阻层设置。
19.如权利要求17所述的阵列基板，其特征在于，所述第一连接走线和第二连接走线通过所述透明走线段的匹配设置使得所述第一像素单元和第二像素单元电容匹配。
20.一种显示面板，其特征在于，包括如权利要求1至16任一项所述的像素结构，或者包括如权利要求17至19任一项所述的阵列基板以及与所述阵列基板相对设置的彩膜基板。
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