KR102582755B1 - 화소 구조, 어레이 기판 및 표시 패널 - Google Patents

화소 구조, 어레이 기판 및 표시 패널 Download PDF

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윈친 후
홍옌 창
밍 훙 스흐
청-훙 천
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Abstract

본 출원은 화소 구조, 어레이 기판 및 표시 패널을 개시하며, 해당 화소 구조는 제1 데이터 라인(D1), 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)을 포함하고, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제2 방향을 따라 배열되고, 제1 화소 유닛(10)의 제1 화소 전극(11)은 제2 화소 유닛(20)의 제2 화소 전극(21)에 비해 제1 데이터 라인(D1)에 인접하고, 제1 화소 유닛(10)의 제1 박막 트랜지스터(12)와 제2 화소 유닛(20)의 제2 박막 트랜지스터(22)는 모두 제1 데이터 라인(D2)에 인접하고, 제1 드레인 전극(123)과 제1 화소 전극(11) 사이에는 제1 연결 배선(30)이 구비되고, 제2 드레인 전극(223)과 제2 화소 전극(21) 사이에는 제1 화소 유닛(10)과 제2 화소 유닛(20)을 정전 용량 매칭시키는 제2 연결 배선(40)이 구비된다.

Description

화소 구조, 어레이 기판 및 표시 패널
본 출원은 2020년 9월 27일에 출원한 제202011038822.0호 중국 특허 출원의 우선권을 주장하는 바, 해당 출원의 모든 내용은 참조로 본 원에 원용된다.
본 출원은 디스플레이 기술 분야에 관한 것으로, 특히는 화소 구조, 어레이 기판 및 표시 패널에 관한 것이다.
표시 패널에서 이중 게이트 화소 구동 구조를 이용함으로써, 게이트 라인이 한배 증가됨과 동시에 데이터 라인이 한배 감소되어, 구동 비용을 저감시켜 생산 비용을 저감시킬 수 있다. 이중 게이트 구동을 이용하는 화소 구조에 있어서, 인접한 두열의 화소 유닛이 동일한 데이터 라인에 연결되고 데이터 라인의 양측에 대칭되게 설치될 경우, 세로줄 무늬 등과 같은 결함이 쉽게 나타나게 된다. 표시 질량을 향상시키기 위하여, 인접한 두개의 화소 유닛을 한 그룹으로 하여 동일한 데이터 라인에 연결하고 모두 데이터 라인의 동일측에 설치하며, 동일 열에서 인접한 두 그룹의 화소를 상이한 데이터 라인에 연결할 수 있으며, 이러할 경우, 한 그룹의 화소와 그의 상하좌우의 화소 그룹의 극성이 모두 반대되어, 표시 질량을 개선시킬 수 있다.
그러나, 이러한 설치로 인해 동일한 데이터 라인에 연결된 두개의 화소 유닛에서 데이터 라인까지의 거리는 상이해지며, 이로 인해 인접한 두개의 화소 유닛의 정전 용량이 매칭되지 않는 경우가 쉽게 나타나, 명암 분포가 균일하지 않게 되어 표시 불량을 초래하게 되며, 정전 용량의 불균일성을 개선하기 위하여, 박막 트랜지스터를 두개의 화소 유닛 사이에 설치하여 정전 용량 매칭의 목적을 실현할 경우, 화소의 개구율이 저감되거나 화소 전극의 대칭성이 악화된다.
본 원의 진술은 단지 본 출원에 관련된 배경기술 정보를 제공할 뿐, 반드시 선행 기술을 구성하는 것은 아니다.
본 출원은 화소 구조를 제출하며, 상기 화소 구조는,
제1 방향을 따라 연장되는 제1 데이터 라인;
모두 상기 제1 방향과 교차되는 제2 방향에 따라 연장되는 제1 게이트 라인 및 제2 게이트 라인;
제1 화소 전극, 및 상기 제1 게이트 라인과 연결되는 제1 게이트 전극, 상기 제1 데이터 라인과 연결되는 제1 소스 전극, 및 상기 제1 화소 전극과 연결되는 제1 드레인 전극을 포함하는 제1 박막 트랜지스터를 포함하는 제1 화소 유닛; 및
제2 화소 전극, 및 상기 제2 게이트 라인과 연결되는 제2 게이트 전극, 상기 제1 데이터 라인과 연결되는 제2 소스 전극, 및 상기 제2 화소 전극과 연결되는 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는 제2 화소 유닛;을 포함하되,
상기 제1 화소 유닛과 상기 제2 화소 유닛은 상기 제2 방향을 따라 배열되고, 상기 제1 화소 전극은 상기 제2 화소 전극에 비해 상기 제1 데이터 라인에 더욱 인접하게 설치되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 모두 상기 제1 데이터 라인에 인접하게 설치되고,
상기 제1 드레인 전극과 상기 제1 화소 전극 사이에는 제1 연결 배선이 구비되고, 상기 제2 드레인 전극과 상기 제2 화소 전극 사이에는 상기 제1 연결 배선에 대응되어 상기 제1 화소 유닛과 상기 제2 화소 유닛을 정전 용량 매칭시키는 제2 연결 배선이 구비된다.
본 출원의 다른 일 양태는 어레이 기판을 제공하며, 상기 어레이 기판은 베이스 기판, 및 상술한 임의의 한 항의 화소 구조를 포함하고, 상기 베이스 기판 상에는,
상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 형성하는 제1 금속층;
상기 제1 금속층 상에 설치되는 제1 절연층;
상기 제1 절연층 상에 설치되고, 상기 제1 데이터 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 형성하는 제2 금속층;
상기 제2 금속층 상에 설치되는 제2 절연층; 및
상기 제1 화소 전극과 상기 제2 화소 전극을 형성하는 투명 전도층;이 형성되되,
상기 제1 연결 배선과 상기 제2 연결 배선은 모두 상기 제2 금속층으로 형성된 금속 배선 구간, 상기 투명 전도층으로 형성된 투명 배선 구간, 및 상기 투명 배선 구간과 상기 금속 배선 구간 사이에 설치되고 상기 제2 절연층을 관통하는 비아홀 연결 구간을 포함한다.
본 출원의 다른 일 양태는 표시 패널을 제공하며, 상기 표시 패널은 상술한 임의의 한 항의 화소 구조를 포함하거나, 또는, 상술한 임의의 한 항의 어레이 기판 및 상기 어레이 기판에 대향되게 설치되는 컬러 필름 기판을 포함한다.
본 출원에서 제공하는 화소 구조, 어레이 기판 및 표시 패널에는 제1 데이터 라인, 제1 게이트 라인, 제2 게이트 라인, 제1 화소 유닛과 제2 화소 유닛이 설치되되, 제1 화소 전극은 제2 화소 전극에 비해 제1 데이터 라인에 인접하게 설치되고, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 모두 제1 데이터 라인에 인접하게 설치되고, 제1 드레인 전극과 제1 화소 전극 사이에는 제1 연결 배선이 구비되고, 제2 드레인 전극과 제2 화소 전극 사이에는 제1 연결 배선에 대응되어 제1 화소 유닛과 제2 화소 유닛을 정전 용량 매칭시키는 제2 연결 배선이 구비된다. 본 출원은, 제1 박막 트랜지스터와 제2 박막 트랜지스터를 모두 제1 데이터 라인에 인접하게 설치하고, 제1 연결 배선과 제2 연결 배선을 통해 제1 화소 유닛과 제2 화소 유닛을 정전 용량 매칭시킴으로써, 비표시 영역의 점용 면적을 효과적으로 감소시키고, 화소의 개구율을 향상시키고 화소 전극의 대칭성을 확보하며, 화소 유닛 사이의 정전 용량 매칭을 확보하고, 표시 명암의 균일성을 향상시키고, 표시 질량을 향상시킨다.
도 1은 본 출원의 화소 구조의 일 실시예의 구조 개략도이고,
도 2는 본 출원의 화소 구조의 일 실시예의 다른 일 구조 개략도이고,
도 3은 본 출원의 화소 구조의 일 실시예의 화소 그룹 배치 개략도이고,
도 4는 본 출원의 화소 구조의 다른 일 실시예의 구조 개략도이고,
도 5는 본 출원의 화소 구조의 또 다른 일 실시예의 구조 개략도이고,
도 6은 본 출원의 화소 구조의 또 다른 일 실시예의 화소 배치 개략도이고,
도 7은 본 출원의 화소 구조의 또 다른 일 실시예의 화소 배치 개략도이다.
도 8은 본 출원의 어레이 기판의 일 실시예의 구조 개략도이고,
도 9는 본 출원의 어레이 기판의 다른 일 실시예의 구조 개략도이다.
아래에 본 출원의 실시예 중의 첨부된 도면을 결부하여, 본 출원의 실시예 중의 기술적 방안에 대한 명확하고 완정한 설명을 진행하기로 하며, 설명된 실시예는 단지 본 출원의 일부의 실시예일 뿐, 모든 실시예가 아님을 자명할 것이다. 본 출원 중의 실시예를 기반으로, 당해 기술 분야에서 통상의 지식을 가진 자가 진보성 노동이 없이 획득한 모든 기타의 실시예는 모두 본 출원의 보호 범위에 해당된다.
본 출원의 실시예에 방향성 지시(예컨대, 상, 하, 좌, 우, 전, 후????)가 관련될 경우, 해당 방향성 지시는 단지 임의의 하나의 특정된 자세(예컨대, 도시된 바와 같음)에서 각 부재 사이의 상대적 위치 관계 운동 상황 등을 해석하기 위한 것이며, 해당 특정된 자세에 변화가 발생할 경우, 해당 방향성 지시도 상응하게 변화하게 됨을 설명하고자 한다.
또한, 본 출원의 실시예에 "제1", "제2" 등의 설명이 관련될 경우, 해당 "제1", "제2" 등의 설명은 단지 설명의 목적으로 이용될 뿐, 그들의 상대적 중요성을 지시하거나 암시하거나 또는 지시된 기술적 특징의 수량을 암시하는 것으로 이해하여서는 아니된다. 따라서, "제1", "제2"가 한정된 특징은 적어도 하나의 해당 특징을 명시적이거나 암시적으로 포함할 수 있다. 또한, 각 실시예 사이의 기술적 방안은 서로 결합될 수 있으나, 반드시 당해 기술 분야에서 통상의 지식을 가진 자가 실현할 수 있는 것을 기초로 하여야 하며, 기술적 방안의 결합에 상호 모순이 존재하거나 실현할 수 없을 경우, 이러한 기술적 방안의 결합이 존재하지 않으며, 본 출원에서 청구하는 보호 범위 내에도 해당되지 않는 것으로 시인하여야 한다.
본 원 중의 용어 "및/또는"은 단지 관련 대상들을 설명하는 관련 관계이며, 세가지 관계가 존재할 수 있음을 나타내고, 예를 들어, A 및/또는 B는, A가 단독으로 존재하거나, A와 B가 동시에 존재하거나, B가 단독으로 존재하는 세가지 경우를 나타낼 수 있다. 또한, 본 원 중의 부호"/"는 일반적으로 전후 관련 대상들이 "또는"의 관계임을 나타낸다.
본 출원은 화소 구조를 제출하며, 이는 이중 게이트 화소 구동 구조에 적용될 수 있다.
이중 게이트 화소 구동 구조(Dual-gate)는 DRD(Double Rate Driving, 이중 속율 구동) 구조로 지칭될 수도 있으며, 이의 게이트 라인이 한배 증가됨과 동시에 데이터 라인은 한배 감소되고, 표시 패널에 있어서, 게이트 라인의 증가는 단지 GOA 구동 회로를 증가하면 되고, 생산 비용이 대폭으로 증가되지 않으며, 데이터 라인이 한배 감소되는 것은 소스 전극 구동 회로 중의 집적 칩의 수량을 절반 감소할 수 있으며, 즉, 패널의 IC 사용 수량을 감소시킬 수 있으며, 따라서, 이중 게이트 화소 구동 구조를 이용하는 것은 구동 비용을 효과적으로 감소시켜, 표시 패널의 생산 비용을 감소시킬 수 있다.
일반적인 표시 패널 중의 데이터 라인 구동은 인접한 두개의 극성이 반대되고, 구체적으로 ＋ 또는 -를 이용하여 동일한 프레임 내의 화소의 양극 및 음극 극성을 표시할 수 있으며, 데이터 라인 좌측과 우측의 화소에 교번되게 설계하면, 상하좌우의 화소의 극성들이 모두 서로 반대되게 할 수 있으며, 이로써, 상대적으로 양호한 화질을 구비할 수 있으나, 일반적인 DRD 구조에서 동일한 데이터 라인 구동은 데이터 라인을 따라 연장된 전체적인 열의 화소가 모두 동일한 극성을 구비하게 하여, 화질이 쉽게 저하되게 된다. 화면의 질량을 개선하기 위하여, 인접한 두개의 화소 유닛을 한 그룹으로 하여 동일한 데이터 라인에 연결하고 모두 데이터 라인의 동일측에 설치하며, 동일 열에서 인접한 두 그룹의 화소를 상이한 데이터 라인에 연결할 수 있으며, 이러할 경우, 한 그룹의 화소와 그의 상하좌우의 화소 그룹의 극성이 모두 반대되어, 표시 질량을 개선시킬 수 있다. 그러나, 이러한 방법에서는 동일한 데이터 라인에 연결된 두개의 화소에서 데이터 라인까지의 거리가 상이하게 되어, 인접한 두개의 화소의 정전 용량이 매칭되지 않게 되며, 이로 인해 명암 분포의 불균일로 초래되는 표시 불량이 발생하게 되며, 정전 용량의 균일을 개선하기 위하여, 화소의 박막 트랜지스터를 데이터 라인과 데이터 라인의 중간 위치에 설치할 경우, 즉, 인접한 두개의 화소 사이에 설치할 경우, 두개의 화소의 박막 트랜지스터의 소스 전극의 배선을 동일하고, 동일한 데이터 라인에 연결된 인접한 두개의 화소 사이에서 정전 용량 매칭을 실현하기에 편리할 수 있으나, 데이터 라인과 데이터 라인 중간의 박막 트랜지스터가 화소 전극의 배치 면적을 점용하게 되어, 화소의 개구율이 저감되거나 화소의 대칭성이 악화되는 것을 초래하게 된다.
상술한 문제점을 해결하기 위하여, 도 1 및 도 2를 참조하면, 이는 본 출원의 일 실시예에서 제공하는 화소 구조를 나타내고, 해당 화소 구조는,
제1 방향(예컨대, 도시된 Y방향)을 따라 연장되는 제1 데이터 라인(D1);
모두 제1 방향과 교차되는 제2 방향(예컨대, 도시된 X방향)을 따라 연장되는 제1 게이트 라인(G1) 및 제2 게이트 라인(G2);
제1 화소 전극(11), 및 제1 게이트 라인(G1)과 연결되는 제1 게이트 전극(121), 제1 데이터 라인(D1)과 연결되는 제1 소스 전극(122), 및 제1 화소 전극(11)과 연결되는 제1 드레인 전극(123)을 포함하는 제1 박막 트랜지스터(12)를 포함하는 제1 화소 유닛(10); 및
제2 화소 전극(21), 및 제2 게이트 라인(G2)과 연결되는 제2 게이트 전극(221), 제1 데이터 라인(D1)과 연결되는 제2 소스 전극(222), 및 제2 화소 전극(21)과 연결되는 제2 드레인 전극(223)을 포함하는 제2 박막 트랜지스터(22)를 포함하는 제2 화소 유닛(20);을 포함하되,
제1 화소 유닛(10)과 제2 화소 유닛(20)은 제2 방향을 따라 배열되고, 제1 화소 전극(11)은 제2 화소 전극(21)에 비해 제1 데이터 라인(D1)에 더욱 인접하게 설치되고, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 모두 제1 데이터 라인(D1)에 인접하게 설치되고,
제1 드레인 전극(123)과 제1 화소 전극(11) 사이에는 제1 연결 배선(30)이 구비되고, 제2 드레인 전극(223)과 제2 화소 전극(21) 사이에는 제1 연결 배선(30)에 대응되어 제1 화소 유닛(10)과 제2 화소 유닛(20)을 정전 용량 매칭시키는 제2 연결 배선(40)이 구비된다.
본 실시예에 있어서, 제1 화소 전극(11)은 제2 화소 전극(21)에 비해 제1 데이터 라인(D1)에 인접하게 설치되고, 즉, 제1 화소 전극(11) 및 제2 화소 전극(21)과 제1 데이터 라인(D1) 사이의 거리는 상이하고, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 모두 제1 데이터 라인(D1)에 인접하게 설치되고, 즉, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치되며, 이로써, 제1 박막 트랜지스터(12)와 제1 화소 전극(11) 사이의 거리는 제2 박막 트랜지스터(22)와 제2 화소 전극(21) 사이의 거리와 동일하지 않다. 본 실시예에 있어서, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)를 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치함으로써, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)를 제1 화소 전극(11)과 제2 화소 전극(21) 중간에 비치함으로 인해 화소 전극 배치 면적을 점용하는 문제점을 효과적으로 피면하여, 제1 화소 전극(11)과 제2 화소 전극(21)을 상대적으로 양호한 대칭성을 구비할 수 있도록 확보하고, 비표시 영역의 점용 면적을 감소시키고, 화소의 개구율을 향상시킨다. 또한, 제1 드레인 전극(123)과 제1 화소 전극(11)을 연결하는 제1 연결 배선(30) 및 제2 드레인 전극(223)과 제2 화소 전극(21)을 연결하는 제2 연결 배선(40)은 대응되게 설치되어, 제1 화소 유닛(10)과 제2 화소 유닛(20)을 정전 용량 매칭시키고, 즉, 제1 연결 배선(30)과 제2 연결 배선(40)의 매칭 설치를 통해 제1 화소 유닛(10)과 제2 화소 유닛(20)의 정전 용량 매칭을 확보하고, 표시 명암의 균일성을 향상시키고, 표시 질량을 향상시키기에 유리하며, 드레인 전극 연결 배선인 제1 연결 배선(30)과 제2 연결 배선(40)을 통해 정전 용량 매칭을 실현하고, 배선 배치의 난이도를 감소시키고, 생산 공정의 난이도를 감소시킨다.
본 실시예에 있어서, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제1 게이트 라인(G1)과 제2 게이트 라인(G2) 사이에 끼움 설치되고, 즉, 제1 게이트 라인(G1)과 제2 게이트 라인(G2)은 각각 제1 화소 유닛(10)과 제2 화소 유닛(20)의 양측에 설치된다. 여기서, 제1 게이트 라인(G1)은 제1 박막 트랜지스터(12)의 제1 게이트 전극(121)을 연결하고, 제2 게이트 라인(G2)은 제2 박막 트랜지스터(22)의 제2 게이트 전극(221)을 연결하고, 제1 데이터 라인(D1)은 동시에 제1 박막 트랜지스터(12)의 제1 소스 전극(122) 및 제2 박막 트랜지스터(22)의 제2 소스 전극(222)을 연결한다. 이로써, 제1 방향(즉, 게이트 라인의 연장 방향)에서의 두개의 화소 유닛은 상이한 게이트 라인에 연결되고, 동일한 데이터 라인에 연결되어, 이중 게이트 구동 구조를 형성하고, 구동 비용을 저감시키고, 생산 비용을 저감시킨다.
본 실시예에 있어서, 정전 용량 매칭은 제1 화소 유닛(10)의 스토리지 정전 용량과 제2 화소 유닛(20)의 스토리지 정전 용량의 매칭을 가리킬 수 있으며, 예컨대, 제1 화소 유닛(10)의 스토리지 정전 용량은 제2 화소 유닛(20)의 스토리지 정전 용량과 동일하다. 본 실시예에 있어서, 화소 구조은 공통 전극(V1)을 더 포함하되, 공통 전극(V1)과 제1 화소 전극(11) 사이 및 공통 전극(V1)과 제1 연결 배선(30) 사이에는 제1 화소 유닛(10)의 스토리지 정전 용량이 형성되고, 즉, 제1 화소 유닛(10)의 스토리지 정전 용량은 공통 전극(V1)과 제1 화소 전극(11) 사이에 형성된 정전 용량 및 공통 전극(V1)과 제1 연결 배선(30) 사이에 형성된 정전 용량을 포함한다. 공통 전극(V1)과 제2 화소 전극(21) 사이 및 공통 전극(V1)과 제2 연결 배선(40) 사이에는 제2 화소 유닛(20)의 스토리지 정전 용량이 형성되고, 즉, 제2 화소 유닛(20)의 스토리지 정전 용량은 공통 전극(V1)과 제2 화소 전극(21) 사이에 형성된 정전 용량 및 공통 전극(V1)과 제2 연결 배선(40) 사이에 형성된 정전 용량을 포함한다. 본 실시예에 있어서, 공통 전극(V1)은 제1 화소 전극(11)과 제2 화소 전극(21)의 주변측에 설치되고 제1 화소 전극(11)과 제2 화소 전극(21)에 중첩되게 설치되며, 이러한 설치를 통해, 공통 전극(V1)과 제1 화소 전극(11) 사이의 중첩 면적 및 공통 전극(V1)과 제2 화소 전극(21) 사이의 중첩 면적을 증가시켜, 스토리지 커패시터의 전기 용량을 향상시킬 수 있다.
일 실시예에 있어서, 정전 용량 매칭은 제1 화소 유닛(10)의 각 정전 용량의 총합과 제2 화소 유닛(20)의 각 정전 용량의 총합의 매칭을 가리킬 수 있으며, 예컨대, 제1 화소 유닛(10)의 각 정전 용량의 총합은 제2 화소 유닛(20)의 각 정전 용량의 총합과 동일하다. 여기서, 제1 화소 유닛(10)에 형성된 각 정전 용량은, 제1 화소 전극(11)과 제1 데이터 라인(D1)에 형성된 정전 용량, 제1 화소 전극(11)과 제1 게이트 라인(G1)에 형성된 정전 용량, 제1 화소 유닛(10)의 스토리지 정전 용량, 제1 화소 유닛(10)의 액정 정전 용량, 즉, 제1 화소 유닛(10)과 컬러 필름 기판 상의 공통 전극에 형성된 정전 용량 및 제1 화소 전극(11)과 인접한 화소 전극 사이의 정전 용량을 포함하며, 마찬가지로, 제2 화소 유닛(20)에 형성된 각 정전 용량은, 제2 화소 전극(21)과 제2 데이터 라인(D2)에 형성된 정전 용량, 제2 화소 전극(21)과 제2 게이트 라인(G2)에 형성된 정전 용량, 제2 화소 유닛(20)의 스토리지 정전 용량, 제2 화소 유닛(20)의 액정 정전 용량, 즉, 제2 화소 유닛(20)과 컬러 필름 기판 상의 공통 전극에 형성된 정전 용량 및 제2 화소 전극(21)과 인접한 화소 전극 사이의 정전 용량을 포함한다. 본 실시예에 있어서, 정전 용량 매칭은 제1 화소 유닛(10)의 각 정전 용량이 각각 제2 화소 유닛(20)의 각 정전 용량에 매칭을 가리킬 수도 있으며, 예컨대, 형성된 각 정전 용량은 모두 동일하다. 본 실시예에 있어서, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)가 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치되므로, 제1 화소 전극(11)과 제2 화소 전극(21)이 상대적으로 양호한 대칭성을 구비할 수 있도록 확보하고, 제1 화소 유닛(10)과 제2 화소 유닛(20)의 배치 매칭을 확보하며, 이로써 제1 화소 유닛(10)에 형성된 각 정전 용량의 총합과 제2 화소 유닛(20)의 각 정전 용량의 총합의 매칭을 확보하기에 유리하며, 제1 박막 트랜지스터(12)와 제1 화소 전극(11)의 거리와 제2 박막 트랜지스터(22)와 제2 화소 전극(21)의 거리가 동일하지 않을 경우, 제1 연결 배선(30)과 제2 연결 배선(40)의 매칭 설치를 통해 정전 용량 매칭을 실현하고, 배선 배치의 난이도를 감소시키고, 각 정전 용량 매칭의 난이도를 저감시키고, 생산 공정의 난이도를 저감시키고, 제품 생산의 효율 및 수율을 향상시킨다.
일 실시예에 있어서, 제1 연결 배선(30)과 제2 연결 배선의 배선 저항은 동일하므로, 제1 화소 전극(11)에 형성된 정전 용량과 제2 화소 전극(21)에 형성된 정전 용량의 매칭을 확보하기에 유리하며, 표시 질량을 향상시킨다. 본 실시예에 있어서, 도 1을 참조하면, 제1 연결 배선(30)과 제2 연결 배선(40)의 길이를 동일하게 설치되고, 폭도 동일하게 설치함으로써, 배선 저항을 동일하게 확보하기에 편리하다. 물론, 또 다른 실시예에 있어서, 제1 연결 배선(30)과 제2 연결 배선(40)의 길이, 폭도 각각 상이하게 설치되어, 제1 연결 배선(30)과 제2 연결 배선(40)의 구체적인 설치와 제1 화소 전극(11)과 제2 화소 전극(21)에 형성된 정전 용량 사이를 서로 매칭시킴으로써, 제1 화소 유닛(10)과 제2 화소 유닛(20) 사이의 정전 용량 매칭을 확보할 수도 있다.
일 실시예에 있어서, 제1 연결 배선(30)에 형성된 스토리지 정전 용량은 제2 연결 배선(40)에 형성된 스토리지 정전 용량과 동일하다. 본 실시예에 있어서, 도 1을 참조하면, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치되며, 즉, 제1 화소 전극(11)과 제2 화소 전극(21)이 상대적으로 양호한 대칭성을 구비할 수 있도록 확보하며, 이로써 제1 화소 전극(11)에 형성된 스토리지 정전 용량과 제2 화소 전극(21)에 형성된 스토리지 정전 용량이 동일하도록 확보하기에 편리하다. 제1 연결 배선(30)에 형성된 스토리지 정전 용량을 제2 연결 배선(40)에 형성된 스토리지 정전 용량과 동일하게 함으로써, 제1 화소 유닛(10)의 스토리지 정전 용량이 제2 화소 유닛(20)의 스토리지 정전 용량과 동일할 수 있도록 진일보로 효과적으로 확보할 수 있다. 본 실시예에 있어서, 제1 연결 배선(30)과 공통 전극(V1)의 중첩 면적이 제2 연결 배선(40)과 공통 전극의 중첩 면적과 동일하여, 제1 연결 배선(30)에 형성된 스토리지 정전 용량은 제2 연결 배선(40)에 형성된 스토리지 정전 용량과 동일하도록 확보하기에 편리하다.
일 실시예에 있어서, 도 1 및 도 2를 참조하면, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제1 데이터 라인(D1)의 동일측에 설치된다. 본 실시예에 있어서, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제1 화소 유닛(10)과 제2 화소 유닛(20)에 연결되는 제1 데이터 라인(D1)의 동일측에 설치되고, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 인접하게 설치된다. 구체적으로, 제1 화소 유닛(10) 중의 제1 화소 전극(11)과 제2 화소 유닛(20) 중의 제2 화소 전극(21)은 제1 방향(즉, 게이트 라인의 연장 방향)을 따라 병렬되게 설치되고, 제1 화소 전극(11)은 제2 화소 전극(21)에 비해 제1 데이터 라인(D1)과 더욱 가까우며, 즉, 제1 화소 전극(11)은 제1 데이터 라인(D1)의 일측에 설치되고, 제2 화소 전극(21)은 제1 화소 전극(11)을 멀리한 제1 데이터 라인(D1)의 일측에 설치된다. 이러한 설치를 통해, 화소 유닛의 배치에 유리하다. 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 각각 제1 방향을 따른 제1 화소 전극(11)의 양측에 설치되고 대칭되게 배치되며, 즉, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 단지 제1 데이터 라인(D1)에 인접한 제1 화소 전극(11)의 양측에 설치되어, 제1 화소 전극(11)과 제2 화소 전극(21) 사이에 배치되어 개구율을 저감시키고 화소 전극의 대칭성에 영향을 미치는 문제점을 피면한다. 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)를 대칭되게 설치함으로써, 한쳔으로 공정 제작의 난이도를 저감시키고, 다른 한편으로 제1 화소 유닛(10)과 제2 화소 유닛(20)의 정전 용량 매칭을 확보하기에 유리하여, 표시 질량을 향상시킨다. 나아가, 제1 화소 전극(11)과 제2 화소 전극(21)은 형상이 일치하고 대칭되게 설치되어, 표시 질량을 확보한다.
일 실시예에 있어서, 도 1 및 도 2를 참조하면, 제1 게이트 라인(G1)은 제1 방향에서 제1 화소 전극(11)과 멀리 설치되는 제1 수용 구간(G11), 제1 방향에서 제2 화소 전극(21)에 인접하게 설치되는 제1 연결 구간(G13), 및 제1 수용 구간(G11)과 제1 연결 구간(G13) 사이에 설치되는 제1 벤딩 구간(G12)을 포함하며, 제1 수용 구간(G11)과 제1 벤딩 구간(G12) 사이에는 제1 박막 트랜지스터(12)를 수용하는 수용 공간이 형성되고, 마찬가지로, 제2 게이트 라인(G2)은 제1 방향에서 제1 화소 전극(11)과 멀리 설치되는 제2 수용 구간(G21), 제1 방향에서 제2 화소 전극(21)에 인접하게 설치되는 제2 연결 구간(G23), 및 제2 수용 구간(G21)과 제2 연결 구간(G23) 사이에 설치되는 제2 벤딩 구간(G22)을 포함하며, 제2 수용 구간(G21)과 제2 벤딩 구간(G22) 사이에는 제2 박막 트랜지스터(22)를 수용하는 수용 공간이 형성된다. 본 실시예에 있어서, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)가 모두 제1 데이터 라인(D1)에 인접하게 설치되므로, 즉, 모두 제1 화소 전극(11)의 일측에 설치되므로, 상술한 설치의 제1 게이트 라인(G1)은 제1 화소 전극(11)에 인접한 위치 상에 제1 박막 트랜지스터(12)를 수용하는 수용 공간을 형성하고, 제2 화소 전극(21)에 대응되는 부분은 제2 화소 전극(21)에 인접하게 설치되고, 마찬가지로, 제2 게이트 라인(G2)은 제1 화소 전극(11)에 인접한 위치 상에 제2 박막 트랜지스터(22)를 수용하는 수용 공간을 형성하고, 제2 화소 전극(21)에 대응되는 부분은 제2 화소 전극(21)에 인접하게 설치되며, 제1 박막 트랜지스터(12), 제2 박막 트랜지스터(22), 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)의 배치 면적을 감소시키고, 비표시 영역 면적을 감소시켜, 화소의 개구율을 향상시키기에 유리할 수 있다.
본 실시예에 있어서, 제1 벤딩 구간(G12)과 제2 벤딩 구간(G22)의 방향은 반대되고, 제1 수용 구간(G11)과 제2 수용 구간(G21)의 위치는 제1 화소 전극(11)에 대응되고, 제1 데이터 라인(D1)의 방향에서 모두 제1 화소 전극(11)과 멀리 설치되며, 제1 벤딩 구간(G12)은 게이트 라인의 연장 방향을 따라 연장되고, 제2 화소 전극(21)에 인접하게 벤딩되며, 제2 벤딩 구간(G22)은 게이트 라인의 연장 방향을 따라 연장되고, 제2 화소 전극(21)에 인접하게 벤딩되며, 이로써 제1 박막 트랜지스터(12)는 제1 수용 구간(G11), 제1 벤딩 구간(G12), 제1 화소 전극(11) 및 제1 데이터 라인(D1) 사이에 수용되되, 제1 연결 배선(30) 중의 비아홀은 일부가 제1 박막 트랜지스터(12)를 수용하는 수용 공간 내에 설치되기도 한다. 마찬가지로, 제2 박막 트랜지스터(22)는 제2 수용 구간(G21), 제2 벤딩 구간(G22), 제1 화소 전극(11) 및 제1 데이터 라인(D1) 사이에 수용되고, 제2 연결 배선(40) 중의 비아홀은 일부가 제2 박막 트랜지스터(22)를 수용하는 수용 공간 내에 설치되기도 한다. 상술한 설치는 배선 배치의 난이도를 저감시키고 기생 정전 용량의 발생을 저감시키기에 편리하다.
일 실시예에 있어서, 도 1 및 도 2를 참조하면, 제1 게이트 전극(121)과 연결되는 제1 게이트 라인(G1)의 양단부는 제1 방향에서 엇갈리게 설치되고, 제2 게이트 전극(221)과 연결되는 제2 게이트 라인(G2)의 양단부는 제1 방향에서 엇갈리게 설치된다. 본 실시예에 있어서, 제1 게이트 라인(G1)의 제1 수용 구간(G11)과 제1 연결 구간(G13)은 각각 제1 화소 전극(11)과 멀리한 위치 및 제1 화소 전극(11)에 인접한 위치에 설치되며, 이로써, 다수의 제1 화소 유닛(10)과 다수의 제2 화소 유닛(20)이 제2 방향(즉, 게이트 라인의 연장 방향)을 따라 배열될 경우, 제1 게이트 전극(121)의 일측은 제1 수용 구간(G11)을 연결하고, 타측은 제1 연결 구간(G13)을 연결한다. 마찬가지로, 제2 게이트 라인(G2)의 제2 수용 구간(G21)과 제2 연결 구간(G23)은 각각 제2 화소 전극(21)과 멀리한 위치 및 제2 화소 전극(21)에 인접한 위치에 설치되며, 이로써, 다수의 제1 화소 유닛(10)과 다수의 제2 화소 유닛(20)이 제2 방향(즉, 게이트 라인의 연장 방향)을 따라 배열될 경우, 제2 게이트 전극(221)의 일측은 제2 수용 구간(G21)을 연결하고, 타측은 제2 연결 구간(G23)을 연결한다. 상술한 설치는 제1 게이트 라인(G1)과 제1 박막 트랜지스터(12)의 매칭 설치에 유리할 뿐만 아니라, 제2 게이트 라인(G2)과 제2 박막 트랜지스터(22)의 매칭 설치에 유리할 수 있으므로, 다수의 제1 화소 유닛(10)과 다수의 제2 화소 유닛(20)이 어레이 배치를 형성할 경우, 화소 구조의 전반적인 컴팩트성을 향상시키고, 비표시 영역이 표시 패널 상에서 점용하는 체적을 감소시키기에 편리하여, 화소의 개구율을 향상시키기에 유리하다.
일 실시예에 있어서, 도 1 및 도 2를 참조하면, 제1 소스 전극(122)과 제1 드레인 전극(123)은 모두 제2 방향을 따라 연장되게 배치되고, 제2 소스 전극(222)과 제2 드레인 전극(223)은 모두 제2 방향을 따라 연장되게 배치된다. 본 실시예에 있어서, 제1 드레인 전극(123)과 제1 소스 전극(122)이 제2 방향을 따라 연장되게 형성되고 평행되게 배치되므로, 제1 소스 전극(122)과 제1 드레인 전극(123) 사이에 형성된 전도성 채널도 제2 방향을 따라 연장되게 배치되며, 제2 드레인 전극(223)과 제2 소스 전극(222)이 제2 방향을 따라 연장되게 형성되고 평행되게 배치되므로, 제2 소스 전극(222)과 제2 드레인 전극(223) 사이에 형성된 전도성 채널도 제2 방향을 따라 연장되게 배치된다. 또한, 제1 소스 전극(122)과 제1 드레인 전극(123) 및 이에 형성된 전도성 채널과 제1 게이트 라인(G1)의 연장 방향은 일치하고, 제2 소스 전극(222)과 제2 드레인 전극(223) 및 이에 형성된 전도성 채널과 제2 게이트 라인(G2)의 연장 방향은 일치하며, 이로써 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)는 제1 방향에서 상대적으로 좁게 설치될 수 있어, 제1 화소 전극(11)의 일측에 설치되어 화소 전극의 배치 면적을 점용하지 않도록 확보하는 경우, 비표시 영역의 점용 면적을 효과적으로 감소시키고, 화소의 개구율을 향상시키기에 유리하다.
물론, 또 다른 실시예에 있어서, 전도성 채널의 형상, 수량은 소스 전극과 드레인 전극의 형상에 따라 순응적인 조정을 진행할 수 있다. 예를 들어, 전도성 채널은 제1 소스 전극(122)과 제1 드레인 전극(123) 사이에 분기 구조가 설치되는지에 따라 채널의 형상 및 몇개의 채널을 구비하는지를 확정할 수 있으며, 다수의 채널을 구비하는 실시예에 있어서, 각 전도성 채널 사이의 너비 대 길이 비율은 동일하거나 상이할 수 있으며, 실제 수요에 따라 설치를 진행할 수 있다. 동일한 박막 트랜지스터에 있어서, 예를 들어, 제1 박막 트랜지스터(12) 중의 제1 소스 전극(122)과 제1 드레인 전극(123) 중의 적어도 하나는 U자형 구조 또는 이중 I자형 구조로 설치될 수 있으며, 제1 드레인 전극(123)이 U자형 구조일 경우, 제1 드레인 전극(123)은 두개의 평행된 측벽을 구비하고, 제1 소스 전극(122)은 제2 방향을 따라 연장되게 배치되고 두개의 평행된 측벽 사이에 끼움 설치되고, 제1 소스 전극(122)과 U자형 드레인 전극 사이에는 두개의 전도성 채널이 형성된다. 화소 전극과 데이터 라인이 동일층에 설치됨에 따라, 제1 드레인 전극(123)과 제1 소스 전극(122)은 상응하게 변환될 수 있으며, 예를 들어, 양자가 동일층에 설치될 경우, 제1 화소 전극(11)은 비아홀을 통해 제1 드레인 전극(123)과 연결될 필요가 없이 제1 드레인 전극(123)과 직접적으로 연결될 수 있으며, 제1 드레인 전극(123)은 이중 I자형 구조로 설치될 수 있다.
일 실시예에 있어서, 도 1 내지 도 3를 참조하면, 상기 제1 데이터 라인(D1)의 수량은 다수개이고, 다수개의 상기 제1 데이터 라인(D1)은 제2 방향을 따라 배열되게 배치되고, 상기 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)은 모두 다수개이며, 다수개의 상기 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)은 제1 방향을 따라 배열되게 배치되고, 상기 제1 화소 유닛(10)과 제2 화소 유닛(20)은 모두 다수개이며, 다수개의 상기 제1 화소 유닛(10)과 제2 화소 유닛(20)은 어레이 배치되되, 상기 제2 방향에서 인접하고 동일한 상기 제1 데이터 라인(D1)에 연결되는 상기 제1 화소 유닛(10)과 제2 화소 유닛(20)은 일 화소 그룹(100)을 형성하고, 상기 제1 방향에서 인접한 두개의 상기 화소 그룹(100)은 각각 인접한 두개의 상기 제1 데이터 라인(D1)에 연결된다. 이로써, 본 실시예에서 제공하는 화소 구조는 인접한 두개의 화소를 한 그룹으로 하며, 각 화소 그룹(100)과 이의 상하좌우에 인접한 화소 그룹(100)의 극성은 모두 반대되어, 이중 게이트 구동 구조를 실현함과 동시에 상대적으로 양호한 표시 질량을 제공한다.
본 실시예에 있어서, 인접한 두개의 화소 그룹(100)의 투사는 제1 방향에서 임베딩 설치되된다. 본 실시예에 있어서, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)가 모두 제1 데이터 라인(D1)에 인접하게 설치되고, 제1 방향에서 인접한 두개의 화소 그룹(100)이 각각 인접한 두개의 제1 데이터 라인(D1)에 연결되므로, 인접한 두개의 화소 그룹(100) 중의 박막 트랜지스터는 엇갈리게 임베딩 설치될 수 있으며, 즉, 인접한 두개의 화소 그룹(100) 중의 투사는 제1 방향에서 입베딩 설치될 수 있으며, 화소 구조를 컴팩트하게 배치하여, 비표시 영역의 점용 면적이 감소되고, 화소의 개구율을 향상시키기에 유리하다. 구체적으로, 도 1 및 도 2에 도시된 것을 예로 들면, 제1 행의 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제1 행의 화소 그룹(100)을 형성하고, 제2 행의 제1 화소 유닛(10)과 제2 화소 유닛(20)은 제2 행의 화소 그룹(100)을 형성하며, 제1 행의 화소 그룹(100)은 도면 좌측에 위치한 제1 데이터 라인(D1)에 연결되고, 제2 행의 화소 그룹(100)은 도면 우측에 위치한 제1 데이터 라인(D2)에 연결되며, 여기서, 제1 행의 제1 화소 유닛(10) 중의 제1 박막 트랜지스터(12)는 제1 행의 제1 화소 전극(11)과 제2 행의 제2 화소 전극(21) 사이에 설치되고 도면 좌측에 위치하며, 제2 행의 제1 화소 유닛(10) 중의 제1 박막 트랜지스터(12)는 제1 행의 제2 화소 전극(21)과 제2 행의 제1 화소 전극(11) 사이에 설치되고 도면 우측에 위치하며, 즉, 제1 행의 제1 화소 유닛(10) 중의 제1 박막 트랜지스터(12)와 제2 행의 제1 화소 유닛(10) 중의 제1 박막 트랜지스터(12)는 모두 상하 두행의 화소 전극 사이에 위치하고 각각 좌우측에 설치되어, 인접한 두개의 화소 그룹(100)의 투사가 제1 방향에서 상호 임베딩 관계를 형성함으로써, 화소 구조의 배치가 컴팩트하고, 비표시 영역의 이용율이 대폭으로 향상되어, 비표시 영역의 전반적인 면적을 감소시키고, 화소의 개구율을 향상시킨다.
일 실시예에 있어서, 도 4를 참조하면, 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)은 모두 직선으로 설치되고, 제1 박막 트랜지스터(12)는 제1 게이트 라인(G1)과 제1 화소 전극(11) 사이에 설치되며, 제2 박막 트랜지스터(22)는 제2 게이트 라인(G2)과 제2 화소 전극(21) 사이에 설치되며, 이러한 설치는 게이트 라인 배선을 간략화시킬 수 있으며, 공정의 난이도를 저감시킬 수 있다.
일 실시예에 있어서, 도 5 및 도 6을 참조하면, 제1 데이터 라인(D1)은 적어도 두개이며, 화소 구조는 제1 게이트 라인(G1)에 연결되는 제3 화소 유닛(50) 및 제2 게이트 라인(G2)에 연결되는 제4 화소 유닛(60)을 더 포함하고, 제3 화소 유닛(50) 및 제1 화소 유닛(10)은 각각 두개의 제1 데이터 라인(D1)에 연결되며, 제3 화소 유닛(50)과 제4 화소 유닛(60)은 동일한 하나의 제1 데이터 라인(D1)에 연결된다. 도 5에 도시된 것을 예로 들면, 제1 화소 유닛(10)과 제2 화소 유닛은 좌측에 위치한 하나의 제1 데이터 라인(D1)에 연결되고, 제3 화소 유닛(50)과 제4 화소 유닛(60)은 우측에 위치한 하나의 제1 데이터 라인(D1)에 연결되며, 제3 화소 유닛(50)은 제3 화소 전극(51) 및 제3 박막 트랜지스터(52)을 포함하며, 제3 박막 트랜지스터(52)는 제1 게이트 라인(G1)과 연결되는 제3 게이트 전극(521), 제1 데이터 라인(D1)과 연결되는 제3 소스 전극(522) 및 제3 화소 전극(51)과 연결되는 제3 드레인 전극(523)을 포함하며, 제4 화소 유닛(60)은 제4 화소 전극(61) 및 제4 박막 트랜지스터(62)를 포함하고, 제4 박막 트랜지스터(62)는 제2 게이트 라인(G2)과 연결되는 제4 게이트 전극(621), 제1 데이터 라인(D1)과 연결되는 제4 소스 전극(622) 및 제4 화소 전극(61)과 연결되는 제4 드레인 전극(623)을 포함하되, 제4 화소 전극(61)은 제3 화소 전극(51)에 비해 이와 연결되는 제1 데이터 라인(D1)에 인접하게 설치되고, 제3 박막 트랜지스터(52)과 제4 박막 트랜지스터(62)는 모두 이와 연결되는 제1 데이터 라인(D1)에 인접하게 설치되고, 제3 드레인 전극(523)과 제3 화소 전극(51) 사이에는 제3 연결 배선(70)이 구비되고, 제4 드레인 전극(623)과 제4 화소 전극(61) 사이에는 제3 연결 배선(70)에 대응되어 제3 화소 유닛(50)과 제4 화소 유닛(60)을 정전 용량 매칭시키는 제4 연결 배선(80)이 구비된다. 즉, 본 실시예에 있어서, 제1 게이트 라인(G1) 및 제2 게이트 라인(G2) 사이에는 제1 화소 유닛(10), 제2 화소 유닛(20), 제3 화소 유닛(50), 제4 화소 유닛(60)이 포함되되, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 동일한 제1 데이터 라인(D1)에 연결되고, 여기서, 제1 게이트 라인(G1)에 연결되는 제1 화소 유닛(10)의 제1 화소 전극(11)은 이와 연결되는 제1 데이터 라인(D1)에 더욱 인접하게 설치되고, 다른 일 제1 데이터 라인(D1)에 연결되는 제3 화소 유닛(50)과 제4 화소 유닛(60)에 대해, 제2 게이트 라인(G2)에 연결되는 제4 화소 유닛(60)의 제4 화소 전극(61)은 제1 데이터 라인(D1)에 더욱 인접하게 설치된다. 이러한 설치는 화소 유닛 배치의 자유도를 향상시킨다.
본 실시예에 있어서, 제1 화소 유닛(10)과 제2 화소 유닛(20)의 배치와 유사하게, 제3 화소 유닛(50)의 제3 화소 전극(51) 및 제4 화소 유닛(60)의 제4 화소 전극(61)과 이와 연결되는 제1 데이터 라인(D1) 사이의 거리는 상이하고, 제3 박막 트랜지스터(52)과 제4 박막 트랜지스터(62)는 모두 이와 연결되는 제1 데이터 라인(D1)에 인접하게 설치되며, 즉, 제3 박막 트랜지스터(52)과 제4 박막 트랜지스터(62)는 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치되며, 이로써, 제3 박막 트랜지스터(52)와 제3 화소 전극(51) 사이의 거리와 제4 박막 트랜지스터(62)와 제4 화소 전극(61) 사이의 거리는 동일하지 않다. 제3 박막 트랜지스터(52)과 제4 박막 트랜지스터(62)를 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치함으로써, 화소 전극의 배치 면적을 점용하는 문제점을 효과적으로 피면하여, 제3 화소 전극(51)과 제4 화소 전극(61)이 상대적으로 양호한 대칭성을 구비할 수 있도록 확보하고, 비표시 영역의 점용 면적을 감소시키고, 화소의 개구율을 향상시킨다. 또한, 제3 드레인 전극(523)과 제3 화소 전극(51)을 연결하는 제3 연결 배선(70) 및 제4 드레인 전극(623)과 제4 화소 전극(61)을 연결하는 제4 연결 배선(80)을 대응되게 설치함으로써, 제3 화소 유닛(50)과 제4 화소 유닛(60)을 정전 용량 매칭시키고, 즉, 제3 연결 배선(70)과 제4 연결 배선(80)의 매칭 설치를 통해 제3 화소 유닛(50)과 제4 화소 유닛(60)의 정전 용량 매칭을 확보하고, 표시 명암의 균일성을 향상시키고, 표시 질량을 향상시키기에 유리하며, 드레인 전극 연결 배선인 제3 연결 배선(70)과 제4 연결 배선(80)을 통해 정전 용량 매칭을 실현하고, 배선 배치의 난이도를 감소시키고, 생산 공정의 난이도를 감소시킨다.
본 실시예에 있어서, 제3 연결 배선(70)과 제4 연결 배선(80)의 배선 저항이 동일하므로, 제3 화소 전극(51)에 형성된 정전 용량과 제4 화소 전극(61)에 형성된 정전 용량을 매칭시키도록 확보하기에 유리하고, 표시 질량을 향상시킨다. 보다 구체적으로, 제3 연결 배선(70)과 제4 연결 배선(80)의 길이를 동일하게 설치하고, 폭도 동일하게 설치함으로써, 배선 저항을 동일하게 확보하기에 편리하다. 본 실시예에 있어서, 제3 연결 배선(70)에 형성된 스토리지 정전 용량과 제4 연결 배선(80)에 형성된 스토리지 정전 용량은 동일하다. 본 실시예에 있어서, 제1 화소 유닛(10)에 대응되는 배치와 유사하게, 제1 게이트 라인(G1) 및 제2 게이트 라인(G2)은 제4 화소 유닛(60)에 대응되는 위치에서 벤딩 배선을 통해 설치되어, 각각 제3 박막 트랜지스터(52)를 수용하는 수용 공간 및 제4 박막 트랜지스터(62)를 수용하는 수용 공간을 형성함으로써, 비표시 영역 면적을 감소시켜, 화소의 개구율을 향상시키기에 유리하다. 제3 게이트 전극(521)에 연결되는 제1 게이트 라인(G1)의 양단부는 제1 방향에서 엇갈리게 설치되고, 제4 게이트 전극(621)에 연결되는 제2 게이트 라인(G2)의 양단부는 제1 방향에서 엇갈리게 설치된다. 제3 소스 전극(522)과 제3 드레인 전극(523)은 모두 제2 방향을 따라 연장되게 배치되고, 제4 소스 전극(622)과 제4 드레인 전극(623)은 모두 제2 방향을 따라 연장되게 배치되어, 제3 박막 트랜지스터(52)과 제4 박막 트랜지스터(62)가 제1 방향에서 상대적으로 좁게 설치될 수 있으므로, 제4 화소 전극(61)의 일측에 설치되어 화소 전극의 배치 면적을 점용하지 않도록 확보하는 경우에, 비표시 영역의 점용 면적을 효과적으로 감소시키고, 화소의 개구율을 향상시키기에 유리하다.
일 실시예에 있어서, 도 7을 참조하면, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 각각 이와 연결되는 제1 데이터 라인(D1)의 양측에 위치한다. 또한, 제2 화소 유닛(20)과 제1 데이터 라인(D1) 사이에는 제3 화소 유닛(50)이 구비되고, 제3 화소 유닛(50)은 제1 방향을 따라 연장되고 제1 데이터 라인(D1)에 인접한 제2 데이터 라인(D2)에 연결되고, 상기 제3 화소 유닛(50)을 멀리한 상기 제2 데이터 라인(D2)의 일측에는 제4 화소 유닛(60)이 연결되고, 상기 제3 화소 유닛(50)은 제1 게이트 라인(G1)에 연결되고, 상기 제4 화소 유닛(60)은 제2 게이트 라인(G2)에 연결된다. 본 실시예에 있어서, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 각각 제1 데이터 라인(D1)의 양측에 설치되고, 제1 화소 유닛(10)과 제2 화소 유닛(20) 사이는 제3 화소 유닛(50)을 통해 이격되고, 즉, 제1 화소 유닛(10)과 제3 화소 유닛(50)은 각각 제1 데이터 라인(D1)의 양측에 설치되고, 제2 화소 유닛(20)은 제3 화소 유닛(50)을 멀리한 제1 데이터 라인(D1)의 일측에 설치되되, 제1 화소 유닛(10)과 제2 화소 유닛(20)은 모두 제1 데이터 라인(D1)에 연결되되, 제3 화소 유닛(50)은 제1 데이터 라인과 인접한 제2 데이터 라인(D2)에 연결된다. 상술한 설치는 각 화소 유닛을 통해 이에 인접한 화소 유닛 사이의 극성이 반대되도록 할 수 있어, 표시 패널의 표시 질량을 향상시키기에 유리하다. 동일한 제1 데이터 라인(D1)에 연결된 제1 화소 유닛(10)과 제2 화소 유닛(20)에서 제1 데이터 라인(D1) 까지의 거리는 동일하지 않으며, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)를 모두 제1 데이터 라인(D1)의 일측에 편치되게 설치함으로써, 제1 화소 전극(11)과 제2 화소 전극(21)이 상대적으로 양호한 대칭성을 구비하도록 효과적으로 확보하고, 비표시 영역의 점용 면적을 감소시키고, 화소의 개구율을 향상시킬 수 있다. 또한, 제1 연결 배선(30)과 제2 연결 배선(40)의 매칭 설치를 통해 제1 화소 유닛(10)과 제2 화소 유닛(20)의 정전 용량 매칭을 확보하고, 표시 패널의 명암 균일성을 향상시키고, 표시 질량을 향상시키기에 유리하며, 드레인 전극 연결 배선인 제1 연결 배선(30)과 제2 연결 배선(40)을 통해 정전 용량 매칭을 실현하고, 배선 배치의 난이도를 감소시키고, 생산 공정의 난이도를 감소시킨다.
본 실시예에 있어서, 제1 화소 유닛(10)과 제2 화소 유닛(20)의 배치와 유사하게, 제3 화소 유닛과 제4 화소 유닛(60)은 동일한 제2 데이터 라인(D2)을 연결한다. 구체적으로, 도 7에 도시된 것을 예로 들면, 제2 방향(즉, 게이트 라인의 연장 방향)에서, 제1 화소 유닛(10)과 제2 화소 유닛(20) 사이에는 제3 화소 유닛(50)이 설치되고, 제3 화소 유닛(50)과 제4 화소 유닛(60) 사이에는 제2 화소 유닛(20)이 설치되며, 제1 데이터 라인(D1)은 제3 화소 유닛(50)과 제1 화소 유닛(10) 사이에 설치되고, 제2 데이터 라인(D2)은 제4 화소 유닛(60)과 제2 화소 유닛(20) 사이에 설치되고, 즉, 동일한 제2 데이터 라인(D2)에 연결된 제3 화소 유닛(50)과 제4 화소 유닛(60)에서 연결된 제2 데이터 라인(D2)까지의 거리는 동일하지 않으며, 마찬가지로, 제1 화소 유닛(10)과 제2 화소 유닛(20)의 설치와 유사하게, 본 실시예에 있어서, 제3 화소 유닛(50)과 제4 화소 유닛(60)의 박막 트랜지스터는 모두 제2 데이터 라인(D2)의 일측에 편치되게 설치될 수 있으며, 제3 화소 유닛(50)과 제4 화소 유닛(60)의 화소 전극의 대칭성을 효과적으로 확보하고, 비표시 영역의 점용 면적을 감소시키고, 화소의 개구율을 향상시킬 수 있다. 또한, 제3 화소 유닛(50)과 제4 화소 유닛(60) 중의 드레인 전극 연결 배선의 매칭 설치를 통해 제3 화소 유닛(50)과 제4 화소 유닛(60)의 정전 용량 매칭을 확보하고, 표시 패널의 명암 균일성을 향상시키고, 표시 질량을 향상시킬 뿐만 아니라, 배선 배치의 난이도를 감소시키고, 생산 공정의 난이도를 감소시킬 수 있다.
본 출원의 일 실시예는 어레이 기판을 더 제공하며, 도 1 내지 도 8을 참조하면, 해당 어레이 기판은 베이스 기판(GS) 및 상술한 임의의 하나의 화소 구조를 포함하며,
해당 화소 구조의 상세한 구조는 상술한 실시예를 참조할 수 있으며, 본 원에서 이에 대한 중복된 설명은 생략하기로 하며, 본 출원의 어레이 기판에서 상술한 화소 구조를 사용하므로, 본 출원의 어레이 기판의 실시예는 상술한 화소 구조의 모든 실시예의 모든 기술적 방안을 포함하며, 상술한 기술적 방안으로 실현하는 기술적 효과를 실현할 수 있으며, 본 원에서 이에 대한 중복된 설명은 생략하기로 함을 이해할 수 있을 것이다.
구체적으로, 해당 베이스 기판(GS) 상에는,
제1 게이트 라인(G1), 제2 게이트 라인(G2), 제1 게이트 전극(121) 및 제2 게이트 전극(221)을 형성하는 제1 금속층(M1);
제1 금속층(M1) 상에 설치되는 제1 절연층(P1);
제1 절연층(P1) 상에 설치되고 제1 데이터 라인(D1), 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(222) 및 제2 드레인 전극(223)을 형성하는 제2 금속층(M2);
제2 금속층(M2) 상에 설치되는 제2 절연층(P2); 및
제1 화소 전극(11)과 제2 화소 전극(21)을 형성하는 투명 전도층(ITO);이 형성되되,
제1 연결 배선(30)과 제2 연결 배선(40)은 모두 제2 금속층(M2)으로 형성된 금속 배선 구간(L1), 투명 전도층(ITO)으로 형성된 투명 배선 구간(L2) 및 투명 배선 구간(L2)과 금속 배선 구간(L1) 사이에 설치되고 제2 절연층(P2)을 관통하는 비아홀 연결 구간(L3)을 포함한다.
본 실시예에 있어서, 제1 박막 트랜지스터(12)와 제2 박막 트랜지스터(22)은 모두 두층의 금속층, 두층의 절연층, 활성층 및 옴 접촉층을 포함한다. 여기서, 두층의 금속층의 재질은 동일하거나 상이할 수 있으며, 예를 들어, 알루미늄 또는 구리를 이용하여 실현할 수 있으며, 제1 게이트 라인(G1), 제2 게이트 라인(G2), 제1 게이트 전극(121) 및 제2 게이트 전극(221)은 동일한 금속층을 이용하여 실현할 수 있으며, 구체적으로 제1 금속층(M1)을 이용하여 패터닝을 진행하여 제1 게이트 라인(G1), 제2 게이트 라인(G2), 제1 게이트 전극(121) 및 제2 게이트 전극(221)을 형성할 수 있다. 제1 데이터 라인(D1), 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(222) 및 제2 드레인 전극(223)은 동일한 금속층을 이용하여 실현할 수 있으며, 구체적으로 제2 금속층(M2)을 이용하여 패터닝을 진행하여 제1 데이터 라인(D1), 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(222) 및 제2 드레인 전극(223)을 형성할 수 있다. 또한, 제2 금속층(M2)에는 제1 드레인 전극(123)과 제1 화소 전극(11)을 연결하는 금속 배선 구간 및 제2 드레인 전극(223)과 제2 화소 전극(21)을 연결하는 금속 배선 구간이 더 형성될 수 있다. 본 실시예에 있어서, 제1 절연층(P1)은 게이트 절연층이고, 제2 절연층(P2)은 패시베이션층이다. 투명 전도층(ITO)은 제1 화소 전극(11)과 제2 화소 전극(21)을 형성할 수 있으며, 투명 전도층(ITO)은 ITO 박막층일 수 있다.
본 실시예에 있어서, 제1 연결 배선(30)과 제2 연결 배선(40)은 모두 제2 금속층(M2)으로 형성된 금속 배선 구간(L1), 투명 전도층(ITO)으로 형성된 투명 배선 구간(L2) 및 투명 배선 구간(L2)과 금속 배선 구간(L1) 사이에 설치되고 제2 절연층(P2)을 관통하는 비아홀 연결 구간(L3)을 포함한다. 즉, 제1 드레인 전극(123)과 제1 화소 전극(11) 사이는 비아홀을 통해 상이한 층 사이의 전도성 연결을 실현할 수 있다. 제1 연결 배선(30)과 제2 연결 배선(40) 사이의 매칭 설치는 금속 배선 구간(L1)의 매칭 설치를 통해 실현될 수 있으며, 투명 배선 구간(L2)의 매칭 설치를 통해 실현될 수도 있다. 예를 들어, 도 4를 참조하면, 제1 연결 배선(30)과 제2 연결 배선(40)의 주요한 부분은 모두 제2 금속층(M2)으로 형성된 금속 배선 구간(L1)이고, 여기서, 제1 연결 배선(30) 중에 형성된 비아홀과 제1 연결 배선(30) 중의 형성된 비아홀은 대칭되게 설치되고, 모두 제1 화소 전극(11)과 제2 화소 전극(21)에 인접하게 설치된다. 예를 들어, 도 1을 참조하면, 제1 연결 배선(30) 중에 형성된 비아홀은 제1 박막 트랜지스터(12)에 인접하게 설치되고, 즉, 제2 연결 배선(40) 중의 제2 금속층(M2)으로 형성된 금속 배선 구간(L1)의 길이를 감소시키고, 마찬가지로, 제2 연결 배선(40) 중에 형성된 비아홀은 제2 박막 트랜지스터(22)에 인접하게 설치되고, 즉, 제2 연결 배선(40) 중의 제2 금속층(M2)으로 형성된 금속 배선 구간(L1)의 길이를 감소시켜, 기생 정전 용량의 발생을 감소시킨다.
일 실시예에 있어서, 제1 금속층(M1)은 제3 게이트 전극(521)과 제4 게이트 전극(621)을 형성하기도 하며, 제2 금속층(M2)은 제3 소스 전극(522), 제3 드레인 전극(523), 제4 소스 전극(622) 및 제4 드레인 전극(623)을 형성하기도 하며, 투명 전도층(ITO)은 제4 화소 전극(51)과 제4 화소 전극(61)을 형성하기도 하며, 여기서, 제3 연결 배선(70)과 제4 연결 배선(80)은 모두 제2 금속층(M2)으로 형성된 금속 배선 구간(L1), 투명 전도층(ITO)으로 형성된 투명 배선 구간(L2) 및 투명 배선 구간(L2)과 금속 배선 구간(L1) 사이에 설치되고 제2 절연층(P2)을 관통하는 비아홀 연결 구간(L3)을 포함한다. 즉, 제1 화소 유닛(10), 제2 화소 유닛(20), 제3 화소 유닛(50) 및 제4 화소 유닛(60)의 층 구조는 일치하고, 동일한 과정에서 형성될수 있으며, 제3 연결 배선(70)과 제4 연결 배선(80) 사이의 매칭 설치는 금속 배선 구간(L1)의 매칭 설치를 통해 실현될 수 있으며, 투명 배선 구간(L2)의 매칭 설치를 통해 실현될 수도 있다.
일 실시예에 있어서, 도 9를 참조하면, 어레이 기판은 제2 절연층(P2) 상에 설치되는 컬러 레지스트 층(B1)을 더 포함하고, 투명 전도층(ITO)은 컬러 레지스트 층(B1) 상에 설치되며, 즉, 투명 전도층(ITO)으로 형성된 투명 배선 구간(L2)은 컬러 레지스트 층(B1) 상에 설치되고, 비아홀 연결 구간(L3)은 컬러 레지스트 층(B1)을 관통하게 설치된다. 본 실시예에 있어서, 화소 구조는 COA(CF on Array) 과정을 이용하여 실현할 수 있으며, 즉, 컬러 필터와 어레이 기판을 함께 통합하며, 구체적으로, 컬러 포토레지스트를 어레이 기판 상에 도포하여 컬러 레지스트 층(B1)을 형성하며, 투명 전도층(ITO)은 컬러 레지스트 층(B1) 상에 설치되고, 투명 전도층(ITO)과 제1 절연층(P1) 상에 설치된 제2 금속층(M2) 사이에는 컬러 레지스트 층(B1)가 격리되고, 본 실시예에 있어서, 투명 전도층(ITO)과 제2 금속층(M2) 사이에는 제2 절연층(P2)이 더 격리된다. 이렇게 배치된 제1 연결 배선(30)은 투명 전도층(ITO)으로 형성되고 컬러 레지스트 층(B1) 상에 설치되는 투명 배선 구간(L2)을 통해 배치되고, 마찬가지로, 제2 연결 배선(40)도 투명 전도층(ITO)으로 형성되고 컬러 레지스트 층(B1) 상에 설치되는 투명 배선 구간(L2)을 통해 배치된다. 본 실시예에 있어서, 제1 연결 배선(30)과 제2 연결 배선(40)은 투명 배선 구간(L2)의 매칭 설치를 통해 상기 제1 화소 유닛(10)과 제2 화소 유닛(20)을 정전 용량 매칭시킨다. 상술한 설치은 한편으로 제1 연결 배선(30)과 제2 연결 배선(40)의 배선 배치의 난이도를 저감시키고, 공정 난이도를 저감시키며, 제1 연결 배선(30)과 제2 연결 배선(40)의 매칭 설치로 제1 화소 유닛(10)과 제2 화소 유닛(20) 사이에 정전 용량 매칭을 실현하기에 유리하며, 다른 한편으로 기생 정전 용량의 발생을 감소시키기도 하며, 또한, COF 과정을 통해 형성된 컬러 레지스트 층(B1)을 이용하여 배선을 배치하여, 생산 공정을 증가시키지 않고, 생산 효율을 확보하기에 유리하다. 일 실시예에 있어서, 컬러 레지스트 층(B1)과 투명 전도층(ITO) 사이에는 제3 절연층(P3)이 더 구비되되, 제3 절연층(P3)은 유기 재료 또는 무기 재료 일 수 있으며, 제3 절연층(P3)은 제1 절연층(P1) 및 제2 절연층(P2)과 동일한 재료를 이용할 수 있다.
본 출원은 표시 패널을 더 제공하며, 해당 표시 패널은 상술한 바와 같은 화소 구조를 포함하고, 해당 화소 구조의 상세한 구조는 상술한 실시예를 참조할 수 있으며, 본 원에서 이에 대한 중복된 설명은 생략하기로 하며, 본 출원의 표시 패널에서 상술한 화소 구조를 사용하므로, 본 출원의 표시 패널의 실시예는 상술한 화소 구조의 모든 실시예의 모든 기술적 방안을 포함하며, 상술한 기술적 방안으로 실현하는 기술적 효과를 실현할 수 있음을 이해할 수 있을 것이다.
본 출원은 표시 패널을 더 제공하며, 해당 표시 패널은 상술한 임의의 하나의 어레이 기판 및 어레이 기판과 대향되게 설치되는 컬러 필름 기판을 포함한다. 여기서, 컬러 필름 기판과 어레이 기판 사이에는 액정 분자가 더 설치되고, 테두리 접착제를 통해 컬러 필름 기판, 어레이 기판 및 액정 패키지로 표시 패널을 형성할 수 있다. 본 출원의 표시 패널의 실시예는 상술한 화소 구조의 모든 실시예의 모든 기술적 방안을 포함하며, 상술한 기술적 방안으로 실현하는 기술적 효과를 실현할 수 있다.
이상의 내용은 단지 본 출원의 선택 가능한 실시예일 뿐, 본 출원의 특허 범위는 이에 의해 제한되지 않으며, 본 출원의 발명 구상에서 본 출원의 명세서 및 첨부된 도면의 내용을 이용하여 진행한 균등한 변환 또는 기타의 관련된 기술 분야에 직접적으로/간접적으로 운용되는 것은 모두 본 출원의 특허 보호 범위 내에 포함된다.

Claims (20)

  1. 화소 구조에 있어서,
    제1 방향을 따라 연장되는 제1 데이터 라인;
    모두 상기 제1 방향과 교차되는 제2 방향에 따라 연장되는 제1 게이트 라인 및 제2 게이트 라인;
    제1 화소 전극, 및 상기 제1 게이트 라인과 연결되는 제1 게이트 전극, 상기 제1 데이터 라인과 연결되는 제1 소스 전극, 및 상기 제1 화소 전극과 연결되는 제1 드레인 전극을 포함하는 제1 박막 트랜지스터를 포함하는 제1 화소 유닛; 및
    제2 화소 전극, 및 상기 제2 게이트 라인과 연결되는 제2 게이트 전극, 상기 제1 데이터 라인과 연결되는 제2 소스 전극, 및 상기 제2 화소 전극과 연결되는 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하는 제2 화소 유닛;을 포함하되,
    상기 제1 화소 유닛과 상기 제2 화소 유닛은 상기 제2 방향을 따라 배열되고, 상기 제1 화소 전극은 상기 제2 화소 전극에 비해 상기 제1 데이터 라인에 더욱 인접하게 설치되고, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 모두 상기 제1 데이터 라인에 인접하게 설치되고,
    상기 제1 드레인 전극과 상기 제1 화소 전극은 제1 연결 배선에 의해 연결되고, 상기 제2 드레인 전극과 상기 제2 화소 전극은 제2 연결 배선에 의해 연결되며,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 각각 상기 제1 방향을 따른 상기 제1 화소 전극의 양측에 대칭되게 배치되어, 각각 상기 제1 화소 전극의 하부와 상부에 배치되고,
    상기 제1 화소 전극의 하부에 배치된 상기 제1 연결 배선은 상기 제1 화소 전극과 제2 화소 전극 사이에서 상기 제1 화소 전극 방향으로 경사지게 절곡되어 상기 제1 화소 전극에 연결되고,
    상기 제1 화소 전극을 기준으로 상기 제1 연결 배선과 대칭되게 배치되어 상기 제1 화소 전극의 상부에 배치되는 상기 제2 연결 배선은 상기 제1 화소 전극과 제2 화소 전극 사이에서 상기 제2 화소 전극 방향으로 경사지게 절곡되어 상기 제2 화소 전극에 연결되며,
    상기 제1 연결 배선과 상기 제2 연결 배선의 배선 저항은 동일하여 상기 제1 화소 유닛과 상기 제2 화소 유닛의 정전 용량을 일치시키는 것을 특징으로 하는 화소 구조.
  2. 제1항에 있어서,
    상기 제1 화소 유닛과 상기 제2 화소 유닛은 상기 제1 데이터 라인의 동일측에 설치되는 것을 특징으로 하는 화소 구조.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 형상이 일치하고 대칭되게 배치되는 것을 특징으로 하는 화소 구조.
  5. 제1항에 있어서,
    상기 제1 게이트 라인은 제1 방향에서 상기 제1 화소 전극과 멀리 설치되는 제1 수용 구간, 제1 방향에서 상기 제2 화소 전극에 인접하게 설치되는 제1 연결 구간, 및 상기 제1 수용 구간과 상기 제1 연결 구간 사이에 설치되는 제1 벤딩 구간을 포함하고,
    상기 제1 수용 구간과 상기 제1 벤딩 구간 사이에는 상기 제1 박막 트랜지스터를 수용하는 수용 공간이 형성되고,
    상기 제2 게이트 라인은 제1 방향에서 상기 제1 화소 전극과 멀리 설치되는 제2 수용 구간, 제1 방향에서 상기 제2 화소 전극에 인접하게 설치되는 제2 연결 구간, 및 상기 제2 수용 구간과 상기 제2 연결 구간 사이에 설치되는 제2 벤딩 구간을 포함하고,
    상기 제2 수용 구간과 상기 제2 벤딩 구간 사이에는 상기 제2 박막 트랜지스터를 수용하는 수용 공간이 형성되는 것을 특징으로 하는 화소 구조.
  6. 제1항에 있어서,
    상기 제1 게이트 전극과 연결되는 상기 제1 게이트 라인의 양단부는 상기 제1 방향에서 엇갈리게 설치되고, 상기 제2 게이트 전극과 연결되는 상기 제2 게이트 라인의 양단부는 상기 제1 방향에서 엇갈리게 설치되는 것을 특징으로 하는 화소 구조.
  7. 제1항에 있어서,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 모두 상기 제2 방향에 따라 연장되게 배치되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 모두 상기 제2 방향을 따라 연장되게 배치되는 것을 특징으로 하는 화소 구조.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 연결 배선과 상기 제2 연결 배선의 길이는 동일하고, 폭은 동일한 것을 특징으로 하는 화소 구조.
  10. 제1항에 있어서,
    상기 제1 연결 배선에 형성된 스토리지 정전 용량은 상기 제2 연결 배선에 형성된 스토리지 정전 용량과 동일한 것을 특징으로 하는 화소 구조.
  11. 제10항에 있어서,
    상기 화소 구조는 공통 전극을 더 포함하고,
    상기 공통 전극과 상기 제1 화소 전극 및 상기 공통 전극과 상기 제1 연결 배선은 상기 제1 화소 유닛의 스토리지 정전 용량을 형성하고,
    상기 공통 전극과 상기 제2 화소 전극 및 상기 공통 전극과 상기 제2 연결 배선은 상기 제2 화소 유닛의 스토리지 정전 용량을 형성하는 것을 특징으로 하는 화소 구조.
  12. 제1항, 제2항, 제4항 내지 7항, 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 데이터 라인의 수량은 다수개이고, 다수개의 상기 제1 데이터 라인은 제2 방향을 따라 배열되게 배치되고, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은 모두 다수개이고, 다수개의 상기 제1 게이트 라인 및 다수개의 상기 제2 게이트 라인은 제1 방향을 따라 배열되게 배치되고, 상기 제1 화소 유닛과 상기 제2 화소 유닛은 모두 다수개이고, 다수개의 상기 제1 화소 유닛과 다수개의 상기 제2 화소 유닛은 어레이 배치되되,
    상기 제2 방향에서 인접하고 동일한 제1 데이터 라인에 연결되는 제1 화소 유닛과 제2 화소 유닛은 일 화소 그룹을 형성하고, 상기 제1 방향에서 인접한 두개의 화소 그룹은 각각 인접한 두개의 제1 데이터 라인에 연결되는 것을 특징으로 하는 화소 구조.
  13. 삭제
  14. 제1항, 제2항, 제4항 내지 7항, 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 데이터 라인은 적어도 두개이고,
    상기 화소 구조는 상기 제1 게이트 라인에 연결되는 제3 화소 유닛, 및 상기 제2 게이트 라인에 연결되는 제4 화소 유닛을 더 포함하고,
    상기 제3 화소 유닛과 상기 제1 화소 유닛은 각각 두개의 상기 제1 데이터 라인에 연결되고, 상기 제3 화소 유닛과 상기 제4 화소 유닛은 동일한 하나의 제1 데이터 라인에 연결되며,
    상기 제3 화소 유닛은 제3 화소 전극, 및 상기 제1 게이트 라인과 연결되는 제3 게이트 전극, 상기 제1 데이터 라인과 연결되는 제3 소스 전극, 및 상기 제3 화소 전극과 연결되는 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 포함하고,
    상기 제4 화소 유닛은 제4 화소 전극, 및 상기 제2 게이트 라인과 연결되는 제4 게이트 전극, 상기 제1 데이터 라인과 연결되는 제4 소스 전극, 및 상기 제4 화소 전극과 연결되는 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 포함하되,
    상기 제4 화소 전극은 상기 제3 화소 전극에 비해 이와 연결되는 제1 데이터 라인에 더욱 인접하게 설치되고, 상기 제3 박막 트랜지스터와 상기 제4 박막 트랜지스터는 모두 이와 연결되는 제1 데이터 라인에 인접하게 설치되며,
    상기 제3 드레인 전극과 상기 제3 화소 전극 사이에는 제3 연결 배선이 구비되고, 상기 제4 드레인 전극과 상기 제4 화소 전극 사이에는 상기 제3 연결 배선에 대응되어 상기 제3 화소 유닛과 상기 제4 화소 유닛을 정전 용량 매칭시키는 제4 연결 배선이 구비되는 것을 특징으로 하는 화소 구조.
  15. 제1항에 있어서,
    상기 제1 화소 유닛과 상기 제2 화소 유닛은 각각 상기 제1 데이터 라인의 양측에 위치하는 것을 특징으로 하는 화소 구조.
  16. 제15항에 있어서,
    상기 제2 화소 유닛과 상기 제1 데이터 라인 사이에는 제3 화소 유닛이 구비되고,
    상기 제3 화소 유닛은 제1 방향을 따라 연장되고 상기 제1 데이터 라인에 인접한 제2 데이터 라인에 연결되고,
    상기 제3 화소 유닛을 멀리한 상기 제2 데이터 라인의 일측에는 제4 화소 유닛이 연결되고,
    상기 제3 화소 유닛은 상기 제1 게이트 라인에 연결되고,
    상기 제4 화소 유닛은 상기 제2 게이트 라인에 연결되는 것을 특징으로 하는 화소 구조.
  17. 어레이 기판에 있어서,
    베이스 기판, 및 제1항의 화소 구조를 포함하고,
    상기 베이스 기판 상에는,
    상기 제1 게이트 라인, 상기 제2 게이트 라인, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 형성하는 제1 금속층;
    상기 제1 금속층 상에 설치되는 제1 절연층;
    상기 제1 절연층 상에 설치되고, 상기 제1 데이터 라인, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 형성하는 제2 금속층;
    상기 제2 금속층 상에 설치되는 제2 절연층; 및
    상기 제1 화소 전극과 상기 제2 화소 전극을 형성하는 투명 전도층;이 형성되되,
    상기 제1 연결 배선과 상기 제2 연결 배선은 모두 상기 제2 금속층으로 형성된 금속 배선 구간, 상기 투명 전도층으로 형성된 투명 배선 구간, 및 상기 투명 배선 구간과 상기 금속 배선 구간 사이에 설치되고 상기 제2 절연층을 관통하는 비아홀 연결 구간을 포함하는 것을 특징으로 하는 어레이 기판.
  18. 제17항에 있어서,
    상기 제2 절연층 상에 설치되는 컬러 레지스트 층을 더 포함하되,
    상기 투명 배선 구간은 상기 컬러 레지스트 층 상에 설치되고,
    상기 비아홀 연결 구간은 상기 컬러 레지스트 층을 관통하여 설치되는 것을 특징으로 하는 어레이 기판.
  19. 제17항에 있어서,
    상기 제1 연결 배선과 상기 제2 연결 배선은 상기 투명 배선 구간의 매칭을 통해 설치되어, 상기 제1 화소 유닛과 상기 제2 화소 유닛을 정전 용량 매칭시키는 것을 특징으로 하는 어레이 기판.
  20. 표시 패널에 있어서,
    제17항 내지 제19항 중 어느 한 항의 어레이 기판 및 상기 어레이 기판에 대향되게 설치되는 컬러 필름 기판을 포함하는 것을 특징으로 하는 표시 패널.
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