CN215526310U - 阵列基板及显示面板 - Google Patents

Abstract

本申请提供了一种阵列基板及显示面板，阵列基板包括衬底基板、以及设置于衬底基板上且呈阵列排布的多个像素组，像素组由第一数据线、第一栅线和第二栅线交叉限定形成；像素组包括第一薄膜晶体管、第二薄膜晶体管、第一像素电极、第二像素电极和公共电极，第一薄膜晶体管分别与第一像素电极、第一栅线和第一数据线连接，第二薄膜晶体管分别与第二像素电极、第二栅线以及第一数据线连接；沿第一栅线延伸方向，相邻两个像素组的公共电极通过公共电极线连接，沿第一数据线延伸方向，相邻两个像素组的公共电极通过导电膜电连接。本申请解决了现有阵列基板上数据线电位变化时容易产生显示不良的串扰现象的问题。

Description

阵列基板及显示面板

技术领域

本申请涉及显示技术领域，特别涉及一种阵列基板及显示面板。

背景技术

随着液晶显示技术的发展，对薄膜晶体管液晶显示器在高分辨率、广视角、高响应速度、高开口率等方面的要求越来越高，同时，伴随着像素尺寸的缩小，TFT基板上的线间距也越来越小，不同信号线之间的耦合作用加剧，当一种信号发生跳变时，可能会影响到周边其他信号的稳定性。因此，串扰(Crosstalk)已经是液晶显示器的显示不良中比较常见的一种现象，其具体是指某一区域的画面会影响到其他区域的画面，而造成显示效果不良的现象。

产生串扰现象的原因即源于数据线(Data line)与公共电极(Common Electrode)之间的电容耦合作用。当数据线的电位发生变化时，便会经由数据线与公共电极之间的寄生电容，在公共电极上形成一个瞬间的电位跳变,从而影响公共电极上的电压(ACOM)，由于存在阻容延迟(RC delay)，因此无法在短时间内使公共电极上的电压恢复到预设定的值，从而产生显示不良的串扰现象。

实用新型内容

本申请实施例提供一种阵列基板及显示面板，通过将沿第一数据线延伸方向设置的所述公共电极通过导电线连接，使得沿第一栅线延伸方向和沿第一数据线延伸方向上的公共电极连接在一起增强公共电极的电压稳定性，解决了现有阵列基板上数据线电位变化时容易产生显示不良的串扰现象的问题。

为实现上述目的，本申请采用的技术方案是：提供一种阵列基板，包括衬底基板、以及设置于所述衬底基板上且呈阵列排布的多个像素组，所述像素组由第一数据线、第一栅线和第二栅线交叉限定形成；所述像素组包括第一薄膜晶体管、第二薄膜晶体管、第一像素电极、第二像素电极和公共电极，所述第一薄膜晶体管分别与所述第一像素电极、所述第一栅线和所述第一数据线连接，所述第二薄膜晶体管分别与所述第二像素电极、所述第二栅线以及所述第一数据线连接；沿所述第一栅线延伸方向，相邻两个所述像素组的所述公共电极通过公共电极线连接，沿所述第一数据线延伸方向，相邻两个所述像素组的所述公共电极通过导电膜电连接。

通过本申请实施例提供的阵列基板，将沿第一数据线延伸方向，相邻的两个像素组的公共电极通过导电膜电连接，使得沿第一栅线延伸方向和沿第一数据线延伸方向上的公共电极都连接在一起，有利于公共电极保持电压稳定，从而降低数据线电位变化时对公共电极电压带来的串扰。

可选的，所述第一薄膜晶体管和所述第二薄膜晶体管分别设置于所述第一像素电极沿所述第一数据线延伸方向的两侧；

所述公共电极位于所述第一像素电极和所述第二像素电极之间；

沿所述第一数据线延伸方向，分别位于所述第一栅线两侧的两个相邻所述像素组的所述公共电极通过导电膜电连接。

可选的，所述公共电极通过导电膜过孔连接。

可选的，所述第一薄膜晶体管与所述第一像素电极通过第一导电薄膜连接；

所述第二薄膜晶体管与所述第二像素电极通过第二导电薄膜连接；

所述第一导电薄膜与所述第二导电薄膜的电容相等。

可选的，所述第一薄膜晶体管和所述第二薄膜晶体管对称布置；

所述第一导电薄膜和所述第二导电薄膜的厚度相等，且面积相等。

可选的，所述第二薄膜晶体管与所述第二导电薄膜之间设有漏极金属线，以使所述第一导电薄膜和所述第二导电薄膜的长度和宽度均相等；

所述第一导电薄膜和所述第二导电薄膜的厚度相等。

可选的，所述第二薄膜晶体管与所述第一数据线之间设有源极金属线，以使所述第一导电薄膜与所述第二导电薄膜的长度和宽度均相等；

所述第一导电薄膜和所述第二导电薄膜的厚度相等。

可选的，沿所述第一数据线延伸方向，相邻两个所述像素组在所述衬底基板上的投影相嵌设置。

可选的，所述第一像素电极和所述第二像素电极在所述衬底基板上的投影均与所述公共电极在所述衬底基板上的投影存在重叠。

本申请提供的阵列基板的有益效果在于：本申请中将沿第一数据线延伸方向设置的两个相邻的像素组的公共电极通过导电膜电连接，这样沿第一栅线延伸方向和沿与第一栅线交叉的第一数据线延伸方向上的公共电极就都连接在一起，从而多个像素组的公共电极形成网状结构，有利于公共电极保持电压稳定，从而降低数据线电位变化时对公共电极电压带来的串扰，进而提升显示效果。

本申请实施例还提供了一种显示面板，包括彩膜基板、液晶层和如上述任一实施例所述的阵列基板，所述液晶层位于所述彩膜基板和所述阵列基板之间。

本申请提供的显示面板的有益效果在于：采用了上述的阵列基板，本申请中将沿第一数据线延伸方向设置的两个相邻的像素组的公共电极通过导电膜电连接，这样沿第一栅线延伸方向和沿与第一栅线交叉的第一数据线延伸方向上的公共电极就都连接在一起，从而多个像素组的公共电极形成网状结构，有利于公共电极保持电压稳定，从而降低数据线电位变化时对公共电极电压带来的串扰，进而提升显示效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例一提供的阵列基板的像素结构图。

图2是本申请实施例一提供的阵列基板上公共电极连接的剖视图。

图3是本申请实施例二提供的阵列基板的像素结构图。

图4是本申请实施例三提供的阵列基板的像素结构图。

图5是本申请实施例三提供的阵列基板的像素组布置示意图。

图6是本申请实施例四提供的阵列基板的像素结构图。

图7是本申请实施例四提供的阵列基板的像素组布置示意图。

图8是本申请实施例五提供的显示面板的结构示意图。

附图标记：100、像素组；

11、第一薄膜晶体管；12、第一像素电极；

21、第二薄膜晶体管；22、第二像素电极；2120、源极金属线；

30、公共电极；31、导电膜；32、公共电极线；

40、第一导电薄膜；50、第二导电薄膜；51、漏极金属线；

60、衬底基板；

D1、第一数据线；G1、第一栅线；G2、第二栅线；

1、阵列基板；2、彩膜基板；3、液晶层。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本申请实施例提供一种阵列基板及显示面板，解决了现有阵列基板上数据线电位变化时容易产生显示不良的串扰现象的问题。

实施例一

参考图1，本申请实施例一提供的阵列基板包括衬底基板60、以及设置于衬底基板60上且呈阵列排布的多个像素组100，像素组100由第一数据线D1、第一栅线G1和第二栅线G2交叉限定形成；

像素组100包括第一薄膜晶体管11、第二薄膜晶体管21、第一像素电极12、第二像素电极22和公共电极30，第一薄膜晶体管11分别与第一像素电极12、第一栅线G1和第一数据线D1连接，第二薄膜晶体管21分别与第二像素电极22、第二栅线G2以及第一数据线D1连接；

沿第一栅线G1延伸方向，相邻两个像素组100的公共电极30通过公共电极线32连接，沿第一数据线D1延伸方向，相邻两个像素组100的公共电极30通过导电膜31电连接。

通过本申请实施例提供的阵列基板，将沿第一数据线D1延伸方向，相邻的两个像素组100的公共电极30通过导电膜31电连接，使得沿第一栅线G1延伸方向和沿第一数据线D1延伸方向上的公共电极30都连接在一起，有利于公共电极30保持电压稳定，从而降低数据线电位变化时对公共电极30电压带来的串扰。

可以理解的是，上述串扰是指两条信号线之间的耦合、信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。

需要说明的是，本申请实施例的阵列基板中的像素排列可应用于双栅像素驱动结构中。双栅像素驱动结构(Dual-gate)，也可以称为DRD(Double Rate Driving，双速率驱动)结构，其栅线增加了一倍，同时数据线减少了一倍；在显示面板中，栅线的增加只需要增加GOA(栅极线集成在阵列基板)驱动电路，并不会大量增加生产成本，而数据线减少了一倍可使得源极驱动电路中集成芯片的数量减少一半，也即可以降低面板的IC使用数量，因此采用双栅像素驱动结构可以有效的降低驱动成本，从而降低显示面板的生产成本。

需要说明的是，上述导电膜31采用的材料是铟锡氧化物(Indium Tin Oxide，ITO)。

参考图1，在本申请实施例一中，第一薄膜晶体管11和第二薄膜晶体管21分别设置于第一像素电极12沿第一数据线D1延伸方向的两侧；公共电极30位于第一像素电极12和第二像素电极22之间；沿第一数据线D1延伸方向，分别位于第一栅线G1两侧的两个相邻像素组100的公共电极30通过导电膜31电连接。

需要说明的是，一般的显示面板中数据线驱动为相邻两条极性相反，具体可以采用+或-表示同一祯内像素的正负极性，只要设计成交错给数据线左边与右边的像素就可以令上下左右的像素彼此极性都相反，如此可以有较佳的影像品质，但在一般的DRD(DoubleRate Driving，双速率驱动)结构中同样的数据线驱动会令沿数据线延伸的整列像素都为同一极性，容易造成影像品质不佳。为了改善画面的品质，可使得以相邻的两个像素单元为一组，连接至同一数据线且均设置于数据线同侧，而同列中相邻的两组像素连接至不同数据线，则可令一组像素与其上下左右的像素组100的极性均相反，由此来改善显示品质。但此种方法会出现连接至同一数据线的两个像素至数据线端的距离不同，使得连接至同一数据线的两个像素中有一个像素至数据线端之间的连接线会从两个像素中间跨过，此时如果将相邻两个像素组100的公共电极30通过导电膜31电连接，则会使导电膜31对从两个像素中间跨过的用于连接像素至数据线端之间的连接线造成压迫，因此可以进一步的将沿第一数据线D1延伸方向，分别位于第一栅线G1两侧的两个相邻像素组100的公共电极30通过导电膜31电连接，这样虽然不能将阵列基板上的多个像素组100的公共电极30都连接在一起，但是比起现有阵列基板中公共电极30的电压稳定性来说，还是可以提升公共电极30的电压稳定性的，对公共电极30的电压串扰也产生了一定的改善效果，提升了显示效果。

参考图2，在本申请实施例一中，公共电极30通过导电膜31过孔连接。

本申请实施例中，公共电极30和栅线可以同层设置，此时要连接两个公共电极30并且不能对栅线造成压迫，就需要在两个公共电极30相对的两端开设通孔，然后将导电膜31穿过通孔与公共电极30电连接，从而将两个公共电极30连接在一起。

实施例二

参考图3，在本申请实施例二中，第一薄膜晶体管11与第一像素电极12通过第一导电薄膜40连接；第二薄膜晶体管21与第二像素电极22通过第二导电薄膜50连接；第一导电薄膜40与第二导电薄膜50的电容相等。

本申请实施例二中，第一像素电极12相对第二像素电极22靠近于第一数据线D1设置，即第一像素电极12和第二像素电极22与第一数据线D1之间的距离不同，而第一薄膜晶体管11和第二薄膜晶体管21均靠近于第一数据线D1设置，即第一薄膜晶体管11和第二薄膜晶体管21均偏置设置在第一数据线D1一侧，由此，第一薄膜晶体管11与第一像素电极12之间的距离不等于第二薄膜晶体管21与第二像素电极22之间的距离。本实施例中，将第一薄膜晶体管11和第二薄膜晶体管21均偏置设置在第一数据线D1一侧有效避免了将第一薄膜晶体管11和第二薄膜晶体管21放置在第一像素电极12和第二像素电极22中间会挤占像素电极布置面积的问题，从而保证了第一像素电极12和第二像素电极22能够有较好的对称性，且减少了非显示区占用面积，提高了像素开口率。

需要说明的是，本申请实施例中的像素组100包括两个像素单元，具体的，第一薄膜晶体管11、第一像素电极12和公共电极30组成第一像素单元，第二薄膜晶体管21、第二像素电极22和公共电极30组成第二像素单元，连接第一薄膜晶体管11与第一像素电极12的第一导电薄膜40与连接第二薄膜晶体管21与第二像素电极22的第二导电薄膜50的电容相等，会使得第一像素单元和第二像素单元的电容匹配，即通过将第一导电薄膜40和第二导电薄膜50的电容设置为相等可以保证第一像素单元和第二像素单元的电容匹配，提高了显示亮暗的均匀度，有利于提高显示品质，且通过作为薄膜晶体管的漏极连接走线的第一导电薄膜40和第二导电薄膜50实现电容匹配，降低了走线布置难度，降低了生产工艺难度。

进一步的，第一像素单元和第二像素单元的电容匹配可以指第一像素单元的存储电容与第二像素单元的存储电容匹配，如第一像素单元的存储电容等于第二像素单元的存储电容；也可以指第一像素单元的各电容总和与第二像素单元的各电容总和匹配，如第一像素单元的各电容总和等于第二像素单元的各电容总和；还可以指第一像素单元的各电容分别与第二像素单元的各电容匹配，如形成的各个电容都相等。

参考图3，第一薄膜晶体管11和第二薄膜晶体管21对称布置；第一导电薄膜40和第二导电薄膜50的厚度相等，且面积相等。

需要说明的是，在第一导电薄膜40和第二导电薄膜50的厚度相等的情况下，而且第一薄膜晶体管11和第二薄膜晶体管21对称布置，会导致第一导电薄膜40比第二导电薄膜50的长度小，因此在同等宽度下，第一导电薄膜40比第二导电薄膜50的面积小，所以第一导电薄膜40比第二导电薄膜50的电容小，为了使第一导电薄膜40比第二导电薄膜50的电容相等，可以将第一导电薄膜40比第二导电薄膜50的面积设置为相等，此时可以有以下几种方式实现，如保持第二导电薄膜50的长度和宽度不变，将第一导电薄膜40的宽度增大，以使的第一导电薄膜40比第二导电薄膜50的面积相等；或者保持第二导电薄膜50的长度和宽度不变，将第一导电薄膜40的长度增大，以使的第一导电薄膜40比第二导电薄膜50的面积相等；或者参考图3所示，保持第一导电薄膜40的长度和宽度不变，将第二导电薄膜50的宽度减小，以使的第一导电薄膜40比第二导电薄膜50的面积相等。

实施例三

参考图4，在本申请实施例三中，第二薄膜晶体管21与第二导电薄膜50之间设有漏极金属线51，以使第一导电薄膜40和第二导电薄膜50的长度和宽度均相等；第一导电薄膜40和第二导电薄膜50的厚度相等。

需要说明的是，在第二薄膜晶体管21与第二导电薄膜50之间设置漏极金属线51，就可以使第二导电薄膜50的长度从第二薄膜晶体管21至第二像素电极22变为从漏极金属线51至第二像素电极22，从而使得第二导电薄膜50的长度变小，具体可以根据第二导电薄膜50的长度与第一导电薄膜40的长度相等的条件下来设置漏极金属线51的长度，这样就可以满足第二导电薄膜50的电容与第一导电薄膜40的电容相等，此时第二像素电极22与第二薄膜晶体管21之间的连接线的电容就是第二导电薄膜50的电容与漏极金属线51的电容，但因为相同面积的漏极金属线51的电容比第二导电薄膜50的电容要小的多，所以当第二导电薄膜50的电容与第一导电薄膜40的电容相等时，第二像素电极22与第二薄膜晶体管21之间的连接线的电容得到极大的降低，从而使得第一像素单元与第二像素单元的电容差值变得很小，匹配程度得到增加，有利于提高显示亮暗的均匀度，提高显示品质。

参考图5，第一数据线D1的数量为多条且多条第一数据线D1沿第一栅线G1延伸方向排列布置，第一栅线G1和第二栅线G2均为多条且多条第一栅线G1和第二栅线G2沿第一数据线D1延伸方向排列布置，像素组100为多个且多个像素组100成阵列布置；其中，在沿第一数据线D1延伸方向上相邻的两个像素组100分别连接至相邻的两条第一数据线D1。由此，本实施例提供的阵列基板上的像素结构以相邻的两个像素为一组，每一像素组100与其上下左右相邻的像素组100的极性均相反，从而在实现双栅驱动架构的同时提供了较佳的显示品质。

实施例四

参考图6，在本申请实施例四中，第二薄膜晶体管21与第一数据线D1之间设有源极金属线2120，以使第一导电薄膜40与第二导电薄膜50的长度和宽度均相等；第一导电薄膜40和第二导电薄膜50的厚度相等。

需要说明的是，在第二薄膜晶体管21与第一数据线D1之间设置源极金属线2120，就可以将第二薄膜晶体管21的位置向远离第一数据线D1的方向移动，使得第二导电薄膜50的长度可以变小至与第一导电薄膜40的长度相等，由于第一导电薄膜40和第二导电薄膜50的厚度和宽度不做变化，保持相等，所以第一导电薄膜40与第二导电薄膜50的电容就可以实现一致，保证了第一像素单元与第二像素单元的电容匹配，有利于提高显示亮暗的均匀度，提高显示品质。

参考图7，可以看出像素组100中的第一薄膜晶体管11和第二薄膜晶体管21分别设置在靠近第一数据线D1的第一像素电极12两侧，且第一薄膜晶体管11和第二薄膜晶体管21互相错位设置，其中，第二薄膜晶体管21与第一数据线D1之间设有源极金属线2120，这样第二导电薄膜50的长度可以变小至与第一导电薄膜40的长度相等，在第一导电薄膜40和第二导电薄膜50的厚度和宽度均相等的情况下，第一导电薄膜40与第二导电薄膜50的电容就可以实现一致，保证了第一像素单元与第二像素单元的电容匹配，有利于提高显示亮暗的均匀度，提高显示品质。

需要说明的是，在本申请实施例二至实施例四中的第一导电薄膜40与第二导电薄膜50采用的材料是铟锡氧化物(Indium Tin Oxide，ITO)。其中，实施例三中的漏极金属线51的宽度小于第二导电薄膜50的宽度，这样可以使漏极金属线51的电容变得很小，有利于减小漏极金属线51和第二导电薄膜50的电容的总和与第一导电薄膜40的电容之间的电容差，进而提高第一像素单元和第二像素单元的电容匹配度，有利于提高显示亮暗的均匀度，提高显示品质。

在本申请实施例一至实施例四的阵列基板中，沿第一数据线D1延伸方向，相邻两个像素组100在衬底基板60上的投影相嵌设置。

需要说明的是，由于第一薄膜晶体管11和第二薄膜晶体管21均靠近于第一数据线D1设置；且在沿第一数据线D1延伸方向上相邻的两个像素组100分别连接至相邻的两条第一数据线D1，因此相邻的两个像素组100中的薄膜晶体管可错位相嵌设置；即相邻的两个像素组100中的投影在沿第一数据线D1延伸方向上能够相嵌设置，而使得阵列基板上的像素结构布置紧凑，减小非显示区的占用面积，有利于提高像素开口率。具体地，以图1所示为例，第一行的像素组100连接至位于图示左侧的第一数据线D1，第二行的像素组100连接至位于图示右侧的第一数据线D1；其中，第一行的第一薄膜晶体管11设置于第一行的第一像素电极12与第二行的第二像素电极22之间且位于图示左侧；第二行的第一薄膜晶体管11设置于第一行的第二像素电极22与第二行的第一像素电极12之间且位于图示右侧；即第一行的第一薄膜晶体管11与第二行的第一薄膜晶体管11均位于上下两行的像素电极之间且分设于左右侧，使得相邻的两个像素组100的投影在沿第一数据线D1延伸方向上形成相互嵌合的关系，从而使得阵列基板上的像素结构的布置紧凑，非显示区的利用率大大提高，从而减少了非显示区的整体面积，提高了像素开口率。

在本申请实施例一至实施例四的阵列基板中，第一像素电极12和第二像素电极22在衬底基板60上的投影均与公共电极30在衬底基板60上的投影存在重叠。

需要说明的是，通过以上设置可以增大公共电极30与第一像素电极12，以及公共电极30与第二像素电极22之间的重叠面积，进而提高第一像素单元和第二像素单元的存储电容的电容量。

本申请提供的阵列基板的有益效果在于：本申请中将沿第一数据线D1延伸方向设置的两个相邻的像素组100的公共电极30通过导电膜31电连接，这样沿第一栅线G1延伸方向和沿与第一栅线G1交叉的第一数据线D1延伸方向上的公共电极30就都连接在一起，从而多个像素组100的公共电极30形成网状结构，有利于公共电极30保持电压稳定，从而降低数据线电位变化时对公共电极30电压带来的串扰，进而提升显示效果。

实施例五

参考图8，本申请还提供了一种显示面板，包括彩膜基板2、液晶层3和如上述任一实施例的阵列基板1，液晶层3位于彩膜基板2和阵列基板1之间。

该阵列基板的详细结构可参照上述实施例，此处不再赘述；可以理解的是，由于在本申请显示面板中使用了上述阵列基板，因此，本申请显示面板的实施例包括上述阵列基板全部实施例的全部技术方案，且能达到上述技术方案所达到的技术效果。

本申请提供的显示面板的有益效果在于：采用了上述的阵列基板，本申请中将沿第一数据线D1延伸方向设置的两个相邻的像素组100的公共电极30通过导电膜31电连接，这样沿第一栅线G1延伸方向和沿与第一栅线G1交叉的第一数据线D1延伸方向上的公共电极30就都连接在一起，从而多个像素组100的公共电极30形成网状结构，有利于公共电极30保持电压稳定，从而降低数据线电位变化时对公共电极30电压带来的串扰，进而提升显示效果。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种阵列基板，包括衬底基板(60)、以及设置于所述衬底基板(60)上且呈阵列排布的多个像素组(100)，所述像素组(100)由第一数据线(D1)、第一栅线(G1)和第二栅线(G2)交叉限定形成；所述像素组(100)包括第一薄膜晶体管(11)、第二薄膜晶体管(21)、第一像素电极(12)、第二像素电极(22)和公共电极(30)，所述第一薄膜晶体管(11)分别与所述第一像素电极(12)、所述第一栅线(G1)和所述第一数据线(D1)连接，所述第二薄膜晶体管(21)分别与所述第二像素电极(22)、所述第二栅线(G2)以及所述第一数据线(D1)连接；沿所述第一栅线(G1)延伸方向，相邻两个所述像素组(100)的所述公共电极(30)通过公共电极线(32)连接，其特征在于，

沿所述第一数据线(D1)延伸方向，相邻两个所述像素组(100)的所述公共电极(30)通过导电膜(31)电连接。

2.根据权利要求1所述的阵列基板，其特征在于，

所述第一薄膜晶体管(11)和所述第二薄膜晶体管(21)分别设置于所述第一像素电极(12)沿所述第一数据线(D1)延伸方向的两侧；

所述公共电极(30)位于所述第一像素电极(12)和所述第二像素电极(22)之间；

沿所述第一数据线(D1)延伸方向，分别位于所述第一栅线(G1)两侧的两个相邻所述像素组(100)的所述公共电极(30)通过导电膜(31)电连接。

3.根据权利要求1或2所述的阵列基板，其特征在于，

所述公共电极(30)通过导电膜(31)过孔连接。

4.根据权利要求3所述的阵列基板，其特征在于，

所述第一薄膜晶体管(11)与所述第一像素电极(12)通过第一导电薄膜(40)连接；

所述第二薄膜晶体管(21)与所述第二像素电极(22)通过第二导电薄膜(50)连接；

所述第一导电薄膜(40)与所述第二导电薄膜(50)的电容相等。

5.根据权利要求4所述的阵列基板，其特征在于，

所述第一薄膜晶体管(11)和所述第二薄膜晶体管(21)对称布置；

所述第一导电薄膜(40)和所述第二导电薄膜(50)的厚度相等，且面积相等。

6.根据权利要求4所述的阵列基板，其特征在于，

所述第二薄膜晶体管(21)与所述第二导电薄膜(50)之间设有漏极金属线(51)，以使所述第一导电薄膜(40)和所述第二导电薄膜(50)的长度和宽度均相等；

所述第一导电薄膜(40)和所述第二导电薄膜(50)的厚度相等。

7.根据权利要求4所述的阵列基板，其特征在于，

所述第二薄膜晶体管(21)与所述第一数据线(D1)之间设有源极金属线(2120)，以使所述第一导电薄膜(40)与所述第二导电薄膜(50)的长度和宽度均相等；

所述第一导电薄膜(40)和所述第二导电薄膜(50)的厚度相等。

8.根据权利要求4-7任一项所述的阵列基板，其特征在于，

沿所述第一数据线(D1)延伸方向，相邻两个所述像素组(100)在所述衬底基板(60)上的投影相嵌设置。

9.根据权利要求8所述的阵列基板，其特征在于，

所述第一像素电极(12)和所述第二像素电极(22)在所述衬底基板(60)上的投影均与所述公共电极(30)在所述衬底基板(60)上的投影存在重叠。

10.一种显示面板，其特征在于，包括彩膜基板(2)、液晶层(3)和如权利要求1-9任一项所述的阵列基板(1)，所述液晶层(3)位于所述彩膜基板(2)和所述阵列基板(1)之间。

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