JP2015072339A - 液晶表示装置 - Google Patents

Abstract

【課題】補助容量を形成する際の開口率の低下を抑制する。【解決手段】液晶表示装置であって、マトリクス状に配置した複数の画素電極ＰＥと、列方向において、画素電極ＰＥの行の一方側に配置した第１ゲート配線ＧＬ３と、画素電極ＰＥの行の他方側に配置した第２ゲート配線ＧＬ４と、画素電極ＰＥが配列した列に沿って延びたソース配線ＳＬと、第１ゲート配線ＧＬ４から供給されるゲート信号によりソース配線ＳＬと画素電極ＰＥとの接続を切り換える第１画素スイッチＳＷと、第２ゲート配線ＧＬ４から供給されるゲート信号によりソース配線ＳＬと画素電極ＰＥとの接続を切り換える第２画素スイッチＳＷと、第１及び第２の画素スイッチの画素電極側の各電極に絶縁膜を介して対向すると共に、画素電極の端部に沿って蛇行し行方向に延びた補助容量線ＣＳＬと、を備えた。【選択図】 図２

Description

本発明の実施形態は、液晶表示装置に関する。

平面表示装置としての液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、各種分野に適用されている。このような液晶表示装置は、一対の基板間に液晶層を保持した構成であり、画素電極と共通電極との間の電界によって液晶層を通過する光に対する変調率を制御し、画像を表示するようになっている。

近年、液晶表示装置の高精細化に伴い表示画素数が多くなり、駆動配線数が増加する傾向がある。駆動配線数が増加すると駆動回路が高価になり、液晶表示装置の製造費用を低く抑えることが困難になる。そこで、この解決策として、１行に対して２本のゲート配線を配置したデュアルゲート構造で画素をレイアウトすることが提案されている。

特開２０１２−８８７１０号公報

デュアルゲート構造で画素をレイアウトする場合、横方向の隣接画素のＴＦＴは上下に配置する必要がある。補助容量（Ｃｓ）を片側に寄せて配置すると、ＴＦＴ部が離れている画素は画素電極を介してソースメタルに接続して容量を形成する必要がある。その場合、ドレイン電極と画素電極をコンタクトするための領域が必要となり、遮光領域が増え開口率が低下する。また、ＩＰＳの画素では画素電極が細いため、画素電極の断線の影響を受けやすく、断線した場合、Ｃｓへの電荷の保持ができなくなり点欠となる。

発明が解決しようとする課題は、補助容量を形成する際の開口率の低下を抑制し得る液晶表示装置を提供することである。

実施形態の液晶表示装置は、行方向及び列方向に配列された複数の画素電極と、１つの行の前記画素電極に対し、列方向の一方側に行方向に沿って配置された第１ゲート配線と、列方向の他方側に行方向に沿って配置された第２ゲート配線と、前記画素電極間に列方向に沿って配置された複数のソース配線と、前記画素電極のうちで行方向に隣接する２つの画素電極の一方と前記ソース配線との間に設けられ、前記第１ゲート配線から供給されるゲート信号によりオン・オフする第１の画素スイッチと、前記２つの画素電極の他方と前記ソース配線との間に接続され、前記第２ゲート配線から供給されるゲート信号によりオン・オフする第２の画素スイッチと、前記第１及び第２の画素スイッチの前記画素電極側の各電極に絶縁膜を介して対向すると共に、前記画素電極に対応する画素の端部に沿って蛇行し行方向に延びた補助容量線と、を備えたアレイ基板と、前記複数の画素電極と対向した対向電極を備えた対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を具備したことを特徴とする。

第１の実施形態に係わる液晶表示装置の一構成例を概略的に示す図である。 図１に示す液晶表示装置の表示画素の一構成例を概略的に示す図である。 図２に示す線Ｉ−Ｉ’における液晶表示装置の断面の一例を概略的に示す図である。 図１に示す液晶表示装置の駆動方法の一例を説明するための図である。 第２の実施形態に係わる液晶表示装置の表示画素の一構成例を概略的に示す図である。 第２の実施形態の液晶表示装置の表示画素の他の構成例を概略的に示す図である。 第３の実施形態に係わる液晶表示装置の表示画素の一構成例を概略的に示す図である。

以下、実施形態の液晶表示装置について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係わる液晶表示装置の一構成例を概略的に示す図である。

本実施形態の液晶表示装置は、アレイ基板ＳＢ１と、アレイ基板ＳＢ１と対向するように配置された対向基板ＳＢ２と、アレイ基板ＳＢ１と対向基板ＳＢ２との間に挟持された液晶層（図３に示す）と、マトリクス状に配置された複数の表示画素ＰＸからなる表示部とを備えた液晶表示装置である。図１に示す例では、表示画素ＰＸはｍ行２ｎ列のマトリクス状に配置されている（但し、ｍ及びｎは正の整数である）。

アレイ基板ＳＢ１は、表示部ＤＹＰにおいて、複数の表示画素のそれぞれに配置された画素電極ＰＥと、画素電極ＰＥが配列した行方向（Ｘ方向）に沿って延びたゲート配線ＧＬ（ＧＬ１，ＧＬ２，…，ＧＬ２ｍ）と、画素電極ＰＥが配列した列方向（Ｙ方向）に沿って延びたソース配線ＳＬ（ＳＬ１，ＳＬ２，…，ＳＬｎ）と、ゲート配線ＧＬとソース配線ＳＬとが交差する位置近傍に配置された画素スイッチ（図２に示す）と、を有している。

アレイ基板ＳＢ１は、表示部ＤＹＰの周囲に配置された駆動回路と、コントローラを内蔵した駆動ＩＣチップ２と、を有している。駆動回路は、複数のゲート配線ＧＬを駆動するゲートドライバＧＤＬ，ＧＤＲと、複数のソース配線ＳＬを駆動するソースドライバＳＤと、を有している。これらのゲートドライバＧＤＬ，ＧＤＲ及びソースドライバＳＤの少なくとも一部が、例えば、アレイ基板ＳＢ１に形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

ゲートドライバＧＤＬは、表示部ＤＹＰの行方向における一方側に配置されている。ゲートドライバＧＤＲは、表示部ＤＹＰの行方向における他方側に配置されている。ゲートドライバＧＤＬには、偶数番目のゲート配線ＧＬ２，ＧＬ４，…，ＧＬ２ｍが電気的に接続されている。ゲートドライバＧＤＲには、奇数番目のゲート配線ＧＬ１，ＧＬ３，…、ＧＬ２ｍ−１が電気的に接続されている。ゲートドライバＧＤＬ，ＧＤＲは、駆動ＩＣチップ２から入力されるクロック信号、水平同期信号等に基づいて順次ゲート配線ＧＬへ駆動信号を出力する。

ソースドライバＳＤは、表示部ＤＹＰの列方向における一方側に配置されている。ソースドライバＳＤには、ソース配線ＳＬが電気的に接続されている。ソースドライバＳＤは、駆動ＩＣチップ２から入力されるクロック信号、垂直同期信号等に基づいてソース配線ＳＬへ対応する映像信号を出力する。

対向基板ＳＢ２は、表示部ＤＹＰに配置された共通電極（図２に示す）を備えている。共通電極は、複数の画素電極ＰＥと対向するように配置されている。

図２は、図１に示す液晶表示装置の表示画素の一構成例を概略的に示す図である。

ゲート配線ＧＬは、画素電極ＰＥの行間において行方向に沿って延びている。本実施形態の液晶表示装置では、ゲート配線ＧＬは、行方向に並んだ画素電極ＰＥの列方向における両側に配置されている。換言すると、画素電極ＰＥの行間には２本のゲート配線ＧＬが配置されている。

ソース配線ＳＬは、画素電極ＰＥの列間において列方向に沿って延びている。本実施形態の液晶表示装置では、ソース配線ＳＬは、行方向に並んだ画素電極ＰＥの列の２列を挟んだ両側に配置されている。換言すると、ソース配線ＳＬは、画素電極ＰＥの２列置きに配置されている。

図２では、ソース配線ＳＬ１，ＳＬ２とゲート配線ＧＬ３，ＧＬ４とが交差する位置の近傍を概略的に図示している。なお、以下の説明において、ソース配線ＳＬ１，ＳＬ２とゲート配線ＧＬ３，ＧＬ４とに囲まれた領域に配置され、ソース配線ＳＬ１側の表示画素をＰＸ１とし、ソース配線ＳＬ２側の表示画素をＰＸ２とする。

表示画素ＰＸ１の画素電極ＰＥは、ゲート配線（第１ゲート配線）ＧＬ３とソース配線ＳＬ１とが交差した位置近傍に配置された画素スイッチ（第１画素スイッチ）ＳＷを介してソース配線ＳＬ１と接続している。即ち、表示画素ＰＸ１の画素電極ＰＥは、画素電極ＰＥに対して図の上側に配置された画素スイッチＳＷによりソース配線ＳＬ１との接続を切り替えられる。

画素スイッチＳＷは、例えば薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）であって、ゲート電極ＧＥと、ソース電極ＳＥと、ドレイン電極ＤＥと、アモルファスシリコンにより形成された半導体層ＳＣと、を有している。

半導体層ＳＣは、絶縁層を介してゲート電極ＧＥ上に配置されている。ゲート電極ＧＥはゲート配線ＧＬと同層に形成され、ソース電極ＳＥとドレイン電極ＤＥとはソース配線ＳＬと同層に形成されている。

表示画素ＰＸ１において、ゲート電極ＧＥはゲート配線ＧＬ３と電気的に接続している（或いは一体に形成されている）。ソース電極ＳＥはソース配線ＳＬ１と電気的に接続している（或いは一体に形成されている）。ドレイン電極ＤＥは画素電極ＰＥと電気的に接続している（或いは一体に形成されている）。ドレイン電極ＤＥは、画素電極ＰＥの下層においてコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続すると共に、画素電極ＰＥの下層から図の上方向に向かって半導体層ＳＣ層上へ延びている。

表示画素ＰＸ２の画素電極ＰＥは、ゲート配線（第２ゲート配線）ＧＬ４とソース配線ＳＬ２とが交差した位置近傍に配置された画素スイッチ（第２画素スイッチ）ＳＷを介してソース配線ＳＬ２と接続している。即ち、表示画素ＰＸ２の画素電極ＰＥは、画素電極ＰＥに対して図の下側に配置された画素スイッチＳＷによりソース配線ＳＬ２との接続を切り替えられる。

表示画素ＰＸ２において、ゲート電極ＧＥはゲート配線ＧＬ４と電気的に接続している（或いは一体に形成されている）。ソース電極ＳＥはソース配線ＳＬ２と電気的に接続している（或いは一体に形成されている）。ドレイン電極ＤＥは、画素電極ＰＥと電気的に接続している。ドレイン電極ＤＥは、画素電極ＰＥの下層においてコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続すると共に、画素電極ＰＥの下層から図の下方向に向かって半導体層ＳＣ層上へ延びている。

即ち、本実施形態では、表示画素ＰＸ１の画素電極ＰＥは左側に配置されたソース配線ＳＬ１と画素スイッチＳＷを介して電気的に接続し、表示画素ＰＸ２の画素電極ＰＥは右側に配置されたソース配線ＳＬ２と画素スイッチＳＷを介して電気的に接続している。

換言すると、第１表示画素ＰＸ１と同じ構成の表示画素と第２表示画素ＰＸ２と同じ構成の表示画素とは、行方向に交互に並んで配置し、各ソース配線ＳＬは行方向においてその両側の表示画素ＰＸそれぞれの画素電極ＰＥとそれぞれの画素スイッチＳＷを介して電気的に接続している。

従って、ソースドライバＳＤは、ｎ本のソース配線ＳＬ１〜ＳＬｎにより２ｎ列の表示画素ＰＸを駆動することが可能である。そのため、本実施形態の液晶表示装置は高価なソースドライバＳＤを用いることなく実現することができる。

さらに、アレイ基板ＳＢ１は、基板の厚さ方向（行方向及び列方向と略直交する方向）において絶縁層（図３に示す）を介して画素電極ＰＥの一部と重なるように配置された補助容量線ＣＳＬを有している。この補助容量線ＣＳＬは、補助容量電圧が印加される電圧印加部（図示せず）と電気的に接続されている。

補助容量線ＣＳＬは、画素電極ＰＥの端部に沿って蛇行している。表示画素ＰＸ１において、画素電極ＰＥは、列方向と略平行に延びた端部と行方向と略平行に延びた上側（列方向における一方側）の端部とにおいて補助容量線ＣＳＬに対向している。ここで、表示画素ＰＸ１における上側の端部は、画素スイッチＳＷのドレイン電極ＤＥに重なるように設けられている。

一方、表示画素ＰＸ２において、画素電極ＰＥは、列方向と略平行に延びた端部と行方向と略平行に延びた下側（列方向における他方側）の端部とにおいて補助容量線ＣＳＬに対向している。ここで、表示画素ＰＸ２における下側の端部は、画素スイッチＳＷのドレイン電極ＤＥに重なるように設けられている。

即ち、画素電極ＰＥの画素スイッチＳＷと接続した上側又は下側の端部と左右の端部において、画素電極ＰＥと補助容量線ＣＳＬとが対向している。つまり、Ｃｓの位置がＴＦＴの位置と連動して隣接間で上下配置になっている。

図３は、図２に示す線Ｉ−Ｉ’における液晶表示装置の断面の一例を概略的に示す図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示装置を構成するアレイ基板ＳＢ１の背面側には、バックライト（図示せず）が配置されている。バックライトとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどの何れでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＳＢ１は、光透過性を有する第１絶縁基板１０を用いて形成されている。第１絶縁基板１０上には補助容量線ＣＳＬが形成されている。ソース配線ＳＬは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しないゲート配線は、例えば、補助容量線ＣＳＬと同じ層に形成され、第１絶縁基板１０と第１層間絶縁膜１１の間に配置されている。画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、端部において補助容量線ＣＳＬと対向している。

第１配向膜ＡＬ１は、アレイ基板ＳＢ１の対向基板ＳＢ２と対向する面に配置され、表示部ＤＹＰの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＳＢ２は、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＳＢ２は、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各表示画素ＰＸを区画し、画素電極ＰＥと対向した開口部を形成する。即ち、ブラックマトリクスＢＭは、ソース配線ＳＬ、ゲート配線、補助容量線ＣＳＬ、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、列方向に沿って延出した部分のみが図示されているが、行方向に沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＳＢ１に対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各表示画素ＰＸに対応して配置されている。即ち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部に配置されると共に、その一部がブラックマトリクスＢＭに乗り上げている。行方向に隣接する表示画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＳＢ１と対向する側に形成されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素電極ＰＥと対向している。

第２配向膜ＡＬ２は、対向基板ＳＢ２のアレイ基板ＳＢ１と対向する面に配置され、表示部ＤＹＰの略全体に亘って延在している。第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。

アレイ基板ＳＢ１と対向基板ＳＢ２とは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＳＢ１の第１配向膜ＡＬ１と対向基板ＳＢ２の第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップが形成される。アレイ基板ＳＢ１と対向基板ＳＢ２とは、所定のセルギャップが形成された状態で、表示部ＤＹＰの外側のシール材（図示せず）によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＳＢ１と対向基板ＳＢ２との間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＳＢ１の外面、つまり、アレイ基板ＳＢ１を構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示装置のバックライトと対向する側に位置しており、バックライトから液晶表示装置に入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（或いは第１吸収軸）を有する第１偏光板（図示せず）を含んでいる。

対向基板ＳＢ２の外面、つまり、対向基板ＳＢ２を構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示装置の表示面側に位置しており、液晶表示装置から出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（或いは第２吸収軸）を有する第２偏光板（図示せず）を含んでいる。

図４は、上記液晶表示装置の駆動方法の一例を説明するための図である。
以下では、ｍ行２ｎ列で配列した表示画素ＰＸを駆動する方法の一例について説明する。ゲートドライバＧＤＬ，ＧＤＲ及びソースドライバＳＤは、１水平期間ＴＨで各行の表示画素ＰＸを駆動し、１垂直期間ＴＶでｍ行の表示画素ＰＸを駆動する。

ゲートドライバＧＤＬは、偶数番目のゲート配線ＧＬ２，ＧＬ４，…ＧＬ２ｍを各水平期間ＴＨの前半で順次駆動する。例えば、ゲートドライバＧＤＬがゲート配線ＧＬ２を駆動したタイミングで１行目においてソース配線ＳＬの左側に接続された表示画素ＰＸの画素スイッチＳＷのソース電極ＳＥとドレイン電極ＤＥとが導通し、対応するソース配線ＳＬから映像信号が印加される。

ゲートドライバＧＤＲは、奇数番目のゲート配線ＧＬ１，ＧＬ３，…ＧＬ２ｍ−１を各水平期間ＴＨの後半で順次駆動する。例えば、ゲートドライバＧＤＲがゲート配線ＧＬ１を駆動したタイミングで１行目においてソース配線ＳＬの右側に接続された表示画素ＰＸの画素スイッチＳＷのソース電極ＳＥとドレイン電極ＤＥとが導通し、対応するソース配線ＳＬから映像信号が印加される。

ソースドライバＳＤは、１水平期間ＴＨの前半において、ソース配線ＳＬの左側に接続された表示画素ＰＸに印加する映像信号を各ソース配線ＳＬに供給し、１水平期間ＴＨの後半において、ソース配線ＳＬの右側に接続された表示画素ＰＸに印加する映像信号を各ソース配線ＳＬに供給する。

即ち、本実施形態の液晶表示装置では、ソースドライバＳＤは１本のソース配線ＳＬにより２列の表示画素ＰＸへ映像信号を供給することができる。従ってソースドライバＳＤにより駆動するソース配線ＳＬの本数を１／２になり、高価なソースドライバを採用する必要がない。

なお、本実施形態では、ゲートドライバＧＤＬ、ＧＤＲのそれぞれは、ｍ本のゲート配線ＧＬを順次駆動することとなるため、高速にゲート配線ＧＬを駆動する必要もない。従って、本実施形態の液晶表示装置では、高価なゲートドライバを採用する必要もない。

上記のように、本実施形態によれば、液晶表示装置に要する費用の上昇を抑制することができる。これに加えて本実施形態では、補助容量線ＣＳＬの配置の工夫により、次のような効果も得られる。

デュアルゲート構造で画素をレイアウトする場合、横方向の隣接画素のＴＦＴは上下に配置する必要があるが、補助容量Ｃｓに関しては片側寄せ配置が可能である。但し、補助容量線ＣＳＬ線とドレイン電極（ソースメタル）との間で容量を形成する場合、Ｃｓ片側寄せ配置にすると、ＴＦＴ部が離れている画素はドレイン電極のソースメタルで直に容量形成することができず、画素電極を介してソースメタルに接続して容量を形成する必要がある。その場合、ドレイン電極と画素電極をコンタクトするための領域が必要となり、遮光領域が増え開口率が低下する。

これに対し本実施形態では、図２に示すように、行方向に隣接する画素で一方が上側で他方が下側に配置された画素スイッチの各ドレイン電極と重なるようにＣＬＳを蛇行配置し、ＴＦＴ位置と連動してＣｓを形成することにより、Ｃｓ片寄せ配置時には必要なドレインからのコンタクト領域を設ける必要がなくなる。このため、Ｃｓを形成する際の開口率の低下を抑制することができる。

（第２の実施形態）
図５は、第２の実施形態に係わる液晶表示装置の表示画素の一構成例を概略的に示す図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態では、ソース配線ＳＬは、第１ソース配線ＳＬＡ（ＳＬＡ１，ＳＬＡ２，…ＳＬＡｎ）と、第２ソース配線ＳＬＢ（ＳＬＢ１，ＳＬＢ２，…ＳＬＢｎ）と、接続部ＳＬＸとを備えている。第１ソース配線ＳＬＡと第２ソース配線ＳＬＢとには、ソースドライバＳＤから出力された共通の映像信号が供給される。

第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢは、表示画素ＰＸの列に沿って列方向と略平行に延びている。第１ソース配線ＳＬＡと第２ソース配線ＳＬＢとは、列方向に並んだ画素電極ＰＥの列の、行方向における両側に配置されている。

接続部ＳＬＸは、列方向に並んだ画素電極ＰＥ間において行方向に延びて、第１ソース配線ＳＬＡと第２ソース配線ＳＬＢとを電気的に接続している。第１ソース配線ＳＬＡ１と第２ソース配線ＳＬＢ１とは複数の接続部ＳＬＸにより電気的に接続している。同様に、第１ソース配線ＳＬＡ２と第２ソース配線ＳＬＢ２とは複数の接続部ＳＬＸにより電気的に接続している。

このように、複数の箇所で第１ソース配線ＳＬＡと第２ソース配線ＳＬＢとを接続部ＳＬＸにより接続すると、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢの一方の一部が断線したときでも、他方のソース配線と接続部ＳＬＸとを介して断線箇所よりも先端側の表示画素ＰＸへ映像信号を供給することが可能となる。

従って、本実施形態によれば、暗線や輝線が発生することを回避して製造歩留まりを改善すると共に表示品位の良好な液晶表示装置を提供することができる。

なお、図５では、接続部ＳＬＸは、各画素電極ＰＥの列方向における両側に配置されているが、各画素電極ＰＥの列方向における一方側にのみ配置されてもよい。接続部ＳＬＸは、第１ソース配線ＳＬＡと第２ソース配線ＳＬＢと少なくとも１箇所で接続するように配置されていればよいが、接続部ＳＬＸにより接続される箇所が多くなるほど断線による表示不良を回避することが可能となる。

画素スイッチＳＷは、半導体層ＳＣと、ゲート電極ＧＥと、ソース電極ＳＥと、ドレイン電極ＤＥとを有している。半導体層ＳＣは、絶縁層を介してゲート電極ＧＥ上に配置されている。ゲート電極ＧＥはゲート配線ＧＬと同層に形成され、ソース電極ＳＥとドレイン電極ＤＥとはソース配線ＳＬと同層に形成されている。

ゲート電極ＧＥは、ゲート配線ＧＬと電気的に接続している（或いは一体に形成されている）。本実施形態では、第１ソース配線ＳＬＡとゲート配線ＧＬとが交差した位置近傍に配置された画素スイッチＳＷのゲート電極ＧＥは、ゲート配線ＧＬから列方向に沿って上側に延びている。第２ソース配線ＳＬＢとゲート配線ＧＬとが交差した位置近傍に配置された画素スイッチＳＷのゲート電極ＧＥは、ゲート配線ＧＬから列方向に沿って下側に延びている。

ソース電極ＳＥは、ソース配線ＳＬと電気的に接続している（或いは一体に形成されている）。ソース電極ＳＥは、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢから行方向に沿って右側へ延びて半導体層ＳＣの一部の上層に配置している。図５に示す例では、ソース電極ＳＥは、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢと、ゲート配線ＧＬとが交差した位置近傍において、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢの２箇所から突出している。

ドレイン電極ＤＥは、画素電極ＰＥと電気的に接続している（或いは一体に形成されている）。ドレイン電極ＤＥは、行方向に沿って半導体層ＳＣの上層と画素電極ＰＥの下層との間に延び、ドレイン電極ＤＥと画素電極ＰＥとが絶縁層を介して重なる位置に設けられたコンタクトホールＣＨにおいて画素電極ＰＥと電気的に接続している。半導体層ＳＣの上層において、ドレイン電極ＤＥは２つのソース電極ＳＥの間に配置されている。

本実施形態の液晶表示装置は、上記の構成以外は上述の第１実施形態と同様の構成である。本実施形態では、全ての表示画素ＰＸにおいて、画素スイッチＳＷの構成が共通している。即ち、何れの表示画素ＰＸにおいてもソース電極ＳＥは行方向に沿ってソース配線ＳＬＡ或いはソース配線ＳＬＢから右側へ向かって延び、ドレイン電極ＤＥは行方向に沿って画素電極ＰＥの下層と半導体層ＳＣの上層との間に延びている。従って、アレイ基板ＳＢ１を形成する際に、導電層の配置がずれた場合でも画素スイッチＳＷに生じる容量、特にゲート電極ＧＥとドレイン電極ＤＥとの間に生じる容量Ｃｇｄは全ての画素スイッチＳＷで同じ分だけ増減する。

例えば、上述の第１実施形態の液晶表示装置では、ソース配線ＳＬが形成される導電層が、ゲート配線ＧＬが形成される導電層に対して上方向にずれた場合、第１表示画素ＰＸ１の画素スイッチＳＷではゲート電極ＧＥとドレイン電極ＤＥとが対向する面積が大きくなるため容量Ｃｇｄは大きくなるが、第２表示画素ＰＸ２の画素スイッチＳＷではゲート電極ＧＥとドレイン電極ＤＥとが対向する面積が小さくなるため容量Ｃｇｄが小さくなる。容量Ｃｇｄが異なる表示画素ＰＸでは突き抜け電圧の大きさに差が生じるため、フリッカや焼き付きが生じることがある。

これに対し、本実施形態では、導電層の配置がずれた場合でも全ての画素スイッチＳＷに生じる容量Ｃｇｄが同じ分だけ増減するため、フリッカや焼き付きが発生することを回避して、製造歩留まりを改善すると共に表示品位の良好な液晶表示装置を提供することができる。

即ち、本実施形態の液晶表示装置によれば、上述の第１実施形態の液晶表示装置と同様に、液晶表示装置に要する費用の上昇及び開口率の低下を抑制できると共に、製造歩留まりを改善して表示品位の良好な液晶表示装置を提供することができる。

なお、本実施形態の液晶表示装置において、画素スイッチＳＷの構成は図５に示すものに限定されない。

図６は、本実施形態の液晶表示装置の表示画素の他の構成例を概略的に示す図である。この例では、画素スイッチＳＷの構成が図５に示す場合と異なっている。即ち、画素スイッチＳＷのソース電極ＳＥは、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢから行方向に沿って右側に突出し、半導体層ＳＣの一部の上層へ延びている。図６に示す例では、ソース電極ＳＥは、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢと、ゲート配線ＧＬとが交差した位置近傍において、第１ソース配線ＳＬＡ及び第２ソース配線ＳＬＢの１箇所から突出している。

ドレイン電極ＤＥは、行方向に沿って半導体層ＳＣの上層から画素電極ＰＥの下層へ延び、ドレイン電極ＤＥと画素電極ＰＥとが絶縁層を介して重なる位置に設けられたコンタクトホールＣＨにおいて画素電極ＰＥと電気的に接続している。半導体層ＳＣの上層において、ドレイン電極ＤＥはソース電極ＳＥと行方向に所定の間隔を置いて配置している。

上記以外の構成は図５に示す液晶表示装置と同様の構成である。図６に示す例においても、導電層の配置がずれた場合に全ての画素スイッチＳＷに生じる容量Ｃｇｄが同じ分だけ増減するため、フリッカや焼き付きが発生することを回避して、製造歩留まりを改善すると共に表示品位の良好な液晶表示装置を提供することができる。

即ち、上述の第１実施形態の液晶表示装置と同様に、液晶表示装置に要する費用の上昇及び開口率の低下を抑制できると共に、製造歩留まりを改善して表示品位の良好な液晶表示装置を提供することができる。

（第３の実施形態）
図７は、第３の実施形態に係わる液晶表示装置の表示画素の一構成例を概略的に示す図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、画素電極の構成にある。即ち本実施形態はＩＰＳ画素の例であり、画素電極ＰＥと共通電極ＰＣが櫛歯状電極となっている。

表示画素ＰＸ１においては、ソース線ＳＬ１に接続される画素スイッチＳＷが上側に形成され、表示画素ＰＸ２においては、ソース線ＳＬ２に接続される画素スイッチＳＷが下側に形成されている。そして、表示画素ＰＸ１では、櫛歯状の画素電極ＰＥは上側で画素スイッチＳＷのドレイン電極ＤＥにコンタクトされ、表示画素ＰＸ２では、櫛歯状の画素電極ＰＥは下で画素スイッチＳＷのドレイン電極ＤＥにコンタクトされている。

このように本実施形態においても、隣接する２つの画素において、一方は上側に画素スイッチＳＷが配置され、他方は下側に画素スイッチＳＷが配置されている。そして、補助容量線ＣＳＬは、画素の端部に沿って蛇行し、表示画素ＰＸ１の上側の画素スイッチＳＷのドレイン電極ＤＥに重なり、表示画素ＰＸ２の下側の画素スイッチＳＷのドレイン電極ＤＥに重なっている。

このような構成であれば、液晶表示装置に要する費用の上昇及び開口率の低下を抑制できると云う第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。即ち、Ｃｓ形成部を画素電極ＰＥを介してドレインＤＥに接続する必要がなくなるため、ＩＰＳ画素で懸念される画素電極の段切れによる影響を無くすことができ。従って、液晶表示装置の製造歩留まり向上をはかることができる。これは、ＩＰＳ画素を採用した液晶表示装置にとっては極めて有効な効果である。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

画素スイッチとしてのＴＦＴの構成は必ずしも逆スタガ型に限るものではなく、スタガ型、その他の形式であっても良い。また、半導体層はアモルファスＳｉに限るものではなく、多結晶Ｓｉを用いることもでき、更に他の半導体材料を用いることも可能である。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＰＸ…表示画素、ＤＹＰ…表示部、ＰＥ…画素電極、ＧＬ…ゲート配線、ＳＬ，ＳＬＡ，ＳＬＢ…ソース配線、ＳＬＸ…接続部、ＧＤＬ，ＧＤＲ…ゲートドライバ、ＳＤ…ソースドライバ、Ｘ…行方向、Ｙ…列方向、ＳＷ…画素スイッチ、ＧＥ…ゲート電極、ＳＥ…ソース電極、ＤＥ…ドレイン電極、ＳＣ…半導体層、ＣＨ…コンタクトホール、ＣＳＬ…補助容量線、ＣＥ…共通電極、ＬＱ…液晶層、ＳＬＡ…ソース配線、ＳＢ１…アレイ基板、ＳＢ２…対向基板。

Claims (7)

1. 行方向及び列方向に配列された複数の画素電極と、１つの行の前記画素電極に対し、列方向の一方側に行方向に沿って配置された第１ゲート配線と、列方向の他方側に行方向に沿って配置された第２ゲート配線と、前記画素電極間に列方向に沿って配置された複数のソース配線と、前記画素電極のうちで行方向に隣接する２つの画素電極の一方と前記ソース配線との間に設けられ、前記第１ゲート配線から供給されるゲート信号によりオン・オフする第１の画素スイッチと、前記２つの画素電極の他方と前記ソース配線との間に接続され、前記第２ゲート配線から供給されるゲート信号によりオン・オフする第２の画素スイッチと、前記第１及び第２の画素スイッチの前記画素電極側の各電極に絶縁膜を介して対向すると共に、前記画素電極に対応する画素の端部に沿って蛇行し行方向に延びた補助容量線と、を備えたアレイ基板と、
   前記複数の画素電極と対向した対向電極を備えた対向基板と、
   前記アレイ基板と前記対向基板との間に保持された液晶層と、
   を具備したことを特徴とする液晶表示装置。
2. 前記ソース配線は、前記画素電極の２列おきに配置されている、請求項１記載の液晶表示装置。
3. 前記ソース配線は、前記２つの画素電極の一方に対し行方向の両側に配置されると共に、共通の映像信号が供給される第１ソース配線及び第２ソース配線を備え、
   前記第１の画素スイッチは前記第１ソース配線と前記画素電極との接続を切り換え、前記第２の画素スイッチは前記第２ソース配線と前記画素電極との接続を切り換える、請求項１記載の液晶表示装置。
4. 前記ソース配線は、前記２つの画素電極間において前記第１ソース配線と前記第２ソース配線とを電気的に接続した接続部を更に備える、請求項３記載の液晶表示装置。
5. 前記第１及び第２の画素スイッチは、行方向において前記画素電極の一方側に配置されると共に、半導体層と、前記第１ゲート配線及び前記第２ゲート配線から列方向に沿って延びて前記半導体層の下層に配置されたゲート電極と、前記半導体層の上層に配置されて前記ソース線に接続されたソース電極と、前記半導体層の上層に配置されて前記画素電極に接続されたドレイン電極と、を備え、
   前記ドレイン電極は、行方向に沿って前記画素電極の下層と前記半導体層の上層との間に延びている、請求項３又は請求項４記載の液晶表示装置。
6. 前記画素電極は櫛歯状に配置され、該櫛歯状の画素電極とかみ合うように櫛歯状の共通電極が配置されている、請求項１又は２に記載の液晶表示装置。
7. 前記第１及び第２の画素スイッチは、前記２つの画素電極に対し、列方向の一方側と他方側に交互に配置されている、請求項１乃至６の何れかに記載の液晶表示装置。

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