KR20070045824A - 박막 트랜지스터, 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터는 기판, 기판 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 게이트 전극과 중첩하는 반도체, 반도체와 일부분이 중첩하는 소스 전극, 그리고 반도체와 일부분이 중첩하는 드레인 전극을 포함하고, 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함한다.
누설전류, 다결정, 비정질

Description

박막 트랜지스터, 표시판 및 그 제조 방법{THIN FILM TRANSISTOR, PANEL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 예인 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 화소 부분을 도시한 배치도이다.
도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다.
도 5는 본 발명의 한 실시예에 따른 액정 표시 장치의 게이트 구동부용 박막 트랜지스터를 개략적으로 도시한 배치도이다.
도 6은 도 5에 도시한 박막 트랜지스터를 VI-VI 선을 따라 잘라 도시한 단면도이다.
도 7 및 도 9는 본 발명의 한 실시예에 따른 표시판의 제조 방법 중 중간 단계에서의 배치도이다.
도 8은 도 7의 VIII-VIII선을 따라 잘라 도시한 단면도이다.
도 10은 도 9의 X-X선을 따라 잘라 도시한 단면도이고,
도 11 및 도 13은 도 7 및 도 9의 다음 단계에서의 배치도이다.
도 12는 도 11의 XII-XII선을 따라 잘라 도시한 단면도이다.
도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이다.
도 15 및 도 17은 도 11 및 도 13의 다음 단계에서의 배치도이다.
도 16은 도 15의 XV-XV선을 따라 잘라 도시한 단면도이다.
도 18은 도 17의 XVIII-XVIII선을 따라 잘라 도시한 단면도이다.
도 19 및 도 21은 도 15 및 도 17의 다음 단계에서의 배치도이다.
도 20은 도 19의 XX-XX선을 따라 잘라 도시한 단면도이다.
도 22는 도 21의 XXII-XII선을 따라 잘라 도시한 단면도이다.
도 23은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 24 및 도 25는 각각 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선 및 XXV-XXV 선을 따라 잘라 도시한 단면도이다.
도 26은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이다.
도 27 및 도 28은 각각 도 26의 XXVII-XXVII선 및 XXVIII-XVIII선을 따라 잘라 도시한 단면도이다.
도 29는 도 27의 다음 단계의 단면도이다.
도 30은 도 28의 다음 단계에서의 단면도이다.
도 31은 도 29의 다음 단계에서의 단면도이다.
도 32는 도 30의 다음 단계에서의 단면도이다.
도 33은 도 32의 다음 단계에서의 배치도이다.
도 34 및 도 35는 각각 도 34의 XXXIV-XXXIV선 및 도 XXXV-XXXV선을 따라 잘라 도시한 단면도이다.
도 36은 도 33의 다음 단계에서의 배치도이다.
도 37 및 도 38은 각각 도 36의 XXXVII-XXXVII선 및 XXXVIII-XXXVIII선을 따라 잘라 도시한 단면도이다.
도 39는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 40은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이다.
도 41 및 도 42는 각각 도 40의 유기 발광 표시 장치를 XXXXI-XXXXI 선 및 XXXXII-XXXXII 선을 따라 잘라 도시한 단면도이다.
도 43은 본 발명의 다른 한 실시예에 따른 유기발광 표시판의 제조 방법 중 중간 단계에서의 배치도이다.
도 44 및 도 45은 각각 도 44의 XXXXIV-XXXXIV선 및 XXXXV-XXXXV선을 따라 잘라 도시한 단면도이다.
도 46는 도 43의 다음 단계에서의 유기발광 표시판의 배치도이다.
도 47 및 도 48은 각각 도 46의 XXXXVI-XXXXVI선 및 XXXXVII-XXXXVII선을 따라 잘라 도시한 단면도이다.
도 49는 도 46의 다음 단계에서의 유기발광 표시판의 배치도이다.
도 50 및 도 51은 각각 도 49의 L-L선 및 LI-LI선을 따라 잘라 도시한 단면 도이다.
도 52는 도 49의 다음 단계에서의 유기발광 표시판의 배치도이다.
도 53 및 도 54는 각각 도 52의 LII-LII선 및 LIII-LIII선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 트랜지스터, 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 규소는 결정 상태에 따라 비정질 규소(amorphous silicon)와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치의 능동 소자의 반도체에 많이 사용한다.
그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점이 있어 이를 대면적 표시 장치에 적용하기에는 어려움이 있다. 그래서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설전류(leakage current) 등의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)를 적용할 필요성이 높아지고 있다.
다결정 규소는 엑시머 레이저 어닐링(eximer lase anneal), 순차적 측면 고상화(sequential lateral solidification) 등과 같이 레이저를 사용하여 비정질 규소를 결정화하는 방법으로 주로 만들어진다.
그러나 이와 같이 레이저를 사용하는 결정화 방법은 별도의 장비를 추가하여 야 하는 등 공정을 진행하는 데 많은 비용이 소모되어 표시판의 생산비가 상승하며, 표시판 전체에 걸쳐 균일한 결정성을 확보하기 어렵다.
따라서 본 발명이 이루고자 하는 기술적 과제는 다결정 규소와 같이 전기적 특성이 향상된 박막 트랜지스터 표시판을 저렴한 비용으로 제조할 수 있는 방법을 제공하는 것이다.
상기한 과제를 이루기 위한 박막 트랜지스터는 기판, 기판 위에 형성되어 있는 게이트 전극, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 게이트 전극과 중첩하는 반도체, 반도체와 일부분이 중첩하는 소스 전극, 그리고 반도체와 일부분이 중첩하는 드레인 전극을 포함하고, 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함한다.
소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 이루어지는 제1 금속막을 포함할 수 있다.
제1 금속막의 위에 형성되어 있는 제2 금속막, 제1 금속막의 아래에 형성되어 있는 제3 금속막을 더 포함할 수 있다.
제2 및 제3 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
반도체의 다결정 규소로 이루어진 부분은 소스 전극과 드레인 전극 사이에 배치될 수 있다.
소스 전극과 반도체 사이, 드레인 전극과 반도체 사이에 형성되어 있는 저항성 접촉 부재를 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 표시판은 기판, 기판 위에 형성되어 있는 게이트선, 게이트선 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있는 반도체, 반도체와 일부 중첩하는 데이터선, 데이터선과 분리되어 있으며 반도체와 일부 중첩하는 드레인 전극, 반도체를 덮는 보호막, 그리고 보호막 위에 형성되어 있으며 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함한다.
다른 표시판은 절연 기판, 기판 위에 형성되어 있으며 제1 게이트전극을 가지는 게이트선, 게이트 절연막 위에 형성되어 있는 제2 게이트 전극, 게이트선 및 제2 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 제1 게이트 전극과 중첩하는 제1 반도체 및 제2 게이트 전극과 중첩하는 제2 반도체, 제1 반도체와 중첩하는 제1 소스 전극을 가지는 데이터선, 데이터선과 나란하며 제2 반도체와 중첩하는 제2 소스 전극을 가지는 구동 전압선, 반도체와 중첩하며 제1 및 제2 소스 전극과 각각 대향하며 일정거리 떨어져 형성되어 있는 제1 및 제2 드레인 전극, 제1 및 제2 반도체를 덮는 보호막, 보호막 위에 형성되어 있으며 제2 드레인 전극과 연결되어 있는 화소 전극, 화소 전극을 노출하는 개구부를 가지는 격벽, 그리고 개구부에 형성되어 있는 유기 발광층을 포함하고, 제1 및 제2 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함 한다.
소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 이루어지는 제1 금속막을 포함할 수 있다.
제1 금속막의 위에 형성되어 있는 제2 금속막, 제1 금속막의 아래에 형성되어 있는 제3 금속막을 더 포함할 수 있다.
제1 및 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
반도체의 다결정 규소로 이루어진 부분은 소스 전극과 드레인 전극 사이에 배치되어 있을 수 있다.
반도체는 데이터선 및 드레인 전극과 실질적으로 동일한 평면 모양을 가지는 제1 부분과 데이터선 및 드레인 전극으로 덮이지 않으며 소스 전극과 드레인 전극 사이에 위치한 제2 부분을 포함할 수 있다.
드레인 전극과 반도체 사이 및 데이터선과 반도체 사이에 형성되어 있는 저항성 접촉 부재를 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 표시판의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체 및 저항성 접촉 부재 패턴을 형성하는 단계, 저항성 접촉 부재 패턴 및 게이트 절연막 위에 제1 금속막을 형성하는 단계, 제1 금속막 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 제1 금속막 및 저항성 접촉 부재 패턴을 식각하여 드레인 전극, 소스 전극 및 저항성 접촉 부재를 형성하는 단계, 감광막 패턴을 제거하여 반도체의 표면에 잔류 금속막을 형성하는 단계, 기판을 열처리하여 반도체의 소정 영역을 결정화 하는 단계를 포함한다.
반도체의 표면에 잔류 금속막을 형성하는 단계에서 잔류 금속막은 감광막 패턴을 제거하는 식각액에 의해서 제1 금속막으로부터 녹아나온 금속이 적층되어 이루어질 수 있다.
기판을 열처리하여 반도체의 소정 영역을 결정화 하는 단계는, 잔류 금속막을 이용한 금속 유도 결정화를 통해 이루어질 수 있다.
열처리 온도는 130~400℃일 수 있다.
소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 형성할 수 있다.
제1 금속막을 형성하는 단계 전에 제2 금속막을 형성하는 단계, 제1 금속막 위에 제3 금속막을 형성하는 단계를 더 포함할 수 있다.
제1 및 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
첨부한 도면을 참고하여 본 발명의 실시예에 따른 표시판 및 그의 제조 방법에 대해서 설명한다.
먼저 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 예인 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
본 발명의 한 실시예에 따른 표시 장치는 표시판부(display panel unit)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 신호 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
도 1을 참고하면, 표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(display panel line)(G1-Gn, D1-Dm)과 이에 연결되어 있고 대략 행렬의 형태로 배열되어 있으며 표시 영역(display area)(DA)을 이루는 복수의 화소(pixel)(PX)를 포함한다. 도 2를 참고하면, 액정 표시 장치의 표시판부(300)는 하부 및 상부 표 시판(100, 200)과 그 사이의 액정층(3)을 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(gate line)(G1-Gn)과 데이터 신호를 전달하는 데이터선(data line)(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 박막 트랜지스터 등 적어도 하나의 스위칭 소자(도시하지 않음)와 적어도 하나의 축전기(도시하지 않음)를 포함한다.
도 2를 참고하면, 액정 표시 장치의 각 화소(PX)는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 표시 신호선(G1-Gn, D1-Dm)은 하부 표시판(100)에 배치되어 있으며, 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
박막 트랜지스터 따위의 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 각각 게이트선(G1-Gn)에 연결되어 있는 제어 단자, 데이터선(D1-Dm)에 연결되어 있는 입력 단자, 그리고 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있는 출력 단자를 가지고 있는 삼단자 소자이다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270)이 모두 선형 또는 막대형으로 만들어질 수 있다.
유지 축전기(CST)는 액정 축전기(CLC)를 보조하는 축전기로서, 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
색 표시를 구현하기 위해서, 각 화소(PX)가 복수의 원색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 복수의 원색을 번갈아 표시함으로써(시간 분할), 원색의 공간적, 시간적 합으로 원하는 색상을 나타낸다. 원색의 예로는 적색, 녹색 및 청색을 들 수 있다. 도 2는 각 화소(PX)가 상부 표시판(200)에서 화소 전극(191)과 마주보는 대응하는 영역에 원색 중 하나의 색상을 나타내는 색 필터(230)를 구비한 공간 분할의 예를 보여주고 있다. 이와는 달리 색필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.
표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 하나 이상의 편광자(도시하지 않음)가 부착되어 있다.
유기 발광 표시 장치의 각 화소(PX)는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 트랜지스터(도시하지 않음), 이에 연결된 구동 트랜지스터(driving transistor)(도시하지 않음) 및 유지 축전기(도시하지 않음), 그리고 발광 다이오드(light emitting diode)(도시하지 않음)를 포함할 수 있다. 발광 다이오드는 화소 전극(도시하지 않음)과 공통 전극(도시하지 않음) 및 그 사이의 발광 부재(light emitting member)(도시하지 않음)를 포함한다.
도 1을 다시 참고하면, 계조 신호 생성부(800)는 화소(PX)의 투과율과 관련된 복수의 계조 신호를 생성한다. 액정 표시 장치용 계조 신호 생성부(800)의 경우 공통 전압(Vcom)에 대하여 양의 값과 음의 값을 각각 가지는 두 벌의 계조 전압을 생성한다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)과 각각 동일한 두 값을 가지는 게이트 신호를 게이트선(G1-Gn)에 인가한다. 게이트 구동부(400)는 표시판부(300)에 집적되어 있으며 복수의 구동 회로(도시하지 않음)를 포함한다. 게이트 구동부(400)를 이루는 각각의 구동 회로는 하나의 게이트선(G1-Gn)에 연결되어 있으며 복수의 박막 트랜지스터를 포함한다. 그러나 게이트 구동부(400)가 집적 회로(integrated circuit, IC) 칩의 형태로 표시판부(300) 위에 장착되거나 가요성 인쇄 회로(flexible printed circuit, FPC) 필름 위에 장착될 수 있다. 후자의 경우에 가요 성 인쇄 회로 필름이 표시판부(300) 위에 부착된다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 있으며 계조 신호 생성부(800)로부터의 계조 전압을 선택하여 데이터 전압으로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500)는 또한 표시판부(300)에 집적되거나, 하나 이상의 집적 회로 칩의 형태로 표시판부(300) 위에 장착되거나 표시판부(300) 위에 부착된 가요성 인쇄 회로(flexible printed circuit, FPC) 필름 위에 장착될 수 있다.
구동부(400, 500) 또는 이들이 장착되어 있는 가요성 인쇄 회로 필름은 표시판부(300)에서 표시 영역(DA)의 바깥 쪽에 위치한 주변 영역(peripheral area)에 위치한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어하며 인쇄 회로 기판(printed circuit board, PCB) 등에 장착될 수 있다.
그러면, 도 3 내지 도 6를 참고로 하여 도 1 및 도 2에 도시한 액정 표시 장치용 하부 표시판, 즉 박막 트랜지스터 표시판의 한 예에 대하여 상세하게 설명한다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 화소 부분을 도시한 배치도이고, 도 4는 도 3에 도시한 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이다. 또한 도 5는 본 발명의 한 실시예에 따른 액정 표시 장치의 게이트 구동부용 박막 트랜지스터를 개략적으로 도시한 배치도이고, 도 6은 도 5에 도시한 박막 트랜지스터를 VI-VI 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124a)을 포함하는 복수의 게이트선(gate line)(121), 복수의 유지 전극선(storage electrode line)(131) 및 복수의 제어 전극(124b)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있으며 게이트선(121)의 아래로 돌출되어 있는 게이트 전극(124a)을 가진다. 게이트선(121)의 한 쪽 끝 부분은 게이트 구동 회로에 바로 연결되어 있다.
게이트 전극(124b)은 제어 신호를 인가하는 다른 신호선(도시하지 않음)과 연결되어 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133b)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121), 제어 전극(124b) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브 덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121), 제어 전극(124b) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30°내지 약 80°인 것이 바람직하다.
게이트선(121), 제어 전극(124b) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated chlorinated amorphous silicon, a-Si) 및 다결정 규소(poly silicon)로 이루어지며, 복수의 돌출부(projection)(154a)를 포함하는 화소부 선형 반도체(151)와 구동부 섬형 반도체(154b)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있다. 그리고 섬형 반도체(154b)는 제어 전극(124b)과 중첩한다.
반도체(151, 154b) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 163a, 163b, 165a, 165b)가 형성되어 있다. 저항성 접촉 부재(161, 163a, 163b, 165a, 165b)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163a)를 가지고 있으며, 이 돌출부(163a)와 섬형 저항성 접촉 부재(165a)는 쌍을 이루어 반도체(151)의 돌출부(154a) 위에 배치되어 있다. 섬형 반도체(151b) 위에도 섬형 저항성 접촉 부재(163b, 165b)가 마주보게 배치되어 있다.
선형 반도체(151)는 대부분 비정질 규소로 이루어지나 저항성 접촉 부재의 돌출부(163a)와 섬형 저항성 접촉 부재(165a) 사이에 대응하는 영역(A)은 다결정 규소로 이루어진다. 섬형 반도체(151b)도 대부분 비정질 규소로 이루어지나 저항성 접촉 부재(163a, 165b) 사이와 대응하는 영역(B)은 다결정 규소로 이루어진다.
반도체(151, 154b)와 저항성 접촉 부재(161, 163a, 163b, 165a, 165b)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30°내지 80°정도이다.
저항성 접촉 부재(161, 163a, 163b, 165a, 165b) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175a), 복수의 입력 전극(173b) 및 복수의 출력 전극(175b)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선 (121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124a)을 향하여 뻗은 복수의 소스 전극(source electrode)(173a)을 포함한다.
드레인 전극(175a)은 데이터선(171)과 분리되어 있고 게이트 전극(124a)을 중심으로 소스 전극(173a)과 마주 본다. 각 드레인 전극(175a)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 C자형으로 구부러진 소스 전극(173a)으로 일부 둘러싸여 있다.
화소부에서 하나의 게이트 전극(124a), 하나의 소스 전극(173a) 및 하나의 드레인 전극(175a)은 반도체(151)의 돌출부(154a)와 함께 하나의 화소부 박막 트랜지스터(thin film transistor, TFT)를 이루며, 화소부 박막 트랜지스터의 채널(channel)은 소스 전극(173a)과 드레인 전극(175a) 사이의 돌출부(154a)에 형성된다. 구동부에서도 제어 전극(124a), 입력 전극(173b) 및 출력 전극(175b)은 반도체(154b)와 함께 하나의 구동부 박막 트랜지스터를 이루며, 구동부 박막 트랜지스터의 채널은 입력 전극(173b) 및 출력 전극(175b) 사이에 형성된다.
본 발명의 실시예에서는 반도체(151, 154b)의 대부분이 비정질이나 채널이 형성되는 영역(A, B)은 다결정 규소로 이루어지기 때문에 박막 트랜지스터의 구동 속도가 채널을 비정질 규소에 형성할 때보다 빨라진다.
데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)은 하부막(171p, 175ap, 175bp), 중간막(171q, 175aq, 175bq) 및 상부막(171r, 175ar, 175br)을 포함하는 삼중막 구조를 가진다. 하부막(171p, 173bp 175ap, 175bp)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 중간막(171q, 173bq, 175aq, 175bq)은 비저항이 낮은 알루미늄 계열 금속, 금 계열 금속, 니켈 계열 금속 등으로 만들어지며, 상부막(171r, 173br 175ar, 175br)은 ITO나 IZO와의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막을 들 수 있다.
도 4 및 도 6에서 소스 전극(173a)을 포함하는 데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)에 대하여 하부막은 영문자 p를, 중간막은 영문자 q를, 상부막은 영문자 r을 도면 부호에 덧붙여 표기하였다.
데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 163a, 163b, 165a, 165b)는 그 아래의 반도체(151, 154b)와 그 위의 데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 대부분의 곳에서는 선형 반도체(151)의 너비가 데이터선(171)의 너비보다 작다.
데이터선(171), 드레인 전극(175a), 출력 전극(175b) 및 입력 전극(173b) 및 노출된 반도체(154a, 154b) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154a, 154b) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 드레인 전극(175a)을 복수의 접촉 구멍(contact hole)(185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 유지 전극(133b) 고정단 부근의 유지 전극선(131)의 자유단 일부를 드러내는 복수의 접촉 구멍(183, 184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191) 및 복수의 연결 다리(overpass)(84)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 접촉 구멍(183, 184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 도 3 내지 도 6에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 7 내지 도 22을 참조하여 상세하게 설명한다.
도 7 및 도 9는 본 발명의 한 실시예에 따른 표시판의 제조 방법 중 중간 단계에서의 배치도이고, 도 8은 도 7의 VIII-VIII선을 따라 잘라 도시한 단면도이고, 도 10은 도 9의 X-X선을 따라 잘라 도시한 단면도이고, 도 11 및 도 13은 도 7 및 도 9의 다음 단계에서의 배치도이고, 도 12는 도 11의 XII-XII선을 따라 잘라 도시한 단면도이고, 도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이고, 도 15 및 도 17은 도 11 및 도 13의 다음 단계에서의 배치도이고, 도 16은 도 15의 XV-XV 선을 따라 잘라 도시한 단면도이고, 도 18은 도 17의 XVIII-XVIII선을 따라 잘라 도시한 단면도이고, 도 19 및 도 21은 도 15 및 도 17의 다음 단계에서의 배치도이고, 도 20은 도 19의 XX-XX선을 따라 잘라 도시한 단면도이고, 도 22는 도 21의 XXII-XII선을 따라 잘라 도시한 단면도이다.
먼저, 도 7 내지 도 10에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 금속막을 적층한 후 패터닝하여 게이트 전극(124a)을 포함하는 복수의 게이트선(121), 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131) 및 제어 전극(124b)을 형성한다.
그리고 게이트선(121), 제어 전극(124b) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층 및 불순물이 도핑된 비정질 규소(n+ a-Si)층을 플라스마 화학 기상 증착(PECVD)으로 형성한다.
다음, 도 11 내지 도 14에 도시한 바와 같이, 불순물이 도핑된 비정질 규소 및 진성 비정질 규소를 사진 식각하여, 게이트 절연막(140), 복수의 돌출부(154a)를 포함하는 선형 진성 반도체(151), 섬형 진성 반도체(154b) 및 복수의 불순물 반도체 패턴(164)을 형성한다.
이후 불순물 반도체 패턴(164) 위에 몰리브덴 계열의 금속으로 만들어진 하부 몰리브덴층(170p), 알루미늄 계열의 금속으로 만들어진 알루미늄층(170q) 및 몰리브덴 계열의 금속으로 만들어진 상부 몰리브덴층(170r)을 포함하는 데이터 금속층(170)을 스퍼터링 방법으로 차례로 적층한다.
그 다음, 도 15 내지 도 18에 도시한 바와 같이, 금속층(170) 위에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하부 몰리브덴층(170p), 알루미늄층(170q) 및 상부 몰리브덴층(170r)을 한번에 습식 식각하여, 소스 전극(173a)을 포함하는 데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)을 형성한다.
그리고 소스 전극(173a), 드레인 전극(175a), 입력 전극(173b) 및 드레인 전극(175b)으로 덮이지 않고 노출된 불순물 반도체(164)을 제거하여 복수의 돌출부(163a)를 포함하는 복수의 선형 저항성 접촉층(161), 복수의 섬형 저항성 접촉층(163b, 165a, 165b)을 완성하는 한편, 그 아래의 진성 반도체(154a, 154b) 부분을 노출시킨다.
이후 감광막 패턴을 제거한다. 감광막 패턴은 부틸 디글리콜(butyl diglycol)(또는 디에틸렌 글리콜 모노부틸 에테르(diethylene glycol monobutyl ether)), 디에틸렌 글리콜 모노에틸 에테르(diethylene glycol monoethyl ether), 디메틸 설폭시드(dimethyl sulfoxide), 엔-메틸필로리돈(N-methylpyrrolidone), 모노이소프로파놀아민(monoisopropanolamine)을 포함하는 제거액으로 제거하는 것이 바람직하다.
이중에서 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민이 알루미늄을 녹이기 때문에 중간층으로 형성한 알루미늄층으로부터 알루미늄이 녹아 나와 반도체(154a, 154b)의 표면에 부착된다. 반도체(154a, 154b)의 표면에 부착된 알루미늄층의 두께는 1nm이상인 것이 바람직하다.
이후 130~400℃ 정도의 온도로 열처리 하여 반도체(154a, 154b)를 결정화 한다. 이때 반도체(154a, 154b)는 금속 유도 결정화 방법으로 결정화가 진행된다. 즉, 열처리시에 반도체(154a, 154b)의 표면에 존재하는 알루미늄이 결정화의 핵이 되어 반도체(154a, 154b)의 표면으로부터 바닥으로 결정화가 진행된다.
다음, 도 19 내지 도 22에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 물질을 증착하여 보호막(180)을 형성한다.
그리고 사진 공정으로 보호막(180)에 복수의 접촉 구멍(183, 184, 185)을 형성한다.
다음, 도 3 내지 도 6에 도시한 바와 같이, 보호막(180) 위에 ITO 따위의 투명 도전층을 스퍼터링으로 적층한 후 패터닝하여, 화소 전극(191) 및 연결 다리(84)를 형성한다.
본 발명의 한 실시예에서는 데이터선(171, 175a, 175b)을 형성하는 배선으로부터 녹아 나온 금속이 반도체(154a, 154b)의 표면에 부착되어 열처리에 의한 하부 반도체(154a, 154b)의 결정화시 결정화 유발의 핵으로 작용한다. 따라서 레이저 결정화 등을 하지 않으면서도 다결정 규소를 형성할 수 있어 용이하게 구동 속도가 향상된 박막 트랜지스터를 형성할 수 있다. 또한, 채널부위만 다결정 규소로 이루어지기 때문에 소스 및 드레인을 포함한 박막 트랜지스터의 반도체 전체가 다결정 규소로 이루어질 때에 비해서 누설 전류가 발생하지 않는다. 따라서 누설 전류를 감소시키기 위한 저농도 도핑 영역 등을 추가로 형성할 필요가 없다. 따라서 박막 트랜지스터 표시판의 생산 공정이 간소화된다.
이하에서는, 도 23 내지 도 33을 참고로 하여 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 23은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 24 및 도 25는 각각 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선 및 XXV-XXV 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(121) 및 복수의 유지 전극선(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133b)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30°내지 약 80°인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소 또는 산화규소 따위로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 및 다결정 규소로 이루어지 는 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(154)를 포함한다. 반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재 (161, 165)가 형성되어 있다.
저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
선형 반도체(151)는 대부분 비정질 규소로 이루어지나 저항성 접촉 부재의 돌출부(163)와 섬형 저항성 접촉 부재(165) 사이에 대응하는 영역(A)은 다결정 규소로 이루어진다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30°내지 80°정도이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(171)과 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극 (173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 C자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 하부막(171p, 175p), 중간막(171q, 175q) 및 상부막(171r, 175r)을 포함하는 삼중막 구조를 가진다. 하부막(171p, 175p)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 만들어지고, 중간막(171q, 175q)은 비저항이 낮은 알루미늄 계열 금속, 금 계열 금속, 니켈 계열 금속 등으로 만들어지며, 상부막(171r, 175r)은 ITO나 IZO와의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구 조의 예로는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막을 들 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)는 데이터선(171), 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 모양이다. 그러나 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133b) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(183), 유지 전극(133b)의 자유단을 드러내는 복수의 접촉 구멍(184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(191), 복수의 연결 다리(overpass)(84) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극 (도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 액정 축전기는 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(175)이 유지 전극선(131)과 중첩하여 이루는 유지 축전기 는 액정 축전기의 전압 유지 능력을 강화한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선 (121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
연결 다리(84)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 접촉 구멍(184)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(84)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 도 26 내지 도 38을 참조하여 설명한다.
도 26은 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 배치도이고, 도 27 및 도 28은 각각 도 26의 XXVII-XXVII선 및 XXVIII-XVIII선을 따라 잘라 도시한 단면도이고, 도 29는 도 27의 다음 단계의 단면도이고, 도 30은 도 28의 다음 단계에서의 단면도이고, 도 31은 도 29의 다음 단계에서의 단면도이고, 도 32는 도 30의 다음 단계에서의 단면도이고, 도 33은 도 32의 다음 단계에서의 배치도이고, 도 34 및 도 35는 각각 도 34의 XXXIV-XXXIV선 및 도 XXXV-XXXV선을 따라 잘라 도시한 단면도이고, 도 36은 도 33의 다음 단계에서의 배치도이고, 도 37 및 도 38은 각각 도 36의 XXXVII-XXXVII선 및 XXXVIII-XXXVIII선을 따라 잘라 도시한 단면도이다.
먼저, 도 26 내지 도 28에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위 로 만들어진 절연 기판(110) 위에 금속막을 형성한다. 그런 다음 습식 또는 건식 식각하여 게이트 전극(124) 및 끝부분(129)을 포함하는 복수의 게이트선(121), 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131)를 형성한다.
그리고 게이트선(121) 및 유지 전극선(131) 위에 질화규소 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소층(150) 및 불순물이 도핑된 비정질 규소층(160)을 형성한다.
연속적으로, 불순물이 도핑된 비정질 규소층(160) 위에 스퍼터링 방법으로 몰리브덴으로 이루어지는 하부막(170p), 알루미늄으로 이루어지는 중간막(170q), 몰리브덴으로 이루어지는 상부막(170r)을 포함하는 데이터 금속층(170)을 형성한다.
도 29 및 도 30에 도시한 바와 같이, 데이터 금속층(170) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다.
여기서, 설명의 편의상, 배선이 형성될 부분의 데이터 금속층(170), 불순물이 도핑된 비정질 규소층(160), 진성 비정질 규소층(150)을 배선 부분(A)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 감광막 패턴(52)은 채널 부분(B)에 위치한 제2 감광막 패턴(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 감광막 패턴(52)의 두께와 제2 감광막 패 턴(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 감광막 패턴(54)의 두께를 제1 감광막 패턴(52)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이어서, 도 31 및 도 32에 도시한 바와 같이, 제1 감광막 패턴(52)을 이용하여 나머지 부분(C)에 노출되어 있는 데이터 금속층(170)을 습식 식각(wet etching)하여 데이터 금속 패턴(174)을 형성한다.
그 다음, 데이터 금속 패턴(174)을 마스크로 하여 나머지 부분(C)에 남아있는 불순물이 도핑된 비정질 규소층(160) 및 진성 비정질 규소층(150)을 건식 식각(dry etching)한다.
이어서, 에치백(etch back) 공정을 이용하여 채널 부분(B)에 존재하는 제2 감광막 패턴(54)을 제거한다. 이 때, 제1 감광막 패턴(52)의 두께도 어느 정도 얇아진다.
그 다음, 도 33 내지 도 35에 도시한 바와 같이, 제1 감광막 패턴(52)을 마스크로 습식 식각하여 데이터 금속 패턴(174)을 소스 전극(173)과 드레인 전극(175)으로 분리하고, 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역에 불순물이 도핑된 비정질 규소 패턴(164)을 노출시킨다.
이후 채널 영역에 위치한 불순물이 도핑된 비정질 규소 패턴(164)을 건식 식각하여 저항성 접촉 부재(163, 165)로 분리한다.
그리고 제1 감광막 패턴(52)을 제거한다. 제1 감광막 패턴(52)은 부틸 디글리콜(또는 디에틸렌 글리콜 모노부틸 에테르), 디에틸렌 글리콜 모노에틸 에테르, 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민을 포함하는 제거액으로 제거하는 것이 바람직하다.
이중에서 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민이 알루미늄을 녹이기 때문에 중간층으로 형성한 알루미늄층으로부터 알루미늄이 녹아 나와 반도체의 표면에 부착된다. 반도체(154)의 표면에 부착된 알루미늄층은 1nm이상인 것이 바람직하다.
이후 130~400℃ 정도의 온도로 열처리 하여 반도체(154a)를 결정화 한다. 이때 금속 유도 결정화 방법으로 결정화가 진행된다.
다음, 도 36 내지 도 38에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체의 돌출부(154)를 덮도록 보호막(180)을 형성한 다.
이어서, 보호막(180)을 사진 공정으로 식각하여 복수의 접촉 구멍(181, 182, 183, 184, 185)을 형성한다.
마지막으로, 도 23 내지 도 25에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 따위의 투명한 도전 물질을 스퍼터링으로 증착한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(84)를 형성한다.
다음은 본 발명의 한 실시예에 따른 유기 발광 표시 장치에 대하여 도 34를 참고로 상세하게 설명한다.
먼저 본 발명의 한 실시예에 따른 유기 발광 표시 장치에 대하여 도 39을 참고로 상세하게 설명한다.
도 39는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 등가 회로도이다.
도 39를 참고하면, 본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다.
신호선은 게이트 신호를 전달하는 복수의 게이트선(121), 데이터 신호를 전달하는 복수의 데이터선(171) 및 구동 전압을 전달하는 복수의 구동 전압선(driving voltage line)(172)을 포함한다. 게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171)과 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transistor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)(LD)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)에 인가되는 주사 신호에 응답하여 데이터선(171)에 인가되는 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)의 출력 단자에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(LD)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프된 뒤에도 이를 유지한다.
유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n-채널 전계 효과 트랜지스터(field effect transistor, FET)이다. 그러나 스위칭 트랜지스터(Qs)와 구동 트랜지스터(Qd) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. 또한, 트랜지스터(Qs, Qd), 축전기(Cst) 및 유기 발광 다이오드(LD)의 연결 관계가 바뀔 수 있다.
그러면 도 39에 도시한 유기 발광 표시 장치의 상세 구조에 대하여 도 40 내지 도 42를 참고하여 상세하게 설명한다.
도 40은 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 배치도이고, 도 41 및 도 42는 각각 도 40의 유기 발광 표시 장치를 XXXXI-XXXXI 선 및 XXXXII-XXXXII 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 제어 전극(control electrode)(124a)을 포함하는 복수의 게이트선(121) 및 복수의 제2 제어 전극(124b)을 포함하는 복수의 게이트 도전체(gate conductor)가 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함하며, 제1 제어 전극(124a)은 게이트선(121)으로부터 위로 뻗 어 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.
제2 제어 전극(124b)은 게이트선(121)과 분리되어 있으며, 아래 방향으로 뻗다가 오른 쪽으로 잠시 방향을 바꾸었다가 위로 길게 뻗은 유지 전극(127)을 포함한다.
게이트 도전체(121, 124b)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트 도전체(121, 124b)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 도전체(121, 124b)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
게이트 도전체(121, 124b) 위에는 질화규소 또는 산화규소 따위로 만들어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 및 다결정 규소 등으로 만들어진 복수의 제1 및 제2 섬형 반도체(154a, 154b)가 형성되어 있다. 제1 및 제2 반도체(154a, 154b)는 각각 제1 및 제2 제어 전극(124a, 124b) 위에 위치한다. 제1 및 제2 반도체(154a, 154b) 위에는 각각 복수 쌍의 제1 저항성 접촉 부재(163a, 165a)와 복수 쌍의 제2 저항성 접촉 부재(163b, 165b)가 형성되어 있다. 저항성 접촉 부재(163a, 163b, 165a, 165b)는 섬 모양이며, 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드로 만들어질 수 있다. 제1 저항성 접촉 부재(163a, 165a)는 쌍을 이루어 제1 반도체(154a) 위에 배치되어 있고, 제2 저항성 접촉 부재(163b, 165b) 또한 쌍을 이루어 제2 반도체(154b) 위에 배치되어 있다.
반도체(154a, 154b)는 대부분 비정질 규소로 이루어지나 저항성 접촉 부재(163a, 163b)와 저항성 접촉 부재(165a, 165b)사이의 두 영역(A, B)과 대응하는 반도체는 다결정 규소로 이루어진다.
저항성 접촉 부재(163a, 163b, 165a, 165b) 및 게이트 절연막(140) 위에는 복수의 데이터선(171)과 복수의 구동 전압선(172)과 복수의 제1 및 제2 출력 전극(output electrode)(175a, 175b)을 포함하는 복수의 데이터 도전체(data conductor)가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제1 제어 전극(124a)을 향하여 뻗은 복수의 제1 입력 전극(input electrode)(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 데이터 구동 회로와 직접 연결될 수 있다.
구동 전압선(172)은 구동 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 구동 전압선(172)은 제2 제어 전극(124b)을 향하여 뻗은 복수의 제2 입력 전극(173b)을 포함한다. 구동 전압선(172)은 유지 전극(127)과 중첩하며, 서로 연결될 수 있다.
제1 및 제2 출력 전극(175a, 175b)은 서로 분리되어 있고 데이터선(171) 및 구동 전압선(172)과도 분리되어 있다. 제1 입력 전극(173a)과 제1 출력 전극(175a)은 제1 제어 전극(124a)을 중심으로 서로 마주하고, 제2 입력 전극(173b)과 제2 출력 전극(175b)은 제2 제어 전극(124b)을 중심으로 서로 마주한다.
데이터 도전체(171, 172, 175a, 175b)는 하부막(171p, 172p, 175ap, 175bp), 중간막(171q, 172q, 175aq, 175bq) 및 상부막(171r, 172r, 175ar, 175br)을 포함하는 삼중막 구조를 가진다. 하부막(171p, 172p, 175ap, 175bp)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 중간막(171q, 172q, 175aq, 175bq)은 비저항이 낮은 알루미늄 계 열 금속, 금 계열 금속, 니켈 계열 금속 등으로 만들어지며, 상부막(171r, 172r, 175ar, 175br)은 ITO나 IZO와의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막을 들 수 있다.
도 41 및 도 42에서 소스 전극(173a)을 포함하는 데이터선(171), 구동 전압선(172), 제1및 제2 입력 전극(173a, 173b), 제1 및 제2 출력 전극(175a, 175b)에 대하여 하부막은 영문자 p를, 중간막은 영문자 q를, 상부막은 영문자 r을 도면 부호에 덧붙여 표기하였다.
게이트 도전체(121, 124b)와 마찬가지로 데이터 도전체(171, 172, 175a, 175b) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(163a, 163b, 165a, 165b)는 그 아래의 반도체(154a, 154b)와 그 위의 데이터 도전체(171, 172, 175a, 175b) 사이에만 존재하며 접촉 저항을 낮추어 준다. 반도체(154a, 154b)에는 입력 전극(173a, 173b)과 출력 전극(175a, 175b) 사이를 비롯하여 데이터 도전체(171, 172, 175a, 175b)로 가리지 않고 노출된 부분이 있다.
데이터 도전체(171, 172, 175a, 175b) 및 노출된 반도체(154a, 154b) 부분 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예 로는 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154a, 154b) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 제1 및 제2 출력 전극(175b)을 각각 드러내는 복수의 접촉 구멍(182, 185a, 185b)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)과 제2 입력 전극(124b)을 각각 드러내는 복수의 접촉 구멍(181, 184)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(191), 복수의 연결 부재(85) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185b)을 통하여 제2 출력 전극(175b)과 물리적·전기적으로 연결되어 있으며, 연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 제2 제어 전극(124b) 및 제1 출력 전극(175a)과 연결되어 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
보호막(180) 위에는 격벽(partition)(361)이 형성되어 있다. 격벽(361)은 화소 전극(191) 가장자리 주변을 둑(bank)처럼 둘러싸서 개구부(opening)(365)를 정의하며 유기 절연물 또는 무기 절연물로 만들어진다. 격벽(361)은 또한 검정색 안료를 포함하는 감광제로 만들어질 수 있는데, 이 경우 격벽(361)은 차광 부재의 역할을 하며 그 형성 공정이 간단하다.
격벽(361)이 정의하는 화소 전극(191) 위의 개구부(365) 내에는 유기 발광 부재(organic light emitting member)(370)가 형성되어 있다. 유기 발광 부재(370)는 적색, 녹색, 청색의 삼원색 등 기본색 중 어느 하나의 빛을 고유하게 내는 유기 물질로 만들어진다. 유기 발광 표시 장치는 유기 발광 부재(370)들이 내는 기본색 색광의 공간적인 합으로 원하는 영상을 표시한다.
유기 발광 부재(370)는 빛을 내는 발광층(emitting layer)(도시하지 않음) 외에 발광층의 발광 효율을 향상하기 위한 부대층(auxiliary layer)(도시하지 않음)을 포함하는 다층 구조를 가질 수 있다. 부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(electron transport layer)(도시하지 않음) 및 정공 수송층(hole transport layer)(도시하지 않음)과 전자와 정공의 주입을 강화하기 위한 전자 주입층(electron injecting layer)(도시하지 않음) 및 정공 주입층(hole injecting layer)(도시하지 않음) 등이 있다.
유기 발광 부재(370) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 공통 전압(Vss)을 인가 받으며, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄, 은 등을 포함하는 반사성 금속 또는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어진다.
이러한 유기 발광 표시 장치에서, 게이트선(121)에 연결되어 있는 제1 제어 전극(124a), 데이터선(171)에 연결되어 있는 제1 입력 전극(173a) 및 제1 출력 전극(175a)은 제1 반도체(154a)와 함께 스위칭 박막 트랜지스터(switching TFT)(Qs)를 이루며, 스위칭 박막 트랜지스터(Qs)의 채널(channel)은 제1 입력 전극(173a)과 제1 출력 전극(175a) 사이의 제1 반도체(154a)에 형성된다. 제1 출력 전극(175a)에 연결되어 있는 제2 제어 전극(124b), 구동 전압선(172)에 연결되어 있는 제2 입력 전극(173b) 및 화소 전극(191)에 연결되어 있는 제2 출력 전극(175b)은 제2 반도체(154b)와 함께 구동 박막 트랜지스터(driving TFT)(Qd)를 이루며, 구동 박막 트랜지스터(Qd)의 채널은 제2 입력 전극(173b)과 제2 출력 전극(175b) 사이의 제2 반도체(154b)에 형성된다. 화소 전극(191), 유기 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 애노드(anode), 공통 전극(270)이 캐소드(cathode)가 되거나 반대로 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 된다. 서로 중첩하는 유지 전극(127)과 구동 전압선(172)은 유지 축전기(storage capacitor)(Cst)를 이룬다.
이러한 유기 발광 표시 장치는 기판(110)의 위쪽 또는 아래쪽으로 빛을 내보내어 영상을 표시한다. 불투명한 화소 전극(191)과 투명한 공통 전극(270)은 기판(110)의 위쪽 방향으로 영상을 표시하는 전면 발광(top emission) 방식의 유기 발광 표시 장치에 적용하며, 투명한 화소 전극(191)과 불투명한 공통 전극(270)은 기판(110)의 아래 방향으로 영상을 표시하는 배면 발광(bottom emission) 방식의 유기 발광 표시 장치에 적용한다.
그러면, 본 발명의 다른 한 실시예에 따른 유기발광 표시판의 제조 방법을 도 43 내지 도 54를 참조하여 설명한다.
도 43은 본 발명의 다른 한 실시예에 따른 유기발광 표시판의 제조 방법 중 중간 단계에서의 배치도이고, 도 44 및 도 45은 각각 도 44의 XXXXIV-XXXXIV선 및 XXXXV-XXXXV선을 따라 잘라 도시한 단면도이고, 도 46는 도 43의 다음 단계에서의 유기발광 표시판의 배치도이고, 도 47 및 도 48은 각각 도 46의 XXXXVI-XXXXVI선 및 XXXXVII-XXXXVII선을 따라 잘라 도시한 단면도이고, 도 49는 도 46의 다음 단계에서의 유기발광 표시판의 배치도이고, 도 50 및 도 51은 각각 도 49의 L-L선 및 LI-LI선을 따라 잘라 도시한 단면도이고, 도 52는 도 49의 다음 단계에서의 유기발광 표시판의 배치도이고, 도 53 및 도 54는 각각 도 52의 LII-LII선 및 LIII-LIII선을 따라 잘라 도시한 단면도이다.
먼저, 도 43 내지 도 45에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 이루어진 절연 기판(110) 위에 금속막을 적층한 후 패터닝하여 제1 제어 전극(124a)을 포함하는 복수의 게이트선(121) 및 복수의 제2 제어 전극(124b)을 포함하는 복수의 도전체를 형성한다.
그리고 게이트선(121) 및 제어 전극(124b) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140)을 형성한다.
다음, 도 46 내지 도 48에 도시한 바와 같이, 게이트 절연막(140) 위에 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층 및 불순물이 도핑된 비정질 규소(n+ a-Si)층을 플라스마 화학 기상 증착(PECVD)으로 형성한다. 불순물이 도핑된 비정질 규소을 패터닝하여 섬형 반도체(154a, 154b) 및 불순물 반도체 패턴(164)을 형성한다.
이후 불순물 반도체 패턴(164) 위에 몰리브덴 계열의 금속으로 만들어진 하부 몰리브덴층(170p), 알루미늄 계열의 금속으로 만들어진 알루미늄층(170q) 및 몰리브덴 계열의 금속으로 만들어진 상부 몰리브덴층(170r)을 포함하는 데이터 금속층(170)을 스퍼터링 방법으로 차례로 적층한다.
그 다음, 도 49 내지 도 51에 도시한 바와 같이, 금속층(170) 위에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하부 몰리브덴층(170p), 알루미늄층(170q) 및 상부 몰리브덴층(170r)을 한번에 습식 식각하여, 제1 입력 전극(173a)을 포함하는 데이터선(171), 제2 입력 전극(173b)을 포함하는 구동 전압선(172), 제1 및 제2 출력 전극(175a, 175b)을 형성한다.
그리고 제1 및 제2 입력 전극(173a, 173b)과 제1 및 제2 출력 전극(175a, 175b)으로 덮이지 않고 노출된 불순물 반도체(164)를 제거하여 복수의 저항성 접촉 부재(163, 163b, 165a, 165b)를 형성하는 한편, 그 아래의 진성 반도체(154a, 154b) 부분을 노출시킨다.
이후 감광막 패턴을 제거한다. 감광막 패턴은 부틸 디글리콜(또는 디에틸렌 글리콜 모노부틸 에테르), 디에틸렌 글리콜 모노에틸 에테르, 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민을 포함하는 제거액으로 제거하는 것이 바람직하다.
이중에서 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민이 알루미늄을 녹이기 때문에 중간층으로 형성한 알루미늄층으로부터 알루미늄이 녹아 나와 반도체(154a, 154b)의 표면에 부착된다. 반도체(154a, 154b)의 표면에 부착된 알루미늄층의 두께는 1nm이상인 것이 바람직하다.
이후 130~400℃ 정도의 온도로 열처리 하여 반도체(154a, 154b)를 결정화 한다. 이때 반도체(154a, 154b)는 금속 유도 결정화 방법으로 결정화가 진행된다. 즉, 열처리 시에 반도체(154a, 154b)의 표면에 존재하는 알루미늄이 결정화의 핵이 되어 반도체(154a, 154b)의 표면으로부터 바닥으로 결정화가 진행된다.
다음, 도 52 내지 도 54에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 물질을 증착하여 보호막(180)을 형성한다. 그리고 사진 공정으로 보호막(180)에 복수의 접촉 구멍(181, 182, 184, 185a, 185b)을 형성한다.
이후 보호막(180) 위에 ITO 따위의 투명 도전층을 스퍼터링으로 적층한 후 패터닝하여, 화소 전극(191) 및 접촉 보조 부재(81, 82)를 형성한다.
다음 도 40 내지 도 42에 도시한 바와 같이, 무기 절연 물질 또는 유기 절연 물질로 이루어지며 화소 전극(191)을 노출하는 개구부(365)를 가지는 격벽(361)을 형성한다.
그리고 격벽(361)의 개구부(365)에 유기 발광층(370)을 형성한다. 이후 유기 발광층(370) 위에 공통 전극(270)을 형성한다.
상기와 같이, 채널 부분을 다결정으로 형성하면 비정질 규소로 형성할 때보 다 전기 이동도가 빨라서 고속동작이 가능한 표시판을 제공할 수 있다.
그리고 접촉이 이루어지는 부분에 불순물이 존재하지 않기 때문에 누설 전류가 발생하지 않아 소자의 신뢰성이 향상된다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (22)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 게이트 전극과 중첩하는 반도체,
    상기 반도체와 일부분이 중첩하는 소스 전극, 그리고
    상기 반도체와 일부분이 중첩하는 드레인 전극을 포함하고,
    상기 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 이루어지는 제1 금속막을 포함하는 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 금속막의 위에 형성되어 있는 제2 금속막,
    상기 제1 금속막의 아래에 형성되어 있는 제3 금속막을 더 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 제2 및 제3 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 이루어지는 박막 트랜지스터.
  5. 제1항에서,
    상기 반도체의 다결정 규소로 이루어진 부분은 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 있는 박막 트랜지스터.
  6. 제1항에서,
    상기 소스 전극과 상기 반도체 사이, 상기 드레인 전극과 상기 반도체 사이에 형성되어 있는 저항성 접촉 부재를 더 포함하는 박막 트랜지스터.
  7. 기판,
    상기 기판 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 반도체와 일부 중첩하는 데이터선,
    상기 데이터선과 분리되어 있으며 상기 반도체와 일부 중첩하는 드레인 전극,
    상기 반도체를 덮는 보호막, 그리고
    상기 보호막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고,
    상기 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함하는 표시판.
  8. 절연 기판,
    상기 기판 위에 형성되어 있으며 제1 게이트전극을 가지는 게이트선,
    상기 게이트 절연막 위에 형성되어 있는 제2 게이트 전극,
    상기 게이트선 및 제2 게이트 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 상기 제1 게이트 전극과 중첩하는 제1 반도체 및 상기 제2 게이트 전극과 중첩하는 제2 반도체,
    상기 제1 반도체와 중첩하는 제1 소스 전극을 가지는 데이터선,
    상기 데이터선과 나란하며 상기 제2 반도체와 중첩하는 제2 소스 전극을 가지는 구동 전압선,
    상기 반도체와 중첩하며 상기 제1 및 제2 소스 전극과 각각 대향하며 일정거리 떨어져 형성되어 있는 제1 및 제2 드레인 전극,
    상기 제1 및 제2 반도체를 덮는 보호막,
    상기 보호막 위에 형성되어 있으며 상기 제2 드레인 전극과 연결되어 있는 화소 전극,
    상기 화소 전극을 노출하는 개구부를 가지는 격벽, 그리고
    상기 개구부에 형성되어 있는 유기 발광층을 포함하고,
    상기 제1 및 제2 반도체는 비정질 규소로 이루어진 부분과 다결정 규소로 이루어진 부분을 포함하는 표시판.
  9. 제7항 또는 제8항에서,
    상기 소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 이루어지는 제1 금속막을 포함하는 표시판.
  10. 제9항에서,
    상기 제1 금속막의 위에 형성되어 있는 제2 금속막,
    상기 제1 금속막의 아래에 형성되어 있는 제3 금속막을 더 포함하는 표시판.
  11. 제10항에서,
    상기 제1 및 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 이루어지는 표시판.
  12. 제7항 또는 제8항에서,
    상기 반도체의 다결정 규소로 이루어진 부분은 상기 소스 전극과 상기 드레인 전극 사이에 배치되어 있는 표시판.
  13. 제7항 또는 제8항에서,
    상기 반도체는 상기 데이터선 및 상기 드레인 전극과 실질적으로 동일한 평면 모양을 가지는 제1 부분과 상기 데이터선 및 상기 드레인 전극으로 덮이지 않으며 상기 소스 전극과 상기 드레인 전극 사이에 위치한 제2 부분
    을 포함하는 표시판.
  14. 제7항 또는 제8항에서,
    상기 드레인 전극과 상기 반도체 사이 및 상기 데이터선과 상기 반도체 사이에 형성되어 있는 저항성 접촉 부재를 더 포함하는 표시판.
  15. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체 및 저항성 접촉 부재 패턴을 형성하는 단계,
    상기 저항성 접촉 부재 패턴 및 상기 게이트 절연막 위에 제1 금속막을 형성하는 단계,
    상기 제1 금속막 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 제1 금속막 및 상기 저항성 접촉 부재 패턴을 식각하여 드레인 전극, 소스 전극 및 저항성 접촉 부재를 형성하는 단계,
    상기 감광막 패턴을 제거하여 상기 반도체의 표면에 잔류 금속막을 형성하는 단계,
    상기 기판을 열처리하여 상기 반도체의 소정 영역을 결정화 하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  16. 제15항에서,
    상기 반도체의 표면에 잔류 금속막을 형성하는 단계에서 상기 잔류 금속막은
    상기 감광막 패턴을 제거하는 식각액에 의해서 상기 제1 금속막으로부터 녹아나온 금속이 적층되어 이루어지는 박막 트랜지스터의 제조 방법.
  17. 제15항에서,
    상기 기판을 열처리하여 상기 반도체의 소정 영역을 결정화 하는 단계는,
    상기 잔류 금속막을 이용한 금속 유도 결정화를 통해 이루어지는 박막 트랜지스터의 제조 방법.
  18. 제15항에서,
    상기 열처리 온도는 130~400℃인 박막 트랜지스터의 제조 방법.
  19. 제15항에서,
    상기 소스 전극 및 드레인 전극은 알루미늄 계열 금속, 니켈 계열 금속 또는 금 계열 금속 중 어느 하나로 형성하는 박막 트랜지스터의 제조 방법.
  20. 제19항에서,
    상기 제1 금속막을 형성하는 단계 전에 제2 금속막을 형성하는 단계,
    상기 제1 금속막 위에 제3 금속막을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  21. 제20항에서,
    상기 제1 및 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 중 어느 하나 또는 이들의 합금으로 형성하는 박막 트랜지스터의 제조 방법.
  22. 제15항에서,
    상기 반도체의 표면에 잔류 금속막을 형성하는 단계에서 상기 감광막 패턴은 부틸 디글리콜(또는 디에틸렌 글리콜 모노부틸 에테르), 디에틸렌 글리콜 모노에틸 에테르, 디메틸 설폭시드, 엔-메틸필로리돈, 모노이소프로파놀아민을 포함하는 제거액으로 제거하는 박막 트랜지스터의 제조 방법.
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