KR20070014335A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 이 제조 방법은 기판 위에 투명 도전체층을 형성하는 단계, 상기 투명 도전체층 위에 도전체층을 형성하는 단계, 상기 도전체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 도전체층을 식각하는 단계, 상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 화소 전극을 형성하는 단계, 상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하고 상기 제1 식각액을 사용하여 노출된 상기 도전체층을 제거하여 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계를 포함한다.
박막트랜지스터표시판, 슬릿, 마스크, 언더컷, 감광막, 프로파일

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
도 7, 도 11 및 도 13은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 처음 공정을 나타낸 도면이다.
도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이다.
도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다.
도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도이다.
도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이다.
도 12a 및 도 12b는 각각 도 11에 도시한 박막 트랜지스터 표시판을 XIIa-XIIa 선 및 XIIb-XIIb 선을 따라 잘라 도시한 단면도이다.
도 14a 및 도 14b는 각각 도 13에 도시한 박막 트랜지스터 표시판을 XIVa-XIVa 선 및 XIVb-XIVb 선을 따라 잘라 도시한 단면도이다.
도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting display) 등 능동형(active matrix) 표시 장치는 대략 행렬의 형태로 배열되어 있으며 전계 생성 전극(field generating electrode) 및 스위칭 소자(switching element)를 포함하는 복수의 화소(pixel)를 포함한다. 스위칭 소자로는 게이트(gate), 소스(source) 및 드레인(drain)의 삼단자 소자가 있는 박막 트랜지스터(thin film transistors, TFT) 등을 들 수 있으며, 각 화소의 박막 트랜지스터는 게이트에 인가되는 게이트 신호에 응답하여 소스에 인가되는 데이터 신호를 전계 생성 전극에 전달한다.
이러한 표시 장치는 또한 박막 트랜지스터에 신호를 전달하는 복수의 신호 선을 포함하며, 신호선에는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 있다.
이러한 액정 표시 장치와 유기 발광 표시 장치는 박막 트랜지스터, 전계 생성 전극 및 신호선이 구비되어 있는 표시판을 포함하며 이를 박막 트랜지스터 표시판이라 한다.
박막 트랜지스터 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 전계 생성 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있다.
이와 같이 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번의 사진 공정과 그에 수반되는 식각 공정을 통하여 완성된다. 사진 공정은 비용이 많이 들 뿐 아니라 소요 시간이 상당히 길기 때문에 될 수 있으면 그 수효를 줄이는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 박막 트랜지스터 표시판의 불량률을 줄이는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 투명 도전체층을 형성하는 단계, 상기 투명 도전체층 위에 도전체층을 형성하는 단계, 상기 도전체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 도전체층을 식각하는 단계, 상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 화소 전극을 형성하는 단계, 상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하고 상기 제1 식각액을 사용하여 노출된 상기 도전체층을 제거하여 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계를 포함한다.
상기 투명 도전체층은 비정질 ITO로 이루어지는 것이 좋다.
상기 도전체층은 몰리브덴(합금)을 포함하는 제1 층, 알루미늄(합금)을 포함하는 제2 층 및 몰리브덴(합금)을 포함하는 제3 층으로 이루어질 수 있다.
상기 제1 식각액은 통합 식각액인 것이 좋다.
상기 제2 식각액은 화소 통합 식각액인 것이 좋다.
상기 제1 감광막은 차광 영역, 반투과 영역 및 투광 영역을 가지는 광마스크를 사용하여 형성하는 것이 바람직하다.
상기 제2 감광막을 형성하는 단계는 애싱 공정을 포함하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속 하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
그러면 도 1 내지 도 2b를 참고로 하여 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도의 한 예이다.
그러면 도 1 내지 도 2b를 참고로 하여 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa- IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 화소 전극(pixel electrode)(191) 및 투명 도전체(95)가 형성되어 있다.
이들은 식각 공정시 프로파일(profile)이 양호한 비정질 ITO(a-ITO) 등의 투명한 도전 물질로 만들어지는 것이 바람직하지만, ITO, IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)과 투명 도전체(95)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 30° 내지 약 80°정도인 것이 바람직하다.
기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
게이트선(121)은 하부막, 중간막 및 상부막을 포함하는 삼중막 구조를 가진다. 하부막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 중간막은 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어지며, 상부막은 비정질 ITO등과의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막을 들 수 있다.
게이트선(121)은 내화성 금속 하부막(도시하지 않음)과 저저항 상부막(도시하지 않음)을 포함하는 이중막 구조나 앞서 언급한 여러 물질들로 만들어진 단일막 구조를 가질 수 있다. 이중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
도 2a 및 도 2b에서 게이트 전극(124) 및 게이트선의 끝 부분(129)에 대하여 하부막은 영문자 p를, 중간막은 영문자 q를, 상부막은 영문자 r을 도면 부호에 덧붙여 표기하였다.
게이트선(121)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
투명 도전체(95)는 게이트선(121) 하부에만 존재한다.
대략 화소 전극(191)이 형성된 부분과 게이트선(121)의 끝 부분(129)을 제외한 게이트선(121) 및 노출된 기판(110) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어지고 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)에는 대략 화소 전극(191)을 드러내는 개구부(186)가 형성되어 있으며, 개구부(186)는 화소 전극(191)의 가장자리와 중첩되어 있다.
다른 실시예로서, 게이트 절연막(140)은 게이트선(121)을 따라 가로 방향으로 뻗어 대략 게이트선(121)만을 덮도록 형성되거나 게이트선(121)의 끝 부분 위에도 형성될 수 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154)가 형성되어 있다. 반도체(154)는 게이트 전극(124) 위에 위치한다.
반도체(154) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165)는 쌍을 이루어 반도체(154) 위에 배치되어 있다.
반도체(154)와 저항성 접촉 부재(163, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80° 정도이다.
저항성 접촉 부재(163, 165), 게이트 절연막(140) 및 화소 전극(191) 일부분 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위 하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다. 각 드레인 전극(175)은 막대 형태로 이루어져 있다. 드레인 전극(175)의 한 부분은 화소 전극(191)과 중첩하며, 반대쪽 부분은 C자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들 어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
화소 전극(191)은 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 둘 수도 있다.
반도체(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(181, 182)과 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역을 드러내는 복수의 개구부(187)가 형성되어 있다. 보호막(180)은 그 하부의 게이트 절연막(140)을 완전히 덮고 있다.
다른 실시예로서, 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분(179)에 형성되어 있는 보호막(180) 하부에 게이트 절연막(140)이 형성되어 있을 경우, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분과 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍이 형성되어 있다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 15b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 7, 도 11 및 도 13은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 처음 공정을 나타낸 도면이고, 도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이고, 도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이고, 도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다. 또한 도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도이다. 도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이다. 도 12a 및 도 12b는 각각 도 11에 도시한 박막 트랜지스터 표시판을 XIIa-XIIa 선 및 XIIb-XIIb 선을 따라 잘라 도시한 단면도이다. 도 14a 및 도 14b는 각각 도 13에 도시한 박막 트랜지스터 표시판을 XIVa-XIVa 선 및 XIVb-XIVb 선을 따라 잘라 도시한 단면도이고, 도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 비정질 ITO막을 스퍼터링 따위로 적층하여 투명 도전막(190)을 형성한다. 이어 금속 따위의 하부 몰리브덴층(120p), 알루미늄층(120q) 및 상부 몰리브덴층(120r)을 포함하는 도전체층(120)을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 적층한 다음, 그 위에 감광막(40)을 1 μm 내지 2 μm의 두께로 도포한다. 기판(110) 위에 광마스크(50)를 정렬한 다음 광마스크(50)를 통하여 노광한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)을 포함하며, 투광 영역(TA), 차광 영역(BA) 및 반투과 영역(SA)으로 구분된다. 차광층(52)은 투광 영역(TA)에 위치한 개구부와 반투과 영역(SA)에 위치한 슬릿을 가진다. 개구부와 슬릿은 그 너비가 소정 값보다 큰지 여부에 따라 결정되는데, 개구부는 그 너비가 소정 값보다 큰 경우이고 슬릿은 그 너비가 소정 값보다 작은 경우이다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면 현상된 감광막(40)의 두께는 위치에 따라 다르고, 적절한 공정 조건을 주면 감광막(40)의 두께 차 때문에 합 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 게이트 전극(124)을 구비한 복수의 게이트선(121) 및 화소 전극(191)과 투명 도전체(95)를 형성한다.
복수의 게이트선(121) 및 화소 전극(191)과 투명 도전체(95)를 형성과정을 좀더 자세히 설명한다.
도 3a 및 도 3b에 도시한 바와 같이, 반투과 영역(SA)은 화소 전극(191)과 마주보고, 차광 영역(BA)은 게이트선(121)과 마주보며, 그 외의 부분은 투광 영역(TA)과 마주본다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면, 도 4a 및 도 4b에 도시한 바와 같이 두께가 두꺼운 제1 부분(42)과 두께가 제1 부분(42)에 비하여 얇은 제2 부분(44)이 남는다. 도 3a 및 도 3b에서 빗금친 부분은 현상 후 없어지는 부분을 의미한다.
도 5a 및 도 5b에 도시한 것처럼, 남은 감광막 부분(42, 44)을 식각 마스크 로 하여 노출된 도전체층(120)을 한번에 식각한다. 이때, 사용되는 식각액은 인산, 질산, 초산 및 첨가제를 적정 비율로 포함한 식각액을 이용하며, 바람직하게 인산 60-75%, 질산 2-8%, 초산5-15% 및 첨가제 0.5-3%를 포함하는 통합 식각액을 사용할 수 있다.
통합 식각액은 식각시 프로파일이 양호하고 아래에 형성된 투명 도전체층(190)에 영향을 미치지 않아, 원치 않은 투명 도전체층(190)의 식각에 의한 패턴 불량이 방지된다.
남은 감광막 부분(42, 44)을 다시 식각 마스크로 하여 노출된 투명 도전체층(190)을 식각하여 화소 전극(191) 및 투명 도전체(95)를 형성한다. 이때, 도전체층(20)의 하부에는 투명 도전체층(90)의 일부가 안쪽으로 파고 들어가는 언더컷이 생길 수 있다.
이때 사용되는 식각액은 투명 도전체층(190)이 식각될 때 프로파일이 좋은 황산 및 질산을 적정 비율로 포함한 식각액을 이용하며, 바람직하게 황산 2-15% 질산 0.02-10%를 포함하는 화소 통합 식각액을 사용할 수 있다.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 애싱(ashing) 공정 등을 실시하여 감광막(40)의 제2 부분(44)을 제거하는 한편, 제1 부분(42)의 두께를 줄여 감광막 부분(47)을 형성한다. 이로 인해, 감광막(40)의 제2 부분(44) 아래에 위치한 도전체층(20)의 상부막(20r)이 드러난다.
도 7 내지 도 8b에 도시한 것처럼, 이 감광막 부분(47)을 식각 마스크로 하여 노출된 도전체층(20)을 한번에 식각하여 게이트 전극(124)을 포함하는 게이트선 (121)을 형성한다. 이때, 사용되는 식각액은 인산, 질산, 초산 및 첨가제를 적정 비율로 포함한 식각액을 이용하며, 바람직하게 통합 식각액을 사용할 수 있다. 이때, 측면에 노출된 도전체층(20)도 함께 식각되는 측면 식각(side etching)이 실시되므로, 도전체층(20)의 하부에 발생한 언더컷은 없어진다.
이처럼, 도전체층(120)의 재료로 사용되는 비정질ITO은 공정 진행 중에 발생하는 열에 의해 폴리 ITO(poly-ITO)로 변하게 되는데, 이 폴리 ITO는 전용 식각액을 이용하기 전에는 거의 식각되지 않는다. 따라서 통합 식각액을 이용하여 노출된 도전체층(20)을 식각할 경우, 그 하부나 측면에 노출에 투명 도전체층(90)은 식각되지 않으므로 원하는 부분만 식각할 수 있다.
도 9a 및 도 9b에 도시한 바와 같이, 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150), 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 플라스마 화학 기상 증착법(PECVD) 등으로 연속하여 적층한 다음, 그 위에 감광막(60)을 1 μm 내지 2 μm의 두께로 도포한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.
다음, 광마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 9a 및 9b에서 감광막(60)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)에 위치한 제1 부분과 영역(B)에 위치한 제2 부분은 각각 도면 부호 62와 64로 나타내었고 영역(C)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분 이 0의 두께를 가지고 있어 아래의 불순물이 도핑된 비정질 규소층(160)이 드러나 있기 때문이다. 제1 부분(62)과 제2 부분(64)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(64)의 두께를 제1 부분(62)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 약 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투광 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자(lattice) 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투광 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
도 10a 및 도 10b에 도시한 것처럼, 남은 감광막 부분(62, 64)을 식각 마스크로 비정질 규소층(160, 150)을 차례로 식각한 후, 애싱(ashing) 공정 등을 실시하여 감광막(60)의 제2 부분(64)을 제거하는 한편, 제1 부분(62)의 두께를 줄여 감광막 부분(67)을 형성한다.
이어, 도 11 내지 도 12b에 도시한 것처럼, 이 감광막 부분(67)을 식각 마스크로 하여 노출된 비정질 규소층(160, 150)과 노출된 게이트 절연막(140)을 차례 로 식각하여 복수의 섬형 불순물 반도체층(63), 복수의 섬형 반도체(154) 및 복수의 개구부(186)를 구비한 게이트 절연막(140)을 형성한다.
이어 도 13 내지 도 14b에 도시한 바와 같이, 금속 따위의 도전체층(도시하지 않음)을 스퍼터링 등의 방법으로 소정의 두께로 증착하고 식각하여 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다. 이어, 소스 전극 (173) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체층(63)을 제거하여 섬형 저항성 접촉 부재(163, 165)를 형성한다.
다음, 도 15a 및 도 15b 에 도시한 것처럼, 보호막(180)을 적층한 다음, 보호막(180)을 식각하여 게이트선의 끝 부분(129)과 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(181, 182)과 대략 게이트선(121)과 데이터선(171)으로 에워싸인 영역을 드러내는 복수의 개구부(187)를 형성한다(도 1 내지 도 2b 참조).
본 발명의 다른 실시예로서, 게이트선(121)의 끝 부분(129)과 데이터선(171)의 끝 부분에 보호막(180) 아래에 게이트 절연막(140)이 형성되어 있는 경우, 보호막(180) 및 게이트 절연막(140)에는 게이트선의 끝 부분(129)과 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(181, 182)이 형성되어 있다.
이상에서 설명한 바와 같이 본 발명에 따르면, 화소 전극(191)을 게이트선과 함께 형성하므로, 화소 전극을 형성하기 위한 별도의 사진 공정을 생략하므로 전체 공정을 간소화한다. 따라서 박막 트랜지스터의 제조 시간과 비용을 절감할 수 있다.
이때, 프로파일이 양호한 서로 다른 식각액을 이용하여 게이트선(121)과 화소 전극(191)을 형성하므로, 게이트선(121)과 화소 전극(191)의 프로파일이 양호하다. 따라서 프로 파일이 불량하여 발생하는 박막 트랜지스터 표시판의 불량률이 줄어든다. 더욱이, 두 번째로 도전체층(120)을 식각하여 게이트선(121)을 형성할 때, 이전의 식각 공정시에 발생된 언더컷도 없어지므로 게이트선(121)과 화소 전극(191)의 프로파일이 더욱 양호해진다.
본 발명은 액정 표시 장치와 유기 발광 표시 장치를 비롯한 여러 표시 장치에 적용할 수 있다. 유기 발광 표시 장치는 게이트선과 데이터선에 연결된 박막 트랜지스터와 화소 전극에 연결된 박막 트랜지스터 등 적어도 두 개의 박막 트랜지스터를 포함하며, 화소 전극과 공통 전극 사이에 유기 발광 부재가 구비되어 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 기판 위에 투명 도전체층을 형성하는 단계,
    상기 투명 도전체층 위에 도전체층을 형성하는 단계,
    상기 도전체층 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 도전체층을 식각하는 단계,
    상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 화소 전극을 형성하는 단계,
    상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계,
    상기 제2 감광막을 마스크로 하고 상기 제1 식각액을 사용하여 노출된 상기 도전체층을 제거하여 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 투명 도전체층은 비정질 ITO(a-ITO)로 이루어진 박막 트랜지스터 표시 판의 제조 방법.
  3. 제1항에서,
    상기 도전체층은 몰리브덴(합금)을 포함하는 제1 층, 알루미늄(합금)을 포함하는 제2 층 및 몰리브덴(합금)을 포함하는 제3 층으로 이루어진 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 식각액은 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 제2 식각액은 화소 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 제1 감광막은 차광 영역, 반투과 영역 및 투광 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 제2 감광막을 형성하는 단계는 애싱 공정을 포함하는 박막 트랜지스터 표시판의 제조 방법.
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