KR20070014336A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 기판 위에 투명한 유지 축전기용 도전체를 형성하는 단계, 상기 유지 축전기용 도전체의 적어도 일부분 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계, 그리고 상기 게이트 절연막 및 상기 드레인 전극 위에 화소 전극을 형성하는 단계를 포함한다. 이로 인해, 빛이 통과하는 투명한 유지 축전기용 도전체와 투명한 화소 전극에 의해 유지 축전기가 형성되므로, 유지 축전기의 형성으로 인해 감소한 개구율이 늘어난다.
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Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
도 7 및 도 10은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 처음 공정을 나타낸 도면이다.
도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이다.
도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다.
도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도이다.
도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도이다.
도 12a 및 도 12b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도로서, 도 11a 및 도 11b 다음 단계에서의 도면이다.
도 13a 및 도 13b는 각각 도 12a 및 도 12b 다음 단계에서의 도면이다.
도 14a 및 도 14b는 각각 도 13a 및 도 13b 다음 단계에서의 도면이다.
도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이다.
도 16a 및 도 16b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting display) 등 능동형(active matrix) 표시 장치는 대략 행렬의 형태로 배열되어 있으며 전계 생성 전극(field generating electrode) 및 스위칭 소자(switching element)를 포함하는 복수의 화소(pixel)를 포함한다. 스위칭 소자로는 게이트(gate), 소스(source) 및 드레인(drain)의 삼단자 소자가 있는 박막 트랜지스터(thin film transistors, TFT) 등을 들 수 있으며, 각 화소의 박막 트랜지스터는 게이트에 인가되는 게이트 신호에 응답하여 소스에 인가되는 데이터 신호를 전계 생성 전극에 전달한다.
이러한 표시 장치는 또한 박막 트랜지스터에 신호를 전달하는 복수의 신호선을 포함하며, 신호선에는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 있다.
이러한 액정 표시 장치와 유기 발광 표시 장치는 박막 트랜지스터, 전계 생성 전극 및 신호선이 구비되어 있는 표시판을 포함하며 이를 박막 트랜지스터 표시판이라 한다.
박막 트랜지스터 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 전계 생성 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있다.
이와 같이 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번의 사진 공정과 그에 수반되는 식각 공정을 통하여 완성된다. 사진 공정은 비용이 많이 들 뿐 아니라 소요 시간이 상당히 길기 때문에 될 수 있으면 그 수효를 줄이는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 화소의 개구율을 높이는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 제1 투명 도전체층을 형성하는 단계, 상기 제1 투명 도전체층 위에 도전체층을 형성하는 단계, 상기 도전체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하여 상기 도전체층을 식각하는 단계, 상기 제1 감광막을 마스크로 하여 상기 제1 투명 도전체층을 식각하여 유지 축전기용 도전체를 형성하는 단계, 상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하고 노출된 상기 도전체층을 제거하여 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계, 상기 보호막 위에 제3 감광막을 형성하는 단계, 상기 제3 감광막을 마스크로 하여 상기 게이트 절연막 및 상기 보호막을 식각함으로써 상기 게이트선의 끝 부분과 상기 데이터선의 끝 부분을 드러내는 단계, 상기 제3 감광막을 변화시켜 제4 감광막을 형성하고 상기 보호막 부분을 제거하여, 상기 드레인 전극의 일부와 상기 게이트 절연막의 일부를 드러내는 단계, 상기 제2 투명 도전체층을 적층하는 단계, 그리고 상기 제4 감광막을 제거하여 상기 드러난 드레인 전극 위에 화소 전극을 형성하고 상기 드러난 게이트선의 끝 부분과 상기 드러난 데이터선의 끝 부분 위에 제1 및 제2 접촉 보조 부재를 형성하는 단계를 포함한다.
상기 제1 및 제2 투명 도전체층은 ITO, IZO, 비정질 ITO(a-ITO) 및 폴리 ITO(poly ITO) 중 하나로 이루어지는 것이 바람직하다.
상기 제1 및 제3 감광막은 차광 영역, 반투과 영역 및 투광 영역을 가지는 광마스크를 사용하여 형성할 수 있다.
상기 제2 및 제4 감광막을 형성하는 단계는 애싱 공정을 포함하는 것이 좋다.
상기 제2 투명 도전체층은 상기 제4 감광막 위에 위치한 제1 부분과 나머지 제2 부분을 포함하며, 상기 제1 부분은 상기 제4 감광막 패턴을 제거할 때 리프트-오프 방식으로 제거될 수 있다.
상기 드레인 전극의 일부와 상기 게이트 절연막의 일부를 드러내는 부분은 상기 게이트선 및 상기 데이터선으로 둘러싸인 영역에 해당하는 것이 바람직하다.
본 발명의 다른 특징에 따른 박막 트랜지스터 표시판은, 기판 위에 형성되어 있는 투명한 유지 축전기용 도전체, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 그리고 상기 데이터선 및 상기 드레인 전극의 제1 부분 위에 형성되어 있는 보호막, 상기 게이트 절연막 및 상기 드레인 전극의 제2 부분 위에 형성되어 있는 화소 전극을 포함하고, 상기 유지 축전기용 도전체의 적어도 일부와 상기 화소 전극은 중첩되어 있다.
상기 유지 축전기용 도전체 및 화소 전극은 ITO, IZO, 비정질 ITO(a-ITO) 및 폴리 ITO(poly ITO) 중 하나로 이루어지는 것이 좋다.
상기 게이트선은 투명한 제1 도전체층과 제2 도전체층으로 이루어져 있고, 상기 제1 도전체층은 상기 유지 축전기용 도전체와 같은 층에 형성되는 것이 바람직하다.
상기 화소 전극은 상기 보호막과 동일한 경계선을 가질 수 있다.
상기 보호막은 상기 데이터선의 일부를 노출시키는 제1 접촉 구멍을 가지며, 상기 보호막과 상기 게이트 절연막은 상기 게이트선의 일부를 노출시키는 제2 접촉 구멍을 가질 수 있다.
상기 박막 트랜지스터 표시판은 상기 제1 및 제2 접촉 구멍에 각각 형성되어 있으며 상기 제1 및 제2 접촉 구멍과 동일한 경계선을 가지는 제1 및 제2 접촉 보조 부재를 더 포함할 수 있다.
이때, 상기 제1 및 제2 접촉 보조 부재는 상기 화소 전극과 동일한 층에 형성되어 있는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함 한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
그러면 도 1 내지 도 2b를 참고로 하여 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도의 한 예이다.
그러면 도 1 내지 도 2b를 참고로 하여 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 유지 축전기용 도전체(133) 및 투명 도전체(31)가 형성되어 있다.
유지 축전기용 도전체(133)는 소정의 전압을 인가 받으며 대략 직사각형으로 이루어져 있으나, 유지 축전기용 도전체(133)의 모양 및 배치는 여러 가지로 변형될 수 있다.
유지 축전기용 도전체(133)는 폴리 ITO(poly-ITO), ITO, IZO 또는 비정질 ITO(a-ITO)와 같은 투명 도전체로 이루어질 수 있다. 그러나 유지 축전기용 도전체(131)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
유지 축전기용 도전체(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
절연 기판(110) 및 일부 유지 축전기용 도전체(133)와 투명 도전체(31) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위쪽으로 연장된 후 오른쪽으로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금 속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)[ 및 유지 전극선(131)]은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80°인 것이 바람직하다.
유지 축전기용 도전체(131)는 중첩된 게이트선(121)을 통해 게이트 신호의 전압을 인가 받고, 투명 도전체(31)는 게이트선(121) 하부에만 존재한다.
게이트선(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n 형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(154)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80° 정도이다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분(177)과 막대형인 다른 쪽 끝 부분을 가지고 있으며, 막대형 끝 부분은 C자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다. 면적이 넓은 끝 부분 (177)의 중간 부분에서 막대형인 다른 부분이 돌출되어 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선8(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)는 데이터선(171), 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 모양이다. 그러나 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175) 으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182)이 형성되어 있으며, 대략 게이트선(121) 및 데이터선(171)으로 둘러싸인 영역의 일부를 드러내는 복수의 개구부(187)가 형성되어 있다. 개구부(187)는 드레인 전극(175)의 넓은 끝 부분(177)을 드러내고 있다. 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180)의 개구부(187)에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있고, 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 각각 형성되어 있다. 따라서 보호막(180)은 화소 전극(191) 및 접촉 보조 부재(81, 82)와 실질적으로 동일한 경계선을 가진다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 노출된 드레인 전극(175)의 넓은 끝 부분(177)과 직접 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 축전기용 도전체(133)와 중첩하며, 이들(191, 133)이 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 한다. 이와 같이, 빛이 통과되는 투명 도전체인 유지 축전기용 도전체(133)와 화소 전극(191)으로 유지 축전기가 형성되므로, 불투명한 도전체를 이용하여 유지 축전기를 형성할 때보다 개구율이 증가한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
앞서 설명한 바와 같이 게이트선(121)이 다른 층 또는 외부 장치와 연결되 는 경우 게이트선(121)의 끝 부분을 드러내는 접촉 구멍(도시하지 않음) 및 그 안의 접촉 보조 부재(도시하지 않음)가 형성될 수 있다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 15b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 처음 공정을 나타낸 도면이고, 도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이고, 도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이며, 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다. 도 7 및 도 10은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도이고, 도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 도면이다. 도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도이고, 도 12a 및 도 12b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도로서, 도 11a 및 도 11b 다음 단계에서의 도면이고, 도 13a 및 도 13b는 각각 도 12a 및 도 12b 다음 단계에서의 도면이며, 도 14a 및 도 14b는 각각 도 13a 및 도 13b 다음 단계에서의 도면이고, 도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이며, 도 16a 및 도 16b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 폴리 ITO로 만들어진 투명 도전체층(130)과 금속 따위의 도전체층(120)을 스퍼터링 따위의 방법으로 연속 적층한 다음, 그 위에 감광막(40)을 도포하고 그 위에 광마스크(50)를 정렬한 후 사진 식각하여 유지 축전기용 도전체(133) 및 투명 도전체(31)와 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다. 이때, 도전체층(120)은 1,000 Å 내지 3,000 Å의 두께로 적층한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)을 포함하며, 투광 영역(TA1), 차광 영역(BA1) 및 반투과 영역(SA1)으로 구분된다. 차광층(52)은 투광 영역(TA)에 위치한 개구부와 반투과 영역(SA1)에 위치한 슬릿을 가진다. 개구부와 슬릿은 그 너비가 소정 값보다 큰지 여부에 따라 결정되는데, 개구부는 그 너비가 소정 값보다 큰 경우이고 슬릿은 그 너비가 소정 값보다 작은 경우이다. 차광 영역(BA1)은 게이트선(121)과 마주보고 있고, 반투과 영역(SA1)은 유지 축전기용 도전체(133) 중에서 차광 영역(BA1)을 제외한 나머지 부분과 마주보며, 그 외의 부분은 투광 영역(TA1)과 마주본다.
이러한 광마스크(50)를 이용하여 유지 축전기용 도전체(133) 및 투명 도전체(31)와 게이트선(121)을 형성하는 과정을 상세히 설명한다.
광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면, 도 4a 및 도 4b에 도시한 바와 같이 두께가 두꺼운 제1 부분(42)과 두께가 제1 부분(42)에 비하여 얇은 제2 부분(44)이 남는다. 도 3a 및 도 3b에서 빗금친 부분은 현상 후 없어지는 부분을 의미한다.
도 5a 및 도 5b에 도시한 것처럼, 남은 감광막 부분(42, 44)을 식각 마스크로 하여 노출된 도전체층(120)을 식각한다.
남은 감광막 부분(42, 44)을 다시 식각 마스크로 하여 노출된 투명 도전체층(130)을 식각하여 유지 축전기용 도전체(133)와 및 투명 도전체(31)를 형성한다. 이때 사용되는 식각액은 도전체층(120)을 식각할 때 사용되는 식각액과 상이하다.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 애싱(ashing) 공정 등을 실시하여 감광막(40)의 제2 부분(44)을 제거하는 한편, 제1 부분(42)의 두께를 줄여 감광막 부분(47)을 형성한다. 이로 인해, 감광막(40)의 제2 부분(44) 아래에 위치한 도전체층(20)이 드러난다.
도 7 내지 도 8b에 도시한 것처럼, 이 감광막 부분(47)을 식각 마스크로 하여 노출된 도전체층(20)을 식각하여 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다. 이때, 사용되는 식각액은 식각되는 도전체층(20)의 아래에 형성된 유지 축전기용 도전체(133)나 투명 도전체(31)에 영향을 미치지 않으므로, 하부에 위치한 유지 축전기용 도전체(133)나 투명 도전체(31)는 식각되지 않는다.
다음, 도 9a 및 도 9b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.
이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(40)을 1 μm 내지 2 μm의 두께로 도포한다.
광마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 9a 및 도 9b에서 감광막(600)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 62와 64로 나타내었고 영역(C)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(62)과 제2 부분(64)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(64)의 두께를 제1 부분(62)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 약 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투광 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자(lattice) 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하 는 것이다. 즉, 투광 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(62, 64)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 10 내지 도 11b에 도시한 바와 같은 소스 전극(173) 및 끝 부분(179)을 포함하는 복수의 데이터선(171) 및 넓은 끝 부분(177)을 포함하는 복수의 드레인 전극(175)을 형성하고 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하며, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(64) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막의 제2 부분(64) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(62) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막의 제2 부분(64)을 제거할 때 감광막의 제1 부분(62)의 두께가 줄겠지만, 감광막의 제2 부분(44)의 두께가 감광막의 제1 부분(62)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(62)이 제거되지는 않는다.
적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(64)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(64) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(62)을 동시에 제거할 수 있다. 예를 들면, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 식각율로 감광막과 진성 비정질 규소층(150)[또는 불순물 비정질 규소층(160)]을 식각할 수 있 다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing) 등을 통하여 제거한다.
첫 번째 예의 단계(3) 또는 두 번째 예의 단계(4)에서, 진성 비정질 규소층(150)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 비정질 규소층(150)을 깎아낼 수 있다.
이어 도 12a 및 도 12b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(70)을 도포한다. 기판(110) 위에 광마스크(80)를 정렬한 다음 광마스크(80)를 통하여 노광한다.
광마스크(80)는 투명한 기판(81)과 그 위의 불투명한 차광층(82)을 포함하며, 투광 영역(TA2), 차광 영역(BA2) 및 반투과 영역(SA2)으로 구분된다. 도 3a 및 도 3b를 참조하여 이미 설명한 것처럼, 차광층(82)은 투광 영역(TA2)에 위치한 개구부와 반투과 영역(SA2)에 위치한 슬릿을 가진다. 개구부와 슬릿은 그 너비가 소정 값보다 큰지 여부에 따라 결정되는데, 개구부는 그 너비가 소정 값보다 큰 경우이고 슬릿은 그 너비가 소정 값보다 작은 경우이다.
투광 영역(TA2)은 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 마주보고, 반투과 영역(SA2)은 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역과 마주보며, 그 외의 부분은 차광 영역(BA2)과 마주본다.
이러한 광마스크(80)을 통하여 감광막(70)에 빛을 조사한 후 현상하면, 도 13a 및 도 13b에 도시한 바와 같이, 두께가 두꺼운 제1 부분(72)과 두께가 제1 부분(72)에 비하여 얇은 제2 부분(74)이 남는다. 도 12a 및 도 12b에서 감광막(70)의 빗금친 부분은 투광 영역(TA2) 및 반투과 영역(SA2)과 마주보고 있어 빛에 노출되는 부분이고 감광막(70)의 나머지 부분은 차광 영역(BA2)과 마주하여 빛에 노출되지 않는 부분을 나타낸다.
이어 도 14a 및 도 14b를 참고하면, 남은 감광막 부분(72, 74)를 식각 식각 마스크로 보호막(180)을 식각하여 데이터선(171)의 끝 부분(179)을 드러내는 복수의 접촉 구멍(182)을 형성한 다음, 연속해서 드러난 게이트 절연막(140) 부분을 식각하여 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 형성한다.
다음, 도 15a 및 도 15b에 도시한 것처럼, 애싱(ashing) 공정 등을 실시하여 감광막(70)의 제2 부분(74)을 제거하는 한편, 제1 부분(72)의 두께를 줄여 감광막 부분(77)을 형성한다. 이때 애싱 공정으로 인해, 제2 부분(74) 아래의 보호막(180) 부분이 제거될 때가지 행해지고, 이로 인해, 보호막(180)에는 대략 게이트선(121)과 데이터선(171)으로 둘러싸인 영역을 드러내는 개구부(187)가 형성한다.
이때 노출된 데이터선(171) 및 드레인 전극(175) 아래에 언더컷이 발생할 경우, 별도의 건식 식각 등을 실시하여 언더컷으로 인해 돌출된 데이터선(171) 및 드레인 전극(175)을 제거할 수 있다.
이어 도 16a 및 도 16b에 도시한 바와 같이, IZO, ITO 또는 비정질 ITO, 폴 리 ITO 등으로 만들어진 도전체막(90)을 스퍼터링 따위로 적층한다.
도전체막(90)은 감광막(77) 위에 위치하는 제1 부분(91)과 그 외의 제2 부분(92)을 포함하는데, 감광막 부분(77)의 두꺼운 두께로 인하여 감광막(77)의 표면과 바닥 사이의 단차가 심하기 때문에 도전체막(90)의 제1 부분(91)과 제2 부분(92)이 적어도 일부분 서로 분리되어 틈이 생기고 이에 따라 감광막(77)의 측면이 적어도 일부분 노출된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막(77)의 노출된 측면을 통하여 감광막(77)으로 침투하고 이에 따라 감광막(77)이 제거된다. 이때, 남은 감광막(77) 위에 위치하는 투명 도전체막(90)의 제1 부분(91) 또한 리프트-오프(lift-off) 방식으로 감광막 부분(77)과 함께 떨어져 나가므로, 결국 도전체막(90)의 제2 부분(92)만이 남으며 도 1 내지 도 2b에 도시한 바와 같이 이들은 복수의 화소 전극(191)과 복수의 접촉 보조 부재(81, 82)를 이룬다.
앞서 설명한 바와 같이, 본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(191) 및 접촉 보조 부재(81, 82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
또한 빛의 통과하는 투명한 도전체층을 이용하여 유지 축전기가 형성되므로, 유지 축전기로 인해 개구율이 감소하는 문제가 없어진다.
이상에서 설명한 바와 같이 본 발명에 따르면, 화소 전극을 게이트선과 함 께 형성하므로, 화소 전극을 형성하기 위한 별도의 사진 공정을 생략하므로 전체 공정을 간소화한다. 따라서 박막 트랜지스터의 제조 시간과 비용을 절감할 수 있다.
또한 투명한 두 도전체를 사용하여 유지 축전기가 형성되므로, 유지 축전기로 인한 개구율 감소가 없어진다.
본 발명은 액정 표시 장치와 유기 발광 표시 장치를 비롯한 여러 표시 장치에 적용할 수 있다. 유기 발광 표시 장치는 게이트선과 데이터선에 연결된 박막 트랜지스터와 화소 전극에 연결된 박막 트랜지스터 등 적어도 두 개의 박막 트랜지스터를 포함하며, 화소 전극과 공통 전극 사이에 유기 발광 부재가 구비되어 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (14)

  1. 기판 위에 제1 투명 도전체층을 형성하는 단계,
    상기 제1 투명 도전체층 위에 도전체층을 형성하는 단계,
    상기 도전체층 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막을 마스크로 하여 상기 도전체층을 식각하는 단계,
    상기 제1 감광막을 마스크로 하여 상기 제1 투명 도전체층을 식각하여 유지 축전기용 도전체를 형성하는 단계,
    상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계,
    상기 제2 감광막을 마스크로 하고 노출된 상기 도전체층을 제거하여 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 데이터선 및 드레인 전극 위에 보호막을 적층하는 단계
    상기 보호막 위에 제3 감광막을 형성하는 단계,
    상기 제3 감광막을 마스크로 하여 상기 게이트 절연막 및 상기 보호막을 식각함으로써 상기 게이트선의 끝 부분과 상기 데이터선의 끝 부분을 드러내는 단계,
    상기 제3 감광막을 변화시켜 제4 감광막을 형성하고 상기 보호막 부분을 제거하여, 상기 드레인 전극의 일부와 상기 게이트 절연막의 일부를 드러내는 단계,
    상기 제2 투명 도전체층을 적층하는 단계, 그리고
    상기 제4 감광막을 제거하여 상기 드러난 드레인 전극 위에 화소 전극을 형성하고 상기 드러난 게이트선의 끝 부분과 상기 드러난 데이터선의 끝 부분 위에 제1 및 제2 접촉 보조 부재를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 및 제2 투명 도전체층은 ITO, IZO, 비정질 ITO(a-ITO) 및 폴리 ITO(poly ITO) 중 하나로 이루어진 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 제1 및 제3 감광막은 차광 영역, 반투과 영역 및 투광 영역을 가지는 광마스크를 사용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 제2 및 제4 감광막을 형성하는 단계는 애싱 공정을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 제2 투명 도전체층은 상기 제4 감광막 위에 위치한 제1 부분과 나머지 제2 부분을 포함하며,
    상기 제1 부분은 상기 제4 감광막 패턴을 제거할 때 리프트-오프 방식으로 제거되는
    박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 드레인 전극의 일부와 상기 게이트 절연막의 일부를 드러내는 부분은 상기 게이트선 및 상기 데이터선으로 둘러싸인 영역에 해당하는 박막 트랜지스터 표시판의 제조 방법.
  7. 기판 위에 형성되어 있는 투명한 유지 축전기용 도전체,
    상기 기판 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 그리고
    상기 데이터선 및 상기 드레인 전극의 제1 부분 위에 형성되어 있는 보호막,
    상기 게이트 절연막 및 상기 드레인 전극의 제2 부분 위에 형성되어 있는 화소 전극
    을 포함하고,
    상기 유지 축전기용 도전체의 적어도 일부와 상기 화소 전극은 중첩되어 있는
    박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 유지 축전기용 도전체는 ITO, IZO, 비정질 ITO(a-ITO) 및 폴리 ITO(poly ITO) 중 하나로 이루어진 박막 트랜지스터 표시판.
  9. 제7항에서,
    상기 화소 전극은 ITO, IZO, 비정질 ITO 및 폴리 ITO 중 하나로 이루어진 박막 트랜지스터 표시판.
  10. 제7항에서,
    상기 게이트선은 투명한 제1 도전체층과 제2 도전체층으로 이루어져 있고, 상기 제1 도전체층은 상기 유지 축전기용 도전체와 같은 층에 형성되어 있는 박막 트랜지스터 표시판.
  11. 제7항에서,
    상기 화소 전극은 상기 보호막과 동일한 경계선을 가지는 박막 트랜지스터 표시판.
  12. 제7항에서,
    상기 보호막은 상기 데이터선의 일부를 노출시키는 제1 접촉 구멍을 가지며, 상기 보호막과 상기 게이트 절연막은 상기 게이트선의 일부를 노출시키는 제2 접촉 구멍을 가지는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 박막 트랜지스터 표시판은 상기 제1 및 제2 접촉 구멍에 각각 형성되어 있으며 상기 제1 및 제2 접촉 구멍과 동일한 경계선을 가지는 제1 및 제2 접촉 보조 부재를 더 포함하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 제1 및 제2 접촉 보조 부재는 상기 화소 전극과 동일한 층에 형성되어 있는 박막 트랜지스터 표시판.
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