KR20080021952A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

박막 트랜지스터 표시판의 제조 방법 Download PDF

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KR20080021952A
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정종현
박홍식
홍선영
김봉균
신원석
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Abstract

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. 박막 트랜지스터 표시판의 제조 방법은 기판 위에 복수의 화소 전극을 형성하는 단계, 화소 전극 위에 복수의 게이트선을 형성하는 단계, 상기 게이트선 및 상기 화소 전극 위에 게이트 절연층, 제1 반도체층, 및 제2 반도체층을 차례로 적층하는 단계, 상기 제2 반도체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하여 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층을 차례로 제거하여 게이트 절연막을 형성하는 단계, 상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하여 상기 노출된 제2 및 제1 반도체층을 제거하여, 상기 게이트 절연막 위에 반도체와 불순물 반도체층을 형성하는 단계, 상기 불순물 반도체층 위에 도전체층을 형성하는 단계, 상기 도전체층 위에 제3 감광막을 형성하는 단계, 상기 제3 감광막을 마스크로 하여 노출된 도전체층을 식각하는 단계, 상기 제3 감광막을 변화시켜 제4 감광막을 형성하는 단계, 상기 제4 감광막을 마스크로 하여 노출된 상기 식각된 도전체층을 제거하여 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 제4 감광막을 변화시켜 제5 감광막을 형성하여, 상기 데이터선 및 드레인 전극의 경계면이 상기 제5 감광막의 경계면과 동일하도록 하는 단계, 상기 제5 감광막을 마스크로 하여 상기 노출된 불순물 반도체층을 제거하여 상기 반도체층위에 저항성 접촉 부재를 형성하는 단계, 상기 데이터선, 드레인 전극, 그리고 노출된 반도체층 위에 제1 및 제2 절연층을 차례로 적층하는 단계, 상기 제2 절연층을 노광시켜 간격재를 구비한 절연 패턴을 형성하는 단계, 그리고 상기 절연 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 보호막을 형성하는 단계, 상기 게이트선 위에 복수의 게이트 절연막을 형성하는 단계를 형성한다. 이로 인해, 데이터선(171) 및 드레인 전극(175)의 경계면과 저항성 접촉 부재(163, 165) 및 그 하부의 반도체(154)의 경계면이 일치하게 된다.
박막트랜지스터표시판, 슬릿, 마스크, 감광막, 화소전극, 게이트선, 에치백

Description

박막 트랜지스터 표시판의 제조 방법 {MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 박막 트랜지스터 표시판을 제조하는 첫 번째 공정을 나타낸 도면이다.
도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이다.
도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다.
도 7, 도 12 및 도 18은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 9a 및 도 9b는 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다.
도 13a 및 도 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa 선 및 XIIIb-XIIIb 선을 따라 잘라 도시한 단면도이다.
도 14a 및 도 14b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa 선 및 XIIIb-XIIIb 선을 따라 잘라 도시한 단면도로서, 도 13a 및 도 13b 다음 단계에서의 도면이다.
도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이다.
도 16a 및 도 16b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이며, 도 17a 및 도 17b는 각각 도 16a 및 도 16b 다음 단계에서의 도면이다.
도 19a 및 도 19b는 각각 도 18에 도시한 박막 트랜지스터 표시판을 XIXa-XIXa 선 및 XIXb-XIXb 선을 따라 잘라 도시한 단면도이다.
도 20a 및 도 20b는 각각 도 19a 및 도 19b 다음 단계에서의 도면이다.
도 21a 및 도 21b는 각각 도 20a 및 도 20b 다음 단계에서의 도면이다.
도 22은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 23a 및 도 23b는 각각 도 22의 박막 트랜지스터 표시판을 XXIIIa-XXIIIa 선 및 XXIIIb-XXIIIb 선을 따라 잘라 도시한 단면도이다.
도 24a 및 도 24b는 각각 도 22의 박막 트랜지스터 표시판을 XXIIIa-XXIIIa 선 및 XXIIIb-XXIIIb 선을 따라 잘라 도시한 단면도로서, 박막 트랜지스터 표시판을 제조하는 첫 번째 공정을 나타낸 도면이다.
도 25a 및 도 25b는 각각 도 24a 및 도 24b 다음 단계에서의 도면이다.
도 26a 및 도 26b는 각각 도 25a 및 도 25b 다음 단계에서의 도면이다. 도 27, 도 32 및 도 38은 각각 도 227 내지 도 23b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.
도 28a 및 도 28b는 각각 도 27에 도시한 박막 트랜지스터 표시판을 XXVIIIa-XXVIIIa 선 및 XXVIIIb-XXVIIIb 선을 따라 잘라 도시한 단면도이다.
도 29a 및 도 29b는 각각 도 27에 도시한 박막 트랜지스터 표시판을 XXVIIIa-XXVIIIa 선 및 XXVIIIb-XXVIIIb 선을 따라 잘라 도시한 단면도로서, 도 28a 및 도 28b 다음 단계에서의 도면이다.
도 30a 및 도 30b는 각각 도 29a 및 도 29b 다음 단계에서의 도면이다.
도 31a 및 도 30b는 각각 도 30a 및 도 30b 다음 단계에서의 도면이다.
도 33a 및 도 33b는 각각 도 31에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa 선 및 XXXIIIb-XXXIIIb 선을 따라 잘라 도시한 단면도이다.
도 34a 및 도 34b는 각각 도 31에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa 선 및 XXXIIIb-XXXIIIb 선을 따라 잘라 도시한 단면도로서, 도 33a 및 도 33b 다음 단계에서의 도면이다.
도 35a 및 도 35b는 각각 도 34a 및 도 34b 다음 단계에서의 도면이다.
도 36a 및 도 36b는 각각 도 35a 및 도 35b 다음 단계에서의 도면이다.
도 37a 및 도 37b는 각각 도 36a 및 도 36b 다음 단계에서의 도면이다.
도 39a 및 도 39b는 각각 도 38에 도시한 박막 트랜지스터 표시판을 XXXIXa- XXXIXa 선 및 XXXIXb-XXXIXb 선을 따라 잘라 도시한 단면도이다.
도 40a 및 도 40b는 각각 도 38에 도시한 박막 트랜지스터 표시판을 XXXIXa-XXXIXa 선 및 XXXIXb-XXXIXb 선을 따라 잘라 도시한 단면도로서, 도 39a 및 도 39b 다음 단계에서의 도면이다.
도 41a 및 도 41b는 각각 도 40a 및 도 40b 다음 단계에서의 도면이다.
도 42는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 43a 및 도 43b는 각각 도 42의 박막 트랜지스터 표시판을 XLLIIIa-XLLIIIa 선 및 XLLIIIb-XLLIIIb 선을 따라 잘라 도시한 단면도이다.
도 44a 및 도 44b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이다.
도 45a 및 도 45b는 각각 도 44a 및 도 44b 다음 단계에서의 도면이다.
도 46은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 47a 및 도 47b는 각각 도 46의 박막 트랜지스터 표시판을 XLVIIa-XLVIIa 선 및 XLVIIb-XLVIIb 선을 따라 잘라 도시한 단면도이다.
도 48a 및 도 48b는 각각 도 35a 및 도 35b 다음 단계에서의 도면이다.
도 49a 및 도 49b는 각각 도 48a 및 도 48b 다음 단계에서의 도면이다.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting display) 등 능동형(active matrix) 표시 장치는 대략 행렬의 형태로 배열되어 있으며 전계 생성 전극(field generating electrode) 및 스위칭 소자(switching element)를 포함하는 복수의 화소(pixel)를 포함한다. 스위칭 소자로는 게이트(gate), 소스(source) 및 드레인(drain)의 삼단자 소자가 있는 박막 트랜지스터(thin film transistors, TFT) 등을 들 수 있으며, 각 화소의 박막 트랜지스터는 게이트에 인가되는 게이트 신호에 응답하여 소스에 인가되는 데이터 신호를 전계 생성 전극에 전달한다.
이러한 표시 장치는 또한 박막 트랜지스터에 신호를 전달하는 복수의 신호선을 포함하며, 신호선에는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 있다.
이러한 액정 표시 장치와 유기 발광 표시 장치는 박막 트랜지스터, 전계 생성 전극 및 신호선이 구비되어 있는 표시판을 포함하며 이를 박막 트랜지스터 표시판이라 한다.
박막 트랜지스터 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 전계 생성 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있다.
이와 같이 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번의 사진 공정과 그에 수반되는 식각 공정을 통하여 완성된다. 사진 공정은 비용이 많이 들 뿐 아니라 소요 시간이 상당히 길기 때문에 될 수 있으면 그 수효를 줄이는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 박막 트랜지스터 표시판의 불량률을 줄이는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 투명 도전체층을 형성하는 단계, 상기 투명 도전체층 위에 제1 도전체층을 형성하는 단계, 상기 제1 도전체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 제1 도전체층을 식각하는 단계, 상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 게이트선을 형성하는 단계, 상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하고 상기 제1 식각액을 사용하여 노출된 상기 제1 도전체층을 제거하여 화소 전극을 형성하는 단계, 상기 게이트선 및 상기 화소 전극 위에 게이트 절연층, 제1 반도체층, 및 제2 반도체층을 차례로 적층하는 단계, 상기 제2 반도체층 위에 제3 감광막을 형성하는 단계, 상기 제3 감광막을 마스크로 하여 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층을 차례로 제거하여 게이트 절연막을 형성하는 단계, 상기 제3 감광막을 변화시켜 제4 감광막을 형성하는 단계, 상기 제4 감광막을 마스크로 하여 상기 노출된 제2 및 제1 반도체층을 제거하여, 상기 게이트 절연막 위에 반도체와 불순물 반도체층을 형성하는 단계, 상기 불순물 반도체층 위에 제2 도전체층을 형성하는 단계, 상기 제2 도전체층 위에 제5 감광막을 형성하는 단계, 상기 제5 감광막을 마스크로 하여 노출된 제2 도전체층을 식각하는 단계, 상기 제5 감광막을 변화시켜 제6 감광막을 형성하는 단계, 상기 제6 감광막을 마스크로 하여 노출된 상기 식각된 제2 도전체층을 제거하여 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 제6 감광막을 변화시켜 제7 감광막을 형성하여, 상기 데이터선 및 드레인 전극의 경계면이 상기 제7 감광막의 경계면과 동일하도록 하는 단계, 상기 제7 감광막을 마스크로 하여 상기 노출된 불순물 반도체층을 제거하여 상기 반도체층위에 저항성 접촉 부재를 형성하는 단계, 상기 데이터선, 드레인 전극, 그리고 노출된 반도체층 위에 제1 및 제2 절연층을 차례로 적층하는 단계, 상기 제2 절연층을 노광시켜 간격재를 구비한 절연 패턴을 형성하는 단계, 그리고 상기 절연 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 보호막을 형성하는 단계를 포함한다.
상기한 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 투명 도전체층을 형성하는 단계, 상기 투명 도전체층 위에 제1 도전체층을 형성하는 단계, 상기 제1 도전체층 위에 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 제1 도전체층을 식각하는 단계, 상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 게이트선을 포함하는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 위에, 게이트 절연층, 제1 반도체층, 및 제2 반도체층을 차례로 적층하는 단계, 상기 제2 반도체층 위에 제2 감광막을 형성하는 단계, 상기 제2 감광막을 마스크로 하여 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층을 차례로 제거하여 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계, 상기 제2 감광막을 변화시켜 제3 감광막을 형성하는 단계, 상기 제3 감광막을 마스크로 하여 상기 노출된 제2 및 제1 반도체층을 제거하여, 상기 게이트 절연막 위에 반도체와 불순물 반도체층을 형성하는 단계, 상기 불순물 반도체층 위에 제2 도전체층을 형성하는 단계, 상기 제2 도전체층 위에 제4 감광막을 형성하는 단계, 상기 제4 감광막을 마스크로 하여 노출된 제2 도전체층을 식각하는 단계, 상기 제4 감광막을 변화시켜 제5 감광막을 형성하는 단계, 상기 제5 감광막을 마스크로 하여 노출된 상기 식각된 제2 도전체층 및 노출된 상기 게이트 패턴을 식각하여 데이터선 및 드레인 전극과 화소 전극을 형성하는 단계, 상기 제5 감광막을 변화시켜 제6 감광막을 형성하여, 상기 데이터선 및 드레인 전극의 경계면이 상기 제6 감광막의 경계면과 동일하도록 하는 단계, 상기 제6 감광막을 마스크로 하여 상기 노출된 불순물 반도체층을 제거하여 상기 반도체층위에 저항성 접촉 부재를 형성하는 단계, 상기 데이터선 및 드레인 전극, 상기 노출된 반도체층, 그리고 상기 화소 전극 위에 제1 및 제2 절연층을 차례로 적층하는 단계, 상기 제2 절연층을 노광시켜 간격재를 구비한 절연 패턴을 형성하는 단계, 그리고 상기 절연 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 보호막을 형 성하는 단계를 포함한다.
상기 제1 식각액은 통합 식각액일 수 있다.
상기 제2 식각액은 화소 통합 식각액일 수 있다.
상기 제7 감광막과 상기 제6 감광막은 에치백 공정으로 형성될 수 있다.
상기 데이터선 및 드레인 전극의 경계면과 상기 저항성 접촉 부재의 경계면은 일치하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
그러면 도 1 내지 도 2b를 참고로 하여 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도의 한 예이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 화소 전극(pixel electrode)(191) 및 복수의 투명 도전체(95)가 형성되어 있다.
이들은 식각 공정시 프로파일(profile)이 양호한 투명한 도전 물질인 비정질 ITO(a-ITO)로 만들어지는 것이 바람직하지만, ITO, IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)과 투명 도전체(95)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 30°내지 약 80°정도인 것이 바람직하다.
기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
게이트선(121)은 하부막, 중간막 및 상부막을 포함하는 삼중막 구조를 가진 다. 하부막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 중간막은 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어지며, 상부막은 비정질 ITO 등과의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막을 들 수 있다.
게이트선(121)은 내화성 금속 하부막(도시하지 않음)과 저저항 상부막(도시하지 않음)을 포함하는 이중막 구조나 앞서 언급한 여러 물질들로 만들어진 단일막 구조를 가질 수 있다. 이중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
도 2a 및 도 2b에서 게이트 전극(124) 및 게이트선의 끝 부분(129)에 대하여 하부막은 영문자 p를, 중간막은 영문자 q를, 상부막은 영문자 r을 도면 부호에 덧붙여 표기하였다.
게이트선(121)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30°내지 약 80°인 것이 바람직하다.
투명 도전체(95)는 게이트선(121) 하부에만 존재한다.
게이트선(121)의 끝 부분(129)을 제외한 게이트선(121) 위에 게이트선(12)을 덮도록 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 복수의 게이트 절연막(gate insulating film)(140)이 형성되어 있다. 화소의 개구율을 증가시키기 위 해 게이트 절연막(140)은 화소 전극(191)의 일부 가장자리와 중첩되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154)가 형성되어 있다. 반도체(154)는 게이트 전극(124) 위에 위치한다.
반도체(154) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165)는 쌍을 이루어 반도체(154) 위에 배치되어 있다.
반도체(154)와 저항성 접촉 부재(163, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30°내지 80°정도이다. 저항성 접촉 부재(163, 165), 게이트 절연막(140) 및 화소 전극(191) 일부분 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있 다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다. 각 드레인 전극(175)은 막대 형태로 이루어져 있다. 드레인 전극(175)의 한쪽 부분은 화소 전극(191)과 중첩하며, 반대쪽 부분은 C자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30°내지 80°정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 주며, 소스 전극(173) 및 드레인 전극(175) 사이에서 그 하부의 반도체(154)와 함께 일부 돌출된 부분을 포함한다.
화소 전극(191)은 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 둘 수도 있다.
반도체(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154)와 게이트 절연막(140) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)은 주로 가로 방향으로 뻗어 있는 게이트선(121)과 세로 방향으로 뻗어있는 데이터선(171)을 덮고 있다. 보호막(180)은 대략 소스 전극(173)과 드레 인 전극(175)이 형성되어 있는 부분에 아래위로 돌출한 확장부를 포함하고 있고, 인접한 화소 전극(191)의 일부 가장자리와 중첩하고 있지만, 인접한 화소 전극(191)과 동일한 경계선을 갖거나 중첩하지 않을 수도 있다.
보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)위에는 복수의 기둥형 간격재(321)를 포함하는 절연 패턴(322)이 형성되어 있다.
절연 패턴(322)는 보호막(180)과 동일한 평면 모양을 가지고 있으므로, 보호막(180)과 마찬가지로 게이트선(121)과 데이터선(171)을 주로 따라가면서 뻗어 있다.
복수의 기둥형 간격재(321)는 박막 트랜지스터 부분 위와 같이 빛이 투과하지 않은 부분에만 형성되어 있고, 절연 패턴(322) 위에서 소정 두께만큼 돌출되어 있다.
이와는 달리 복수의 기둥형 간격재(321)는 게이트선(121)의 일부나 데이터선(171)의 일부 위에 형성될 수 있다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 15b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 7, 도 12 및 도 18은 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 3a 및 도 3b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도로서, 박막 트랜지스터 표시판을 제조하는 첫 번째 공정을 나타낸 도면이고, 도 4a 및 도 4b는 각각 도 3a 및 도 3b 다음 단계에서의 도면이고, 도 5a 및 도 5b는 각각 도 4a 및 도 4b 다음 단계에서의 도면이고, 도 6a 및 도 6b는 각각 도 5a 및 도 5b 다음 단계에서의 도면이다. 또한 도 8a 및 도 8b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도이다. 도 9a 및 도 9b는 각각 도 7에 도시한 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb 선을 따라 잘라 도시한 단면도로서, 도 8a 및 도 8b 다음 단계에서의 도면이고, 도 10a 및 도 10b는 각각 도 9a 및 도 9b 다음 단계에서의 도면이며, 도 11a 및 도 11b는 각각 도 10a 및 도 10b 다음 단계에서의 도면이다. 도 13a 및 도 13b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa 선 및 XIIIb-XIIIb 선을 따라 잘라 도시한 단면도이다. 도 14a 및 도 14b는 각각 도 12에 도시한 박막 트랜지스터 표시판을 XIIIa-XIIIa 선 및 XIIIb-XIIIb 선을 따라 잘라 도시한 단면도로서, 도 13a 및 도 13b 다음 단계에서의 도면이고, 도 15a 및 도 15b는 각각 도 14a 및 도 14b 다음 단계에서의 도면이고, 도 16a 및 도 16b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이며, 도 17a 및 도 17b는 각각 도 16a 및 도 16b 다음 단계에서의 도면이다. 도 19a 및 도 19b는 각각 도 18에 도시한 박막 트랜지스터 표시판을 XIXa-XIXa 선 및 XIXb-XIXb 선을 따라 잘라 도시한 단면도이고, 도 20a 및 도 20b는 각각 도 19a 및 도 19b 다음 단계에서의 도면이며, 도 21a 및 도 21b는 각각 도 20a 및 도 20b 다음 단계에서의 도면이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 비정질 ITO(a-ITO)막을 스퍼터링 따위로 적층하여 투명 도전체층(190)을 형성한다. 이어 금속 따위의 하부 몰리브덴층(120p), 중간 알루미늄층(120q) 및 상부 몰리브덴층(120r)을 포함하는 도전체층(120)을 스퍼터링 따위의 방법으로 적층한 다음, 그 위에 감광막(40)을 1 ㎛ 내지 2 ㎛의 두께로 도포한다. 기판(110) 위에 광마스크(50)를 정렬한 다음 광마스크(50)를 통하여 감광막(40)을 노광한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광층(52)을 포함하며, 투광 영역(TA1), 차광 영역(BA1) 및 반투과 영역(SA)으로 구분된다. 차광층(52)은 투광 영역(TA1)에 위치한 개구부와 반투과 영역(SA)에 위치한 슬릿을 가진다. 개구부와 슬릿은 그 너비가 소정 값보다 큰지 여부에 따라 결정되는데, 개구부는 그 너비가 소정 값보다 큰 경우이고 슬릿은 그 너비가 소정 값보다 작은 경우이다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면 현상된 감광막(40)의 두께는 위치에 따라 다르고, 적절한 공정 조건을 주면 감광막(40) 의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 게이트 전극(124)을 구비한 복수의 게이트선(121) 및 복수의 화소 전극(191)과 복수의 투명 도전체(95)를 형성한다.
복수의 게이트선(121) 및 화소 전극(191)과 투명 도전체(95)를 형성과정을 좀더 자세히 설명한다.
도 3a 및 도 3b에 도시한 바와 같이, 반투과 영역(SA)은 화소 전극(191)과 마주보고, 차광 영역(BA1)은 게이트선(121)과 마주보며, 그 외의 부분은 투광 영역(TA1)과 마주본다.
이러한 광마스크(50)를 통하여 감광막(40)에 빛을 조사한 후 현상하면, 도 4a 및 도 4b에 도시한 바와 같이 두께가 두꺼운 제1 부분(42)과 두께가 제1 부분(42)에 비하여 얇은 제2 부분(44)이 남는다. 도 3a 및 도 3b에서 빗금친 부분은 현상 후 없어지는 부분을 의미한다.
도 5a 및 도 5b에 도시한 것처럼, 남은 감광막 부분(42, 44)을 식각 마스크로 하여 노출된 도전체층(120)을 한번에 식각한다. 이때, 사용되는 식각액은 인산, 질산, 초산 및 첨가제를 적정 비율로 포함한 식각액을 이용하며, 바람직하게 인산 60-75%, 질산 2-8%, 초산5-15% 및 첨가제 0.5-3%를 포함하는 통합 식각액을 사용할 수 있다.
통합 식각액은 식각시 프로파일이 양호하고 아래에 형성된 투명 도전체층(190)에 영향을 미치지 않아, 원치 않은 투명 도전체층(190)의 식각에 의한 패턴 불량이 방지된다.
남은 감광막 부분(42, 44)을 다시 식각 마스크로 하여 노출된 투명 도전체층(190)을 식각하여 화소 전극(191) 및 투명 도전체(95)를 형성한다. 이때, 식각된 도전체층(20)의 하부에는 식각된 화소 전극(191) 및 투명 도전체(95)의 일부가 안쪽으로 파고 들어가는 언더컷이 생길 수 있다.
이때 사용되는 식각액은 투명 도전체층(190)이 식각될 때 프로파일이 좋은 황산 및 질산을 적정 비율로 포함한 식각액을 이용하며, 바람직하게 황산 2-15% 질산 0.02-10%를 포함하는 화소 통합 식각액을 사용할 수 있다.
하지만, 통합 식각액과 화소 통합 식각액과 같이 서로 상이한 두 개의 식각액을 이용하여 도전체층(120)과 투명 도전체층(190)을 차례로 식각하는 대신에, 하나의 식각액을 이용하여 도전체층(120)과 투명 도전체층(190)을 동시에 식각할 수도 있다. 이 경우 제조 공정이 단순해지고 제조 비용도 줄어든다.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 애싱(ashing) 공정 등을 실시하여 감광막(40)의 제2 부분(44)을 제거하는 한편, 제1 부분(42)의 두께를 줄여 감광막 부분(47)을 형성한다. 이로 인해, 감광막(40)의 제2 부분(44) 아래에 위치한 도전체층(20)의 상부막(20r)이 드러난다.
도 7 내지 도 8b에 도시한 것처럼, 이 감광막 부분(47)을 식각 마스크로 하여 노출된 도전체층(20)을 한번에 식각하여 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다. 이때, 사용되는 식각액은 인산, 질산, 초산 및 첨가제를 적정 비율로 포함한 식각액을 이용하며, 바람직하게 통합 식각액을 사용할 수 있다. 이때, 측면에 노출된 도전체층(20)도 함께 식각되는 측면 식각(side etching)이 실 시되므로, 도전체층(20)의 하부에 발생한 언더컷은 없어진다.
도 9a 및 도 9b에 도시한 바와 같이, 게이트 절연층(141), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150), 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 플라스마 화학 기상 증착법(PECVD) 등으로 연속하여 적층한 다음, 그 위에 감광막(60)을 1㎛ 내지 2㎛의 두께로 도포한다. 게이트 절연층(141)의 재료로는 질화규소가 좋으며 적층 온도는 아래에 적층된 화소 전극(191)의 표면 손상을 방지하기 위해 약 240℃ 내지 280℃와 같은 저온인 것이 바람직하거나, 그 두께는 2,000∼5,000Å정도인 것이 바람직하다. 이때, 게이트 절연층(141)을 형성할 때, 약 240℃ 내지 280℃와 같은 저온 증착 방식 대신에 하부의 화소 전극(191)이 환원되지 않은 증착 방식이 이용될 수 있다. 게이트 절연층(141)을 형성할 때 발생하는 열에 의해 투명 도전체층(190)의 재료로 사용되는 비정질 ITO가 폴리 ITO(poly-ITO)로 변하게 되어 화소의 투과율 등을 향상시킬 수 있다.
다음, 광마스크(도시하지 않음)를 통하여 감광막(60)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 9a 및 9b에서 감광막(60)은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)에 위치한 제1 부분과 영역(B)에 위치한 제2 부분은 각각 도면 부호 62와 64로 나타내었고 영역(C)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 불순물이 도핑된 비정질 규소층(160)이 드러나 있기 때문이다. 제1 부분(62)과 제2 부분(64)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(64)의 두께를 제1 부분(62)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 약 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투광 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자(lattice) 패턴 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투광 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
도 10a 및 도 10b에 도시한 것처럼, 남은 감광막 부분(62, 64)을 식각 마스크로 노출된 비정질 규소층(160, 150)과 노출된 게이트 절연층(141)을 차례로 식각하여 비정질 규소층(160, 150)을 섬형의 비정질 규소층(63, 54)과 복수의 게이트 절연막(140)을 형성한 후, 도 11a 및 도 11b에 도시한 것처럼, 애싱(ashing) 공정 등을 실시하여 감광막(60)의 제2 부분(64)을 제거하는 한편, 제1 부분(62)의 두께를 줄여 감광막 부분(67)을 형성한다.
이어, 도 12 내지 도 13b에 도시한 것처럼, 이 감광막 부분(67)을 식각 마스크로 하여 노출된 섬형 비정질 규소층(63, 54) 을 차례로 식각하여 복수의 섬형 불순물 반도체층(63a) 및 복수의 섬형 반도체(154)를 형성한다.
이어, 도 14a 및 도 14b에 도시한 것처럼, 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 후, 광마스크(도시하지 않음)를 통하여 감광막(70)에 빛을 조사한 후 현상한다. 현상된 감광막(70)의 두께는 위치에 따라 가변되는 제1 내지 제3 부분으로 이루어진다. 영역(A)에 위치한 제1 부분과 영역(B)에 위치한 제2 부분은 각각 도면 부호 72와 74로 나타내었고 영역(C)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 이미 설명한 것처럼, 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 이미 설명한 것처럼, 제1 부분(72)과 제2 부분(74)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(74)의 두께를 제1 부분(72)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 약 4,000Å 이하인 것이 좋다.
도 15a 및 도 15b에 도시한 것처럼, 남은 감광막 부분(72, 74)을 식각 마스크로 노출된 도전체층(170)을 식각한 후, 애싱(ashing) 공정 등을 실시하여 감광막(70)의 제2 부분(74)을 제거하는 한편, 제1 부분(62)의 두께를 줄여 감광막 부분(77)을 형성한다.
이어, 도 16a 및 도 16 b에 도시한 것처럼, 이 감광막 부분(77)을 식각 마스크로 하여 노출된 도전체층(75)을 식각하여 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다. 이때, 감광막 부분(77) 하부에는 언더컷이 발생한다.
도 17a 및 도 17b에 도시한 바와 같이, 감광막 부분(77)을 다시 식각 마스크로 하여 소스 전극(173) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반 도체층(63)을 제거하여 섬형 저항성 접촉 부재(163, 165)를 형성한 후, 감광막 부분(77)을 제거한다(도 18 내지 도 19b). 이때 노출된 섬형 비정질 규소층(63) 하부에 있는 반도체(154)의 일부가 식각되지만 그렇지 않을 수도 있다. 감광막 부분(77)에 발생한 언더컷으로 인하여 저항성 접촉 부재(163, 165)는 그 하부의 반도체(154)과 함께 소스 전극(173) 및 드레인 전극(175) 사이에 일부 돌출되어 있다.
다음, 도 20a 및 도 20b에 도시한 것처럼, 제1 절연층(80)과 감광성 물질로 이루어진 제2 절연층(320)을 연속으로 적층한다.
다음, 도 21a 및 도 21b에 도시한 것처럼, 슬릿 마스크(도시하지 않음) 등을 통하여 제2 절연층(320)에 빛을 조사한 후 현상하여 복수의 간극재(321)를 포함하는 절연 패턴(322)을 형성한다.
절연 패턴(322)의 두께는 위치에 따라 다른데, 박막 트랜지스터 위의 빛이 통과하지 않는 부분의 일부 위에 형성된 절연 패턴(322)의 높이를 다른 부분에 형성되어 있는 절연 패턴(322)의 높이보다 높게 하여 위로 돌출된 돌출부를 형성하는데, 이 돌출부가 기둥형 간격재(321)로서 기능한다. 이와 같이 형성된 기둥형 간격재(321)는 데이터선(171) 위의 일부나 게이트선(121) 위의 일부에도 형성될 수 있다.
다음, 기둥형 간격재(321)를 포함한 이 절연 패턴(322)을 마스크로 하여 노출된 제1 절연층(80)을 식각하여 보호막(180)을 완성한다(도 1 내지 도 2b 참조). 이때, 제2 절연층(320)이 게이트선(121)과 데이터선(171)을 따라가면서 뻗어있는 형태로 식각되어 절연 패턴(322)을 형성하기 때문에, 보호막(180) 역시 게이트 선(121)과 데이터선(171)을 따라가면서 뻗어 있다.
이와 같이, 본 실시예는, 하나의 마스크를 이용하여 게이트선(121)과 함께 화소 전극(191)이 형성되므로, 제조 공정이 간단해지고, 제조 비용이 줄어든다.
또한, 박막 트랜지스터 표시판을 제조할 때 간격재를 구비한 절연 패턴을 함께 형성하고, 별도의 마스크를 사용하지 않고 이 절연 패턴을 사용하여 보호막을 형성하므로, 박막 트랜지스터 표시판의 제조 시간과 비용이 절감된다.
더욱이, 화소 전극이 보호막 아래에 형성되므로, 화소 전극을 형성하기 위한 식각 공정으로 인해 그 하부막을 보호하기 위해 소정 이상의 두께를 유지한 보호막의 두께를 얇게 할 수 있다.
다음, 도 22 내지 도 23b를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 22는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 23a 및 도 23b는 각각 도 22의 박막 트랜지스터 표시판을 XXIIIa-XXIIIa 선 및 XXIIIb-XXIIIb 선을 따라 잘라 도시한 단면도이다.
본 실시예에서 따른 박막 트랜지스터의 층상 구조는 도 1 내지 도 2b와 거의 동일하다.
즉, 복수의 화소 전극(191) 및 복수의 투명 도전체(95)가 기판(110) 위에 형성되고 있고, 그 위에 복수의 게이트 절연막(140), 복수의 섬형 반도체(154), 복수의 섬형 저항성 접촉 부재(163, 165)가 차례로 형성되어 있다. 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)이 저항성 접촉 부 재(163, 165) 위에 형성되어 있고, 보호막(180)이 그 위에 형성되어 있으며, 보호막(180) 위에 복수의 기둥형 간격재(321)를 포함하는 절연 패턴(322)이 형성되어 있다.
도 1 내지 도 2b의 박막 트랜지스터 표시판과는 달리, 게이트 절연막(140) 및 드레인 전극(175)과 중첩되는 화소 전극(191) 부분에 도전체(20p, 20q, 20r)의 일부가 남아있다.
이러한 박막 트랜지스터 표시판을 제조하는 방법에 대해서 도 3a 내지 도 21b 뿐만 아니라, 이미 설명한 도 22 내지 도 23b와 도 24a 내지 도 41b를 참고로 하여 설명한다.
도 24a 및 도 24b는 각각 도 22의 박막 트랜지스터 표시판을 XXIIIa-XXIIIa 선 및 XXIIIb-XXIIIb 선을 따라 잘라 도시한 단면도로서, 박막 트랜지스터 표시판을 제조하는 첫 번째 공정을 나타낸 도면이고, 도 25a 및 도 25b는 각각 도 24a 및 도 24b 다음 단계에서의 도면이며, 도 26a 및 도 26b는 각각 도 25a 및 도 25b 다음 단계에서의 도면이다. 도 27, 도 32 및 도 38은 각각 도 227 내지 도 23b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 28a 및 도 28b는 각각 도 27에 도시한 박막 트랜지스터 표시판을 XXVIIIa-XXVIIIa 선 및 XXVIIIb-XXVIIIb 선을 따라 잘라 도시한 단면도이고, 도 29a 및 도 29b는 각각 도 27에 도시한 박막 트랜지스터 표시판을 XXVIIIa-XXVIIIa 선 및 XXVIIIb-XXVIIIb 선을 따라 잘라 도시한 단면도로서, 도 28a 및 도 28b 다음 단계에서의 도면이며, 도 30a 및 도 30b는 각각 도 29a 및 도 29b 다음 단계에서의 도면이며, 도 31a 및 도 30b는 각각 도 30a 및 도 30b 다음 단계에서의 도면이다. 도 33a 및 도 33b는 각각 도 31에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa 선 및 XXXIIIb-XXXIIIb 선을 따라 잘라 도시한 단면도이고, 도 33a 및 도 33b는 각각 도 31에 도시한 박막 트랜지스터 표시판을 XXXIIIa-XXXIIIa 선 및 XXXIIIb-XXXIIIb 선을 따라 잘라 도시한 단면도로서, 도 32a 및 도 32b 다음 단계에서의 도면이고, 도 34a 및 도 34b는 각각 도 33a 및 도 33b 다음 단계에서의 도면이며, 도 35a 및 도 35b는 각각 도 34a 및 도 34b 다음 단계에서의 도면이고, 도 36a 및 도 36b는 각각 도 35a 및 도 35b 다음 단계에서의 도면이며, 도 37a 및 도 37b는 각각 도 36a 및 도 36b 다음 단계에서의 도면이다. 도 39a 및 도 39b는 각각 도 38에 도시한 박막 트랜지스터 표시판을 XXXIXa-XXXIXa 선 및 XXXIXb-XXXIXb 선을 따라 잘라 도시한 단면도이고, 도 40a 및 도 40b는 각각 도 38에 도시한 박막 트랜지스터 표시판을 XXXIXa-XXXIXa 선 및 XXXIXb-XXXIXb 선을 따라 잘라 도시한 단면도로서, 도 39a 및 도 39b 다음 단계에서의 도면이고, 도 41a 및 도 41b는 각각 도 40a 및 도 40b 다음 단계에서의 도면이다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법으로는 화소 전극(191) 위에 형성되어 있는 도전체(20p, 20q, 20r)를 데이터선(171) 및 드레인 전극(175)을 형성하는 공정 중에 함께 제거하는 것이다.
즉, 도 249a 및 도 24b에 도시한 것처럼, 도 3a 및 도 3b에 도시한 것과는 달리, 도 3a 및 도 3b에서 광마스크(50')의 반투과 영역(SA)에 해당하는 부분, 즉 화소 전극(191)과 마주보고 있는 부분을 차광 영역(BA2)으로 한다.
그런 다음, 도 25a 및 도 26b에 도시한 바와 같이, 이 광마스크(50')를 통하여 감광막(40)에 빛을 조사한 후 남은 감광막(42)을 마스크로 하여 노출된 도전층(120)을 한번에 식각하고, 다시 이 감광막(42)을 마스크로 하여 투명 도전체층(190)을 식각한 후 남은 감광막(42)을 제거하여, 도 27 내지 도 28b에 도시한 것처럼, 게이트 전극(124)을 구비한 복수의 게이트선(121) 및 식각된 도전체(20p, 20q, 20r), 식각된 도전체(20p, 20q, 20r) 아래의 화소 전극(191) 및 게이트선(121) 아래의 투명 도전체(95)가 형성된다.
도 29a 내지 도 33b에 도시한 것처럼, 그 위에 게이트 절연층(141), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150), 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 차례로 적층한 후, 감광막(60)을 이용하여 복수의 섬형 불순물 반도체층(63), 복수의 섬형 반도체(154) 및 복수의 게이트 절연막(140)을 형성한다.
이어, 도 34a 및 도 39b에 도시한 것처럼, 금속 따위의 도전체층(170)을 증착한 후, 습식 식각 등으로 식각하여 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다. 이때, 드레인 전극(175)과 게이트 절연막(140)을 마스크로 하여 그 아래의 도전체(20p, 20q, 20r)도 함께 식각된다. 이와 같이, 드레인 전극(175)과 게이트 절연막(140)에 중첩된 부분을 제외하고는 화소 전극(191) 위에 형성되어 있던 도전체(20p, 20q, 20r) 부분을 제거하여 화소 전극(191)을 드러낸다. 이어, 소스 전극 (173) 및 드레인 전극(175)으로 덮 이지 않고 노출된 불순물 반도체층(63)을 제거하여 섬형 저항성 접촉 부재(163, 165)를 형성한다. 다음, 도 40a 내지 도 41b에 도시한 것처럼, 도 20a 내지 도 21b와 같이 제1 및 제2 절연층(80, 320)을 연속으로 적층한 후 식각하여 복수의 기둥형 간격재(321)를 포함하는 절연 패턴(322)과 보호막(180)을 형성한다(도 22과 도 23a 및 도 23b 참조).
본 실시예에서는 도 1 내지 도 21b와 같이, 하나의 마스크를 이용하여 게이트선(121)과 함께 화소 전극(191)이 형성되므로, 제조 공정이 간단해지고, 제조 비용이 줄어든다. 또한. 별도의 마스크를 사용하지 않고 이 간격재를 사용하여 보호막을 형성하므로, 박막 트랜지스터 표시판의 제조 시간과 비용이 절감된다. 또한 화소 전극이 보호막 아래에 형성되므로, 보호막의 두께를 얇게 할 수 있다.
이에 더하여, 첫 번째 실시예에서 이미 설명한 것처럼, 화소 전극의 표면 손상을 방지하기 위해 화소 전극 위에 형성되는 게이트 절연막 등은 약 240℃ 내지 280℃의 저온 등으로 형성되는 것이 좋지만, 본 실시예에서는 화소 전극 위에 형성된 게이트선이 보호 부재로서 작용하므로 화소 전극 위에 형성되는 게이트 절연막 등을 약 320℃ 내지 360℃의 고온으로 형성하여도 화소 전극의 표면이 손상되는 것이 방지된다. 따라서, 화소 전극의 표면 손상이 발생하지 않으므로 화소 전극의 투과율 감소 및 액정 표시 장치의 화질 불량이 발생하지 않는다.
다음, 도 42 내지 도 43b를 참고로 하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 42는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도 이고, 도 43a 및 도 43b는 각각 도 42의 박막 트랜지스터 표시판을 XLLIIIa-XLLIIIa 선 및 XLLIIIb-XLLIIIb 선을 따라 잘라 도시한 단면도이다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 층상 구조는 저항성 접촉 부재(163a, 165a)와 그 하부의 반도체(154a)의 경계면은 그 상부의 소스 전극(173) 및 드레인 전극(175)의 경계면과 동일한 것을 제외하면, 도 1 내지 도 2b과 동일하다.
이러한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3a 내지 도 16b와 이미 설명한 도 42 내지 도 43b, 그리고 도 44a 내지 도 45b를 참고로 하여 설명한다.
도 44a 및 도 44b는 각각 도 15a 및 도 15b 다음 단계에서의 도면이고, 도 45a 및 도 45b는 각각 도 44a 및 도 44b 다음 단계에서의 도면이다.
도 3a 내지 도 13b에 도시한 것처럼, 복수의 화소 전극(191) 및 복수의 투명 도전체(95)를 기판(110) 위에 형성하고, 그 위에 복수의 게이트 절연막(140)을 형성한 후, 복수의 섬형 반도체(154)와 복수의 섬형 불순물 반도체층(63)을 형성한다. 다음, 도 14a 내지 도 16b에 도시한 것처럼, 복수의 섬형 반도체(154) 및 복수의 섬형 불순물 반도체층(63) 위에 도전체층(170)을 증착한 후 감광막 부분(77)을 식각 마스크로 하여 노출된 도전체층(75)을 식각하여 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다.
다음, 도 44a 및 도 44b에 도시한 것처럼, 에치백(etch back) 공정을 실시하여, 감광막 부분(77)의 언더컷 부분을 제거하여 그 하부의 데이터선(171) 및 드 레인 전극(175)과 동일한 경계면을 갖고 두께가 감소한 감광막 부분(78)을 형성한다.
그런 다음, 도 45a 및 도 45b에 도시한 바와 같이, 감광막 부분(78)을 식각 마스크로 하여 노출된 불순물 반도체층(63)을 제거하여 섬형 저항성 접촉 부재(163a, 165a)를 형성한 후 감광막 부분(78)을 제거하여, 데이터선(171) 및 드레인 전극(175)의 경계면과 저항성 접촉 부재(163, 165) 및 그 하부의 반도체(154)의 경계면이 일치하게 된다. 다음, 도 20a 내지 도 21b에 도시한 것처럼, 제1 절연층(80)과 제2 절연층(320)을 연속으로 적층한 후, 복수의 간극재(321)를 포함하는 절연 패턴(322)과 보호막(180)을 형성한다(도 42 내지 도 43b 참조).
이러한 본 실시예에 따르면, 위에 기술한 실시예들에 의한 장점뿐만 아니라, 돌출된 저항성 접촉 부재로 인한 개구율 감소가 줄어든다. 또한 채널부에 돌출된 저항성 접촉 부재와 그 하부의 반도체로 인한 채널부에서의 비정상적인 전류 흐름이나 간섭이 줄어들고, 설계대로 채널부가 형성되지 않아 발생하는 박막 트랜지스터의 동작 특성 변화가 줄어들어 안정적인 트랜지스터의 동작이 이루어질 수 있다. 더욱이, 돌출된 저항성 접촉 부재와 그 하부의 반도체 부분에서 백라이트 장치(도시하지 않음)로부터 전달되는 빛샘이 발생하여 잔상 등과 같은 화질 열화가 줄어든다.
다음, 도 46 내지 도 47b를 참고로 하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.
도 46는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도 이고, 도 47a 및 도 47b는 각각 도 46의 박막 트랜지스터 표시판을 XLVIIa- XLVIIa 선 및 XLVIIb- XLVIIb 선을 따라 잘라 도시한 단면도이다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터의 층상 구조는 저항성 접촉 부재(163a, 165a)와 그 하부의 반도체(154a)의 경계면은 그 상부의 소스 전극(173) 및 드레인 전극(175)의 경계면과 동일한 것을 제외하면, 도 22 내지 도 23b과 동일하다.
이러한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 24a 내지 도 35b와 이미 설명한 도 46 내지 도 47b, 그리고 도 48a 내지 도 49b를 참고로 하여 설명한다.
도 48a 및 도 48b는 각각 도 35a 및 도 35b 다음 단계에서의 도면이고, 도 49a 및 도 49b는 각각 도 48a 및 도 48b 다음 단계에서의 도면이다.
도 24a 내지 도 28b에 도시한 것처럼, 게이트 전극(124)을 구비한 복수의 게이트선(121), 식각된 도전체(20p, 20q, 20r), 복수의 화소 전극(191), 및 복수의 투명 도전체(95)가 형성되고, 도 29a 내지 도 33b에 도시한 것처럼, 복수의 섬형 불순물 반도체층(63), 복수의 섬형 반도체(154) 및 복수의 게이트 절연막(140)을 형성한다. 다음, 도 34a 내지 도 35b에 도시한 것처럼, 복수의 섬형 반도체(154) 및 복수의 섬형 불순물 반도체층(63) 위에 도전체층(170)을 증착한 후 감광막 부분(77)을 식각 마스크로 하여 노출된 도전체층(75)을 식각하여 소스 전극(173)을 포함하는 복수의 데이터선(171)과 복수의 드레인 전극(175)을 형성한다.
다음, 도 48a 및 도 48b에 도시한 것처럼, 에치백(etch back) 공정을 실시 하여, 감광막 부분(77)의 언더컷 부분을 제거하여 그 하부의 데이터선(171) 및 드레인 전극(175)과 동일한 경계면을 갖고 두께가 감소한 감광막 부분(78)을 형성한다.
그런 다음, 도 49a 및 도 49b에 도시한 바와 같이, 감광막 부분(78)을 식각 마스크로 하여 노출된 불순물 반도체층(63)을 제거하여 섬형 저항성 접촉 부재(163a, 165a)를 형성한 후 감광막 부분(78)을 제거하여, 데이터선(171) 및 드레인 전극(175)의 경계면과 저항성 접촉 부재(163, 165) 및 그 하부의 반도체(154)의 경계면이 일치하게 된다. 다음, 도 40a 내지 도 41b에 도시한 것처럼, 제1 절연층(80)과 제2 절연층(320)을 연속으로 적층한 후, 복수의 간극재(321)를 포함하는 절연 패턴(322)과 보호막(180)을 형성한다(도 46 내지 도 47b 참조).
이러한 본 실시예에 따르면, 위에 기술한 실시예들에 의한 장점뿐만 아니라, 도 42 내지 도 45b를 참고로 하여 기술과 것과 같은 장점들, 즉, 개구부의 감소가 즐어들고, 돌출된 저항성 접촉 부재(163, 165)로 인한 개구율 감소가 줄어들고, 채널부에서의 비정상적인 전류 흐름이나 간섭이 줄어들며, 안정적인 트랜지스터의 동작이 이루어고, 또한 빛샘 등으로 인한 화질 열화가 줄어든다. 위에 기재한 본 발명의 실시예들에서, 게이트 절연막(140)은 게이트선(121)을 따라 가로 방향으로 형성되어 있지만, 이와는 달리 데이터선(171)이 형성되는 부분에도 형성될 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따르면, 하나의 마스크를 사용하여 화소 전극을 게이트선과 함께 형성하므로, 제조 공정이 간단해지고, 제조 비용이 줄어든다.
또한 보호막 아래에 화소 전극이 형성되므로, 보호막의 두께를 얇게 할 수 있다.
박막 트랜지스터 표시판을 제조할 때 간격재와 함께 별도의 마스크를 사용하지 않고 보호막을 형성하므로 하고, 보호막을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화하여 박막 트랜지스터 표시판의 제조 시간과 비용을 절감한다.
더욱이, 화소 전극 위에 형성된 도전체막을 데이터선 및 드레인 전극을 형성할 때 제거하므로, 화소 전극 위에 형성되는 게이트 절연막 등을 약 320℃ 내지 360℃의 고온으로 형성하여도 화소 전극의 표면 손상은 발생하지 않는다. 따라서 화소 전극의 표면 손상으로 인한, 화소 전극의 투과율 감소 및 이에 따른 액정 표시 장치의 화질 저하가 줄어든다.
또한 화소 전극위에 형성된 도전체 막을 데이터선 및 드레인 전극을 형성할 때 제거하므로 식각 공정이 단순화된다.
이에 더하여, 데이터선(171) 및 드레인 전극(175)의 경계면과 저항성 접촉 부재(163, 165) 및 그 하부의 반도체(154)의 경계면이 일치하므로, 개구부의 감소가 즐어들고, 돌출된 저항성 접촉 부재(163, 165)로 인한 개구율 감소가 줄어들고, 채널부에서의 비정상적인 전류 흐름이나 간섭이 줄어들며, 안정적인 트랜지스터의 동작이 이루어지고, 또한 빛샘 등으로 인한 화질 열화가 줄어든다.이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 기판 위에 투명 도전체층을 형성하는 단계,
    상기 투명 도전체층 위에 제1 도전체층을 형성하는 단계,
    상기 제1 도전체층 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 제1 도전체층을 식각하는 단계,
    상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 게이트선을 형성하는 단계,
    상기 제1 감광막을 변화시켜 제2 감광막을 형성하는 단계,
    상기 제2 감광막을 마스크로 하고 상기 제1 식각액을 사용하여 노출된 상기 제1 도전체층을 제거하여 화소 전극을 형성하는 단계,
    상기 게이트선 및 상기 화소 전극 위에 게이트 절연층, 제1 반도체층, 및 제2 반도체층을 차례로 적층하는 단계,
    상기 제2 반도체층 위에 제3 감광막을 형성하는 단계,
    상기 제3 감광막을 마스크로 하여 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층을 차례로 제거하여 게이트 절연막을 형성하는 단계,
    상기 제3 감광막을 변화시켜 제4 감광막을 형성하는 단계,
    상기 제4 감광막을 마스크로 하여 상기 노출된 제2 및 제1 반도체층을 제거하여, 상기 게이트 절연막 위에 반도체와 불순물 반도체층을 형성하는 단계,
    상기 불순물 반도체층 위에 제2 도전체층을 형성하는 단계,
    상기 제2 도전체층 위에 제5 감광막을 형성하는 단계,
    상기 제5 감광막을 마스크로 하여 노출된 제2 도전체층을 식각하는 단계,
    상기 제5 감광막을 변화시켜 제6 감광막을 형성하는 단계,
    상기 제6 감광막을 마스크로 하여 노출된 상기 식각된 제2 도전체층을 제거하여 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계,
    상기 제6 감광막을 변화시켜 제7 감광막을 형성하여, 상기 데이터선 및 드레인 전극의 경계면이 상기 제7 감광막의 경계면과 동일하도록 하는 단계,
    상기 제7 감광막을 마스크로 하여 상기 노출된 불순물 반도체층을 제거하여 상기 반도체층위에 저항성 접촉 부재를 형성하는 단계,
    상기 데이터선, 드레인 전극, 그리고 노출된 반도체층 위에 제1 및 제2 절연층을 차례로 적층하는 단계,
    상기 제2 절연층을 노광시켜 간격재를 구비한 절연 패턴을 형성하는 단계, 그리고
    상기 절연 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 보호막을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 식각액은 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 제2 식각액은 화소 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 제7 감광막은 에치백 공정으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 데이터선 및 드레인 전극의 경계면과 상기 저항성 접촉 부재의 경계면은 일치하는 박막 트랜지스터 표시판의 제조 방법.
  6. 기판 위에 투명 도전체층을 형성하는 단계,
    상기 투명 도전체층 위에 제1 도전체층을 형성하는 단계,
    상기 제1 도전체층 위에 제1 감광막을 형성하는 단계,
    상기 제1 감광막을 마스크로 하고 제1 식각액을 사용하여 상기 제1 도전체층을 식각하는 단계,
    상기 제1 감광막을 마스크로 하고 상기 제1 식각액과 다른 제2 식각액을 사용하여 상기 투명 도전체층을 식각하여 게이트선을 포함하는 게이트 패턴을 형성하 는 단계,
    상기 게이트 패턴 위에, 게이트 절연층, 제1 반도체층, 및 제2 반도체층을 차례로 적층하는 단계,
    상기 제2 반도체층 위에 제2 감광막을 형성하는 단계,
    상기 제2 감광막을 마스크로 하여 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층을 차례로 제거하여 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계,
    상기 제2 감광막을 변화시켜 제3 감광막을 형성하는 단계,
    상기 제3 감광막을 마스크로 하여 상기 노출된 제2 및 제1 반도체층을 제거하여, 상기 게이트 절연막 위에 반도체와 불순물 반도체층을 형성하는 단계,
    상기 불순물 반도체층 위에 제2 도전체층을 형성하는 단계,
    상기 제2 도전체층 위에 제4 감광막을 형성하는 단계,
    상기 제4 감광막을 마스크로 하여 노출된 제2 도전체층을 식각하는 단계,
    상기 제4 감광막을 변화시켜 제5 감광막을 형성하는 단계,
    상기 제5 감광막을 마스크로 하여 노출된 상기 식각된 제2 도전체층 및
    노출된 상기 게이트 패턴을 식각하여 데이터선 및 드레인 전극과 화소 전극을 형성하는 단계,
    상기 제5 감광막을 변화시켜 제6 감광막을 형성하여, 상기 데이터선 및 드레인 전극의 경계면이 상기 제6 감광막의 경계면과 동일하도록 하는 단계,
    상기 제6 감광막을 마스크로 하여 상기 노출된 불순물 반도체층을 제거하여 상기 반도체층위에 저항성 접촉 부재를 형성하는 단계,
    상기 데이터선 및 드레인 전극, 상기 노출된 반도체층, 그리고 상기 화소 전극 위에 제1 및 제2 절연층을 차례로 적층하는 단계,
    상기 제2 절연층을 노광시켜 간격재를 구비한 절연 패턴을 형성하는 단계, 그리고
    상기 절연 패턴을 마스크로 하여 상기 제1 절연층을 식각하여 보호막을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 제1 식각액은 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  8. 제6항에서,
    상기 제2 식각액은 화소 통합 식각액인 박막 트랜지스터 표시판의 제조 방법.
  9. 제6항에서,
    상기 제6 감광막은 에치백 공정으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  10. 제6항에서,
    상기 데이터선 및 드레인 전극의 경계면과 상기 저항성 접촉 부재의 경계면은 일치하는 박막 트랜지스터 표시판의 제조 방법.
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